KR101108088B1 - 비휘발성 메모리의 오류복구 - Google Patents

Abstract

마진 비휘발성 메모리 셀들에 오류 복구 기술이 사용된다. 마진 메모리 셀은 제로 볼트 미만의 전압 임계값(VT)을 갖기 때문에 독출될 수 없다. 인접한 메모리 셀들에 바이어스를 가함으로써, 이것은 마진 메모리 셀들의 전압 임계값을 시프트할 것이므로, 양의 값이 된다. 그러면 마진 메모리 셀의 VT가 판정될 수 있다. 이 기술은 2진 및 복수상태 메모리 셀들 모두에 적용할 수 있다.

Description

비휘발성 메모리의 오류복구{ERROR RECOVERY FOR NONVOLATILE MEMORY}

본 발명은 비휘발성 소거가능 프로그래머블 메모리들의 프로그래밍에 관한 것으로, 특히, 메모리 셀들의 신뢰성 및 수명을 증가시킬, 독출 불가의 비휘발성 메모리 셀들로부터 데이터를 복구하는 기술에 관한 것이다.

메모리 및 저장(storage)은 정보시대에 성장을 가능케하는 주요 기술분야들 중 하나이다. 인터넷, WWW(World Wide Web), 무선전화, PDA(personal digital assistant), 디지털 카메라, 디지털 캠코더, 디지털 음악 플레이어, 컴퓨터, 네트워크, 등등의 급속한 성장으로, 계속하여 보다 나은 메모리 및 저장 기술의 필요성이 있다.

특정 유형의 메모리는 비휘발성 메모리이다. 비휘발성 메모리는 파워가 제거되었을 때에도 그의 메모리 혹은 저장된 상태를 보존한다. 어떤 유형들의 비휘발성 소거가능 프로그래머블 메모리들은 플래시, EEPROM, EPROM, MRAM, FRAM, 강유전, 및 자기 메모리들을 포함한다. 일부 비휘발성 저장 제품들은 플래시 디스크 드라이브들, CF(CompactFlash) 카드들, MMC(MultiMedia Card), SD(secure digital) 카드, 플래시 PC카드(예를 들면, ATA 플래시 카드), SmartMedia 카드, 개인용 태그(P-Tag), 및 메모리 스틱을 포함한다.

널리 사용되는 유형의 반도체 메모리 저장 셀은 플래시 메모리 셀이다. 어 떤 유형의 플로팅 메모리 셀들은 플래시, EEPROM, 및 EPROM을 포함한다. 이외 다른 유형들의 위에 언급한 것들과 같은 메모리 셀 기술들이 있다. 플래시와 같은 플로팅 게이트 메모리 셀들은 단지 예로서 논한다. 이 출원에서 논하는 것은 플로팅 게이트 기술이외의 적합히 수정한 다른 메모리 기술들에도 적용할 것이다.

메모리 셀들은 소망의 구성된 상태로 구성 혹은 프로그램된다. 특히, 셀을 2 이상의 저장된 상태들로 두기 위해서 전하를 플래시 메모리 셀의 플로팅 게이트에 두거나 이로부터 제거한다. 한 상태는 프로그램된 상태이고 또 다른 상태는 소거된 상태이다. 플래시 메모리 셀은 적어도 2개의 2진 상태들, 즉 0 혹은 1을 나타내는데 사용될 수 있다. 플래시 메모리 셀은 2 이상의 2진 상태들, 이를테면 00, 01, 10, 혹은 11을 저장할 수도 있다. 이 셀은 복수의 상태들을 저장할 수 있고 이를 복수상태 메모리 셀, 복수레벨, 혹은 복수비트 메모리 셀이라 한다. 이것은 각 메모리 셀이 단일 비트 이상을 나타낼 수 있기 때문에 메모리 셀 수를 증가시키지 않고도 고밀도의 메모리를 제조할 수 있게 한다. 셀은 하나 이상의 프로그램된 상태를 가질 수 있다. 예를 들면, 2비트를 나타낼 수 있는 메모리 셀에 있어서는 3개의 프로그램된 상태들과 한 소거된 상태가 있을 것이다.

비휘발성 메모리들의 성공에도 불구하고, 계속하여 기술 향상의 필요성이 있다. 이들 메모리들의 밀도, 성능, 속도, 내구성, 및 신뢰성을 향상시키는 것이 바람직하다. 또한 전력소비를 감소시키고 저장의 비트당 비용을 감소시키는 것이 바람직하다. 비휘발성 메모리들의 일 면은 독출불가 혹은 마진으로 독출될 수 있는 메모리 셀들로부터 데이터를 복구하는데 사용되는 기술들이다.

알 수 있는 바와 같이, 메모리 셀들을 동작시키기 위한 회로 및 기술을 향상시킬 필요성이 있다.

발명의 요약

본 발명은 마진 비휘발성 메모리 셀들에 사용되는 오류 복구 기술이다. 마진 메모리 셀은 제로 볼트 미만의 전압 임계값(VT)을 갖기 때문에 독출할 수 없다. 인접 메모리 셀들에 바이어스를 가함으로써, 이것은 마진 메모리 셀들의 전압 임계값을 시프트할 것이므로, 임계값은 양의 값이 된다. 그러면, 마진 메모리 셀의 VT가 판정될 수 있다. 이 기술은 2진 및 복수상태 메모리 셀들에 적용할 수 있다.

전형적인 혹은 표준 독출모드시, 인접 메모리 셀들은 이들의 워드라인들에 제1 VREAD 전압을 사용하여 바이어스된다.

전형적인 혹은 표준 독출 모드시, 인접한 메모리 셀들은 이들의 워드라인들에 제1 VREAD 전압을 사용하여 바이어스된다. 그러나, 복구 독출모드에서 마진 메모리 셀로부터 데이터를 복구하는 것이 바람직할 때, 제2 VREAD 전압이 인접 메모리 셀들의 워드라인들에 인가된다. 이 제2 VREAD 전압은 제1 VREAD 전압과는 다르다. VT를 하향 시프트시키기 위해서, 제2 VREAD 전압은 제1 VREAD 전압보다 높다. 바이어싱 기술을 사용하여, VT는 제1 VREAD 전압 미만의 VREAD 전압을 사용함으로써 상향 시프트될 수도 있다. 제1 VREAD 전압과 제2 VREAD 전압간 차이의 크기에 따라, 마진 메모리 셀의 VT가 얼마나 상향 시프트되었는지를 판정하는 것이 가능할 것이므로, VT값을 알게 될 것이다. 그러면, 마진 메모리 셀에 저장된 데이터를 알 게 될 것이다.

이 기술은 인접 워드라인(WL)이 플로팅 게이트(FG) 효과에 결합하는 원리에 근거한다. 이전 세대의 기술들에서는 패턴형상(feature) 및 간격이 큰 것에 기인하여, 이러한 결합은 무시할 수 있었다. 본 발명은 데이터 복구에, 스케일링에 기인한 이러한 결합을 이용한다.

마진 메모리 셀 내 데이터가 복구된 후에, 데이터는 다른 메모리 셀로 옮겨질 수 있고, 마진 메모리 셀은 추후로는 사용되지 않게 매핑(map)될 수 있다. 본 발명이 다른 실시예에서, 불량 메모리 셀이 있다면, 불량 메모리 셀이 발견되었던 블록 전체가 다른 위치로 옮겨질 것이며, 이 블록은 추후으로는 사용되지 않을 것이다.

특정의 실시예에서, 본 발명은 NAND 구조로 구성된 한 스트링의 메모리 셀들을 제공하는 것을 포함하는 메모리 집적회로를 동작시키는 방법이다.

데이터를 독출할 스트링 내 제1 메모리 셀이 선택된다. VWL 전압이 제1 메모리 셀의 워드라인에 가해진다. 실시예에서, VWL은 접지된다. 메모리 셀 표준 독출모드에서, 제1 VREAD 전압은 제1 메모리 셀에 인접한 제2 메모리 셀의 워드라인에 가해진다. 메모리 셀 복구 독출 모드에서, 제1 VREAD 전압과는 다른 제1 VREAD 전압이 제2 메모리 셀의 워드라인에 가해진다. 데이터는 제1 메모리 셀로부터 독출된다.

실시예에서, 제2 VREAD 전압은 제1 VREAD 전압 이상 혹은 미만이다. 또 다른 실시예에서, 제2 VREAD 전압은 제1 VREAD 전압 미만이다. VWL 전압은 약 제로 볼트이다. 실시예에서, 제1 VREAD 전압은 약 4볼트 내지 약 5볼트의 전압에 있다. 또 다른 실시예에서, 제1 VREAD 전압은 약 4볼트 내지 6볼트의 전압에 있다. 다른 실시예들에서, 제1 VREAD 전압은 3볼트 미만 혹은 6볼트보다 클 수 있다. 제2 VREAD 전압은 제1 VREAD 전압보다 적어도 약 0.25볼트 이상 혹은 미만이다. 기술은 메모리 셀 복구 독출 모드에서 제1 메모리 셀에 인접한 제3 메모리 셀의 워드라인에 제1 VREAD 전압과는 다른 제2 VREAD 전압을 가하는 것을 또한 포함할 수 있다. 본 발명은 저장 디바이스의 제어기를 사용하여 구현될 수 있다.

본 발명의 이외 다른 목적들, 특징들, 및 이점들은 동일 구성요소에 동일 참조부호를 사용한 첨부한 도면 및 다음의 상세한 설명을 고찰하였을 때 명백하게 될 것이다.

도 1은 호스트 전자 시스템에 접속되었을 때 본 발명의 다양한 면들이 이용될 수 있는 유형의 비휘발성 대량 저장 메모리를 도시한 것이다.

도 2는 본 발명이 구현되는 도 1의 메모리 블록의 블록도이다.

도 3은 NOR 플래시 셀을 도시한 도면이다.

도 4는 한 스트링의 NAND 플래시 셀들을 도시한 도면이다.

도 5는 NAND 메모리 셀 어레이를 도시한 도면이다.

도 6은 플로팅 게이트 메모리 셀을 도시한 도면이다.

도 7은 NAND 메모리 어레이 스트링의 단면도이다.

도 8은 NAND 스트링의 메모리 셀 및 독출 혹은 검증할 한 셀의 회로도이다.

도 9는 NAND 스트링의 메모리 셀들과, 독출 혹은 검증할 메모리 셀과 스트링 내 인접 셀들간 결합용량의 단면도이다.

도 1은 본 발명의 여러 가지 면들이 구현되는 대량 저장 메모리 시스템(11)을 도시한 것이다. 대략 저장 시스템은 컴퓨터 시스템과 같은 호스트 전자 시스템의 시스템 버스(13)에 접속된다. 전자 시스템들의 일부 예들은 컴퓨터, 랩탑 컴퓨터, 휴대 컴퓨터, 팜탑 컴퓨터, PDA, MP3 및 이외 오디오 플레이어, 디지털 카메라, 비디오 카메라, 전자 게임기, 무선 및 유선 전화 디바이스, 자동응답기, 음성 레코더, 네트워크 라우터, 혹은 대략 저장 메모리 시스템을 사용할 수 있는 이외 임의의 시스템을 포함한다.

호스트 전자 시스템은 버스(13), 중앙 프로세서(15), 어떤 휘발성 메모리(17) 및 입력-출력 디바이스 혹은 회로들과의 접속을 제공하는 회로(19)를 구비한다. 입력-출력 디바이스들의 어떤 예들은 키보드, 모니터, 모뎀, 등이다. 메모리 시스템(11)은 기능적으로, 플래시 메모리 셀 어레이(플래시 EEPROM 셀이라고도 함) 및 연관된 디코더 및 제어회로, 및 제어기(23)를 포함한다. 제어기는 어드레스 버스(25), 제어 상태 버스(27), 2비트(예로서) 직렬 기입 데이터 라인들(29), 및 2비트(예로서) 직렬 독출 데이터 라인(31)에 의해 메모리 블록(21)에 접속된다. 제어기와 메모리 간에 데이터 라인들은 구현에 따라, 직렬 혹은 병렬로 정보를 통신할 수 있다.

메모리 블록(21) 및 제어기(23)와 메모리 시스템(11)의 나머지는 단일 집적회로에 구현될 수 있다. 집적회로를 칩이라고도 한다. 또는, 2 이상의 집적회로 칩을, 메모리 시스템(11)을 형성하는데 사용할 수 있다. 예를 들면, 제어기(23)는 전용의 집적회로 상에 있을 수 있고 메모리(21)는 요망되는 메모리량에 따라 하나 혹은 그 이상의 칩들 상에 있을 수 있다. 예를 들면, 1 기가바이트(GB)가 요망되고 256 메가바이트(MB) 침들이 사용된다면, 4개의 256 메가바이트 칩들이 필요하게 될 것이다.

이 전자 시스템 구조는 시스템 버스(23), 랜덤 액세스와 함께, 주 시스템 메모리(25), 및 키보드, 모니터, 모뎀 등과 같은 적어도 하나 이상의 입력-출력 디바이스(27)에 접속된 프로세스 혹은 마이크로프로세서(21)를 포함한다.

휘발성 메모리(17)의 예는 동적 랜덤 액세스 메모리(DRAM) 및 정적 랜덤 액세스 메모리(SRAM)이다. 휘발성 메모리와는 반대로, 비휘발성 메모리는 이의 저장된 상태를, 파워가 디바이스로부터 제거된 후에도 보존한다. 통상적으로, 이러한 메모리는 메가바이트, 기가바이트, 혹은 테라바이트의 데이터 저장의 용량을 가진 자기 혹은 광학 기술을 사용한 디스크 드라이브이다. 이 데이터는 현 처리에 사용을 위해 시스템 휘발성 메모리(25)에 불러들여지고, 용이하게 보충, 또는 변경될 수 있다.

메모리 시스템(11)은 비휘발성 시스템이다. 본 발명의 일면은 비휘발성, 메모리에 데이터의 소거 및 재기입의 용이성, 액세스 속도, 저비용, 및 신뢰도를 희생해야 할 필요없이 디스크 드라이브를 특정 유형의 반도체 메모리 시스템으로 대치하는 것이다. 이것은 하나 이상의 전기적으로 소거가능한 프로그래머블 독출전용 메모리(예를 들면, 플래시 혹은 EEPROM) 집적회로를 채용함으로써 달성된다. 이러한 유형의 메모리는 동작하기 위한 전력을 덜 필요로 하고 하드 디스크 드라이브 자기 매체 메모리보다 경량이어서 배터리로 동작되는 휴대 컴퓨터에 특히 적합하다는 추가의 이점을 갖는다. 메모리 시스템(11)은 이의 호스트 장비의 컴퓨터에 영속적으로 내장되거나 호스트에 착탈가능하게 접속되는 소형 카드에 패키지될 수 있다. 비휘발성 반도체 메모리의 어떤 예는 플래시 디스크 드라이브들, CompactFlash (TM) 카드, SmartMedia (TM) 카드, 개인용 태그(P-Tag), 멀티미디어 카드, SD(secure digital) 카드, 및 메모리 스틱(R)이다.

플래시 EEPROM 시스템 및 비휘발성 셀과 저장에 대한 자세한 것은, 본원에 인용된 다른 참조문헌과 함께 여기 포함시키는, 미국특허 5,602,987; 5,095,344; 5,270,979; 5,380,672; 5,712,180; 5,991,517; 6,222,762; 6,230,233에 개시되어 있다. 미국특허 5,297,148 및 5,430,859와 펜딩 미국특허 출원번호 08/527,254 및 08/781, 539는 본 발명의 여러 가지 면들이 포함될 수 있는 일부 메모리 시스템들의 배경 및 구현의 상세를 제공한다. 이들 특허 및 출원은 참조로 여기 포함시킨다.

비휘발성 메모리 시스템은 다수의 메모리 셀을 포함할 것이며, 그 각각은 적어도 1비트의 데이터를 유지한다. 복수상태 메모리 셀들이 사용될 수도 있으며, 이는 각 셀에 복수의 비트의 데이터를 저장할 수 있게 할 것이다. 예를 들면, 각 메모리 셀은 셀 당 2, 4, 5, 6, 7, 8, 혹은 그 이상의 비트의 데이터를 저장할 수 있다. 복수의 비트의 데이터를 저장할 수 있는 메모리 셀들은 복수레벨 셀들이라고도 한다.

도 2는 메모리 시스템(11)의 블록(21)을 상세히 도시한 것이다. 플래시 혹은 EEPROM 셀 어레이(33)는 행과 열로 구성된다. 어떤 유형들의 비휘발성 저장 혹은 메모리 셀들은 모두가 플로팅 게이트 유형의 메모리 셀들인 플래시, EEPROM, 및 EPROM이다. 본 발명의 면들은 상변화 셀, 자기 셀(MRAM), 강자성 셀(FRAM), 자기 강자성, 및 이외 많은 것들 등의 다른 유형들의 메모리들에서 적용될 수 있다.

메모리 셀들은 통상적으로 행 및 열의 어레이로 배열되지만, 다른 구성으로 있을 수도 있다. 집적회로 당 복수의 어레이들이 있을 수도 있다. 개개의 셀들은 행과 열에 의해 액세스된다. 메모리 셀들에 있어 두 가지 서로 다른 구성은 NOR 및 NAND 구성이다. 본 발명은 이들 구성 및 이외 메모리 셀의 구성에도 적용할 수 있다.

디코더(35)는 메모리 시스템 어드레스 버스(25) 상의 어드레스의 일부에 의해 지정된 하나 이상의 행(워드) 라인들(37)을 선택한다. 마찬가지로, 디코더(39)는 어드레스 버스(25) 상의 어드레스의 또 다른 부분에 응하여 하나 이상의 열 라인들(41)을 선택한다. 선택된 행 및 열 라인들은 이렇게 어드레스가 지정된 메모리 셀들을 독출, 프로그래밍 혹은 소거하기 위한 다수 세트의 특정의 전압들로 활성화된다. 이들 전압들은 행 및 열 어드레스 디코더들(35, 39)을 통해 인가된다. 통상적으로, 행 라인들은 한 행의 메모리 셀들의 제어 게이트들에 접속되고 열 라인들은 소스/드레인 확산영역들이다. 프로그램 및 독출의 경우, 다수의 셀들을 병렬로 프로그래밍 혹은 독출하기 위해 단일의 행 라인 및 다수의 열 라인들이 디코더들(35, 39)에 의해 동시에 선택된다.

프로그래밍시, 선택된 열 라인들의 전압들은, 데이터 레지스터(43)에 의해 수신되어 기입 버퍼들(45)에 일시 저장되는 일 분량의 입력되는 데이터에 의해 설정된다. 독출시, 어드레스된 셀들 및 이들의 열 라인들을 흐르는 전류들은 독출 버퍼 회로(47)에서, 프로그램된 기준 셀(49)에 흐르는 라인(50)의 전류와 비교되고, 비교결과는 독출 데이터를 라인(31)에 출력하도록 데이터 레지스터(43)에 인가되는 어드레스된 셀들의 상태들을 제공한다. 프로그램, 독출 및 소거 동작들은 제어/상태 버스(27) 상의 신호들에 응하여 제어로직(51)에 의해 제어된다. 제어로직(51)은 일 분량의 데이터의 모든 비트들이 성공적으로 프로그램되었음이 검증되었을 때 이를 나타내는 데이터 레지스터(43)로부터 라인(53)으로 신호를 또한 수신한다.

셀 어레이(33)는 통상적으로, 동시 소거를 위해 함께 어드레스가 가능한 다수의 페이지 또는 섹터들의 셀로 분할된다. 일 구현에 따라, 각 페이지는 또한 통상적으로, 표준 디스크 드라이브 섹터와 동일 바이트 수의 사용자 데이터, 즉 512 바이트를 저장할 만큼 충분한 셀들을 포함한다. 그러나 다른 크기일 수도 있다. 각각의 페이지는 또한 페이지 혹은 이에 저장된 사용자 데이터에 관계된 오버헤드 정보를 저장하기 위한 추가의 다수의 셀들과, 선택적으로 일 구현에서 총 32 바이트인 여분의 셀들을 포함한다. 오버헤드 정보는 디스크 드라이브 데이터 섹터에 대한 헤더와 유사하다.

도 3은 NOR 구성을 위한 비휘발성 메모리 셀의 예를 도시한 것이다. 이 특정한 NOR 구성에서는 드레인 라인(DL)과 소스 라인(SL) 사이에 메모리 트랜지스터 (215)와 직렬로 접속된 선택 혹은 독출 트랜지스터(211)가 있다. 드레인 라인은 셀의 비트라인(BL)이라고도 한다. 독출 트랜지스터는 행 라인(RL) 혹은 워드라인(WL)에 접속된 게이트를 구비하며 메모리 트랜지스터는 제어 게이트(CG) 라인에 접속된 제어 게이트를 구비한다. CG 라인은 제어라인 혹은 스티어링 라인이라고도 한다. 특정의 구현 혹은 동작에 따라서, 드레인 라인 및 소스 라인은 서로 바뀔 수 있다. 특히, 도면은 드레인 라인이 독출 트랜지스터에 접속되고 소스 라인이 메모리 트랜지스터에 접속된 것을 도시하고 있다. 그러나, 또 다른 구현에서, 소스라인은 독출 트랜지스터에 접속될 수도 있고 드레인 라인은 메모리 트랜지스터에 접속될 수도 있다.

예를 들면, "소스"라는 용어를 드레인보다는 낮은 전위에 있는 전극에 사용하기로 된 것이라면, 독출동작시 선택 트랜지스터의 드레인에 접속된 라인은 드레인 라인이고 메모리 셀 트랜지스터의 소스에 접속된 라인은 소스라인이다. 소스측 주입을 달성하기 위해 메모리 셀이 더 높은 전압이 인가되는 경우 프로그래밍을 위해선 상황은 반대로 된다.

NOR 메모리 셀 어레이에 있어서, 다수의 NOR 셀들은 드레인 라인(혹은 소스 라인)에 접속될 것이다. 이것은 통상적으로 일 열의 어레이라 칭한다. 열의 각 셀은 한 행의 어레이라 칭할 개별 워드라인 혹은 행 라인을 가질 것이다.

실시예에서, 독출 트랜지스터 및 메모리 트랜지스터는 모두 n채널 혹은 NMOS형 트랜지스터이다. 그러나, 디바이스들은 p채널 혹은 PMOS형 트랜지스터 및 그 외 것들을 포함한 다른 유형들의 트랜지스터들일 수도 있다. 독출 디바이스(211) 는 메모리 디바이스(215)와는 다른 유형의 디바이스일 수 있다. 특정의 구현에서, 메모리 디바이스는 플래시, EEPROM, 혹은 EPROM 트랜지스터와 같은 플로팅 게이트 디바이스이다. 그러나, 메모리 디바이스는 상변화, NRAMNRAM, FRAM, 자기 강자성, , FeRAM, NROM, MNOS, SONOS, 혹은 이외 디바이스와 같은 다른 유형의 디바이스일 수 있다.

또 다르게는, NOR 메모리의 또 다른 실시예는 메모리 트랜지스터만을 포함하고, 독출 트랜지스터는 포함하지 않는다. 이러한 구성은 셀 당 두 개의 트랜지스터들 대신 셀 당 단지 하나의 트랜지스터만이 있으므로 더 콤팩트할 수 있다.

도 4는 NAND 구성에서 비휘발성 메모리 셀들을 도시한 것이다. NAND 구성에서는 드레인 선택 디바이스(315)와 소스 선택 디바이스(319) 사이에 직렬로 접속된 다수의 메모리 트랜지스터들(311)이 드레인 라인(DL)과 소스(SL) 사이에 있다. 이것은 일 열의 메모리 셀들이고, 복수 열들의 이들 셀들은 NAND 메모리 셀 어레이를 형성하는데 사용될 수 있다. 일 열의 메모리 셀들은 NAND 체인 또는 스트링이라고도 한다(혹은 "블록"이라고도 함). 특정의 구현에서, NAND 체인엔 적어도 16개의 메모리 셀들이 있다. 스트링 당 임의의 수의 셀들, 이를테면 8, 32, 48, 64, 혹은 그 이상이 있을 수 있다. 각 메모리 트랜지스터는 개개의 워드라인(WL)에 접속된 게이트를 구비한다. 워드라인들은 WL1 내지 WLn으로 표기하고, n은 특정 열의 메모리 셀들의 수이다. 드레인 선택 디바이스는 드레인 선택 라인(DSEL)에 접속된 게이트를 구비하고, 소스 선택 디바이스는 소스 선택 라인(SSEL)에 접속된 게이트를 구비한다. 특정의 구현에 따라, 드레인 라인 및 소스 라인은 서로 바꾸어 사용 될 수도 있다.

구현에서, 소스 선택 트랜지스터, 드레인 선택 트랜지스터, 및 메모리 트랜지스터들은 n채널 혹은 NMOS형 트랜지스터들이다. 그러나, 디바이스들은 p채널 혹은 PMOS형 트랜지스터 및 그 외 것들을 포함한 다른 유형들의 트랜지스터들일 수도 있다. 드레인 선택 디바이스 및 소스 선택 디바이스는 메모리 디바이스(311)와는 다른 유형의 디바이스일 수 있고, 서로 다를 수 있다. 특정의 구현에서, 메모리 디바이스는 플래시, EEPROM, 혹은 EPROM 트랜지스터와 같은 플로팅 게이트 디바이스이다. 그러나, 메모리 디바이스는 상변화, NRAMNRAM, FRAM, 자기 강자성, FeRAM, NROM, MNOS, SONOS, 혹은 이외의 디바이스와 같은 다른 유형의 디바이스일 수 있다.

도 5는 NAND 메모리 셀 어레이를 도시한 것이다. n 행 및 m 열의 메모리 셀들이 있고, n 및 m은 양의 정수이다. 각 열은 워드라인들(WL0 내지 WLn)에 접속된 n개의 메모리 셀을 구비한다. 메모리 셀 열들은 BL0 내지 BLn으로 표기하였다. 각 열은 n 메모리 셀들을 구비하고, 이들은 드레인 선택 디바이스와 소스 선택 디바이스 사이에 접속된다. 그리고, 드레인 선택 디바이스 및 소스 선택 디바이스는 드레인 라인(DL) 혹은 비트라인(BL)과 소스라인(SL)에 접속된다. 드레인 선택 디바이스의 게이트들은 드레인 선택 라인(DSEL)에 접속되고 소스 선택 디바이스의 게이트들은 소스 선택 라인(SSEL)에 접속된다. 특정의 셀 혹은 선택된 셀은 적합한 워드라인 및 비트라인을 사용하고 이들 라인들에 적합한 전압들을 인가함으로써 액세스될 수 있다.

예를 들면, 통상적으로 NAND 스트링의 선택된 메모리 셀을 독출하기 위해서, 0볼트가 워드라인 및 선택된 셀의 제어 게이트에 인가되고, VREAD 전압은 워드라인들 및 NAND 스트링 내 다른 메모리 셀들의 제어 게이트들에 인가된다.

도 6은 앞서 기술된 메모리 셀들 및 어레이들 중 어느 하나에서 사용될 수 있는 대표적인 플로팅 게이트 비휘발성 메모리 디바이스를 도시한 것이다. 플로팅 게이트 디바이스들에 보다 자세한 것은 미국특허 5,991,517에 있다. 플로팅 메모리 셀은 드레인(D), 소스(S), 제어 게이트(CG), 및 플로팅 게이트(FG)를 구비한다.

요약하여, 비휘발성 메모리 셀은 파워가 제거되었을 때에도 그의 저장된 상태를 보존하는 셀이다. 플로팅형 메모리 셀들의 일부 예들은 플래시, EEPROM(E² 혹은 E-스퀘어라고도 알려진), 및 EPROM을 포함한다. 플래시 및 EEPROM 셀은 전기적으로 소거가능하고 전기적으로 프로그램 가능하다. EPROM셀은 전기적으로 프로그램 가능하고, 자외(UV)광을 사용하여 소거가능하다. 플로팅 게이트 디바이스는 적합한 노드들에 고전압들을 가함으로써 프로그램 혹은 소거된다. 이들 고전압에 의해 전자들이 플로팅 게이트에 더해지거나 제거되고, 이는 플로팅 게이트 디바이스의 임계전압 또는 VT를 조정할 것이다. 전자들을 플로팅 게이트로/로부터 이동하게 하는 어떤 물리적 메커니즘들은 핫 전자 주입 혹은 파울러-노다임 터널링이다.

디바이스를 프로그램하는데 사용되는 고전압을 VPP 전압이라고도 하며, 디바이스를 소거하는데 사용되는 고전압을 VEE 전압이라고도 한다. VPP 전압은 공정 기술 및 특정의 구현에 따라 다를 것이다. 특정의 구현에서, VPP는 약 6.5볼트 내 지 약 20볼트이다. 어떤 구체적인 구현들에서, VPP는 12볼트 내지 18볼트이다. VEE 전압은 공정 기술 및 특정의 구현에 따라 다를 것이다. 특정의 구현에서, VEE는 약 12볼트 내지 약 25볼트이다. 어떤 구체적인 구현들에서, VEE는 12볼트 내지 15볼트이다. 어떤 구현에서, 프로그래밍 전압들은 온-칩 회로, 이를테면 차지 펌프 혹은 이외 전압 발생기 회로에 의해 발생될 수 있고, 다른 구현들에서, 프로그래밍 전압들은 집적회로 외부에 있는 전압원으로부터 공급될 수도 있다.

플로팅 게이트 비휘발성 메모리 디바이스는 단일 비트(0 혹은 1) 혹은 복수 비트들(예를 들면, 2 비트: 00, 01, 10, 11, 혹은 3비트: 000, 001, 010, 011, 100, 101, 110, 111, 혹은 4비트: 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, 1000, 1001, 1010, 1011, 1100, 1101, 1110, 1111)를 저장할 수 있다. 미국특허 5,991,517는 단일 비트 및 복수비트(혹은 복수상태) 셀들의 어떤 면들에 대해 다루고 있다. 요약하여, 메모리 셀은 소거된 상태와 하나 이상의 프로그램 상태들을 가질 것이다.

소거된 상태는 대략 접지 내지 VCC의 전압들에서 온이 되게 하는 디바이스의 VT일 때이다. 즉, 소거는 플로팅 게이트 디바이스를 예를 들면 0볼트 이하의 VT(임계전압)를 갖게 구성하는 것을 지칭한다. 소거되었을 때, 플로팅 게이트 트랜지스터는 전류를 도통시킨다. 집적회로의 모든 플로팅 게이트 셀들은 소거된 상태로 초기화될 수 있다. 또한, 실시예에서, 메모리 셀은 프로그램될 수 있기 전에 소거될 필요가 있다.

소거는 플로팅 게이트 트랜지스터의 플로팅 게이트로부터 전자들을 제거함으 로써 행해진다. 이를 행하는 한 기술은 제어 게이트를 접지시키고 드레인 혹은 소스에 혹은 이들 둘 다에 VEE 전압을 가하는 것이다. VEE 전압은 음으로 하전된 전자들이 양의 전압으로 이끌리므로 이들 전자들을 플로팅 게이트로부터 이끌어온다. 일반적으로, 소거는 플로팅 게이트의 전자 터널링에 의해 일어난다. 디바이스를 소거하는데 걸리는 시간은 제어 게이트와 소스 혹은 드레인에 인가된 VEE 전압간의 전압 크기 차이를 포함하는 각종의 인자들에 달려있다. 일반적으로, 전압차가 클수록, 전자들이 VEE 전압에 더 강하게 이끌리길 것이므로 디바이스는 더 빠르게 소거될 것이다. 그러나, 인접한 다른 메모리 셀들(어레이 내에 있을 때)의 저장된 상태들을 교란시킴이 없이, 셀에 손상을 가하지 않고 선택된 셀이 소거되게 하는 VEE 전압이 선택되는 것이 바람직하다.

단지 한 비트만을 저장할 때, 플로팅 게이트 디바이스는 소거된 상태 외에도, 단지 한 프로그램된 상태만을 가질 것이다. 본원의 목적상, 단일 비트 셀에 대한 프로그램된 상태는 통상적으로 디바이스의 VT가 지정된 양의 값보다 클 때이다.

복수상태 셀의 경우, VT는 특정 상태에 있음을 나타내는 특정의 전압레벨로 설정된다. 즉, 프로그램 VT 상태가 어떠한가에 따라, 이것은 특정의 저장된 2진 값을 나타낼 것이다. 2비트 메모리 셀의 예의 경우, 1볼트 VT 플러스 혹은 마이너스 0.25볼트는 01의 2진 상태를 나타낼 수 있다. 2볼트 플러스 혹은 마이너스 0.25볼트의 VT는 모든 2진 상태를 나타낼 수 있다. 그리고 3볼트 플러스 혹은 마이너스 0.25볼트의 VT는 10의 2진 상태를 나타낼 수 있다. 이 예에서, 그레이 코 딩은 상태 변경들에 의해 단지 1비트만이 한번에 변경되게 하는데 사용된다. 다른 구현에서는 다른 코딩 기술들이 사용될 수도 있다.

프로그래밍은 플로팅 게이트 트랜지스터의 플로팅 게이트에 전자들을 부가하는 것에 의해 행해진다. 일반적으로, 이를 행하는 한 기술은 제어 게이트에 VPP를 가하고 드레인 혹은 소스, 혹은 둘 다를 접지에 두는 것이다. VPP 전압은 음으로 하전된 전자들이 양의 전압에 이끌리므로, 이들 전자들을 플로팅 게이트로 이끈다.

이 기술을 사용하여, 전자들은 플로팅 게이트로 터널링된다. 일반적으로, 또 다른 기술은 제어 게이트에 VPP 전압을 가하고 플로팅 게이트 디바이스의 채널 영역으로 전류가 흐르게 하는 것이다(이를테면 드레인에 6볼트를 가하고 소스를 접지로 함). 그러면 전류 흐름으로부터 핫 전자들이 이끌려올 것이고 플로팅 게이트 내에 보존된다.

구체적으로, 메모리 셀들을 프로그램하기 위해서는 두 가지 메커니즘으로서, 터널링 및 핫 전자 주입이 있다. 복수상태 프로그램의 경우, 각 기입 동작들은 일련의 프로그램 펄스들을 포함하고, 그 각각에 이어 검증 동작이 이어진다. 통상, 각각의 프로그래밍 펄스들 동안의 제어 게이트 전압은 선행 펄스 동안의 제어 게이트 전압보다 큰 레벨로 상승한다. 성능을 증대시키기 위해서, 제1 세트의 펄스들은 큰 스텝 크기들을 가질 수 있고, 여기서 스텝은 한 펄스의 피크 전압과 선행 펄스의 피크 전압간의 차이이다. 제1 세트의 펄스들은 조(coarse) 프로그래밍 단계이다. 미세 프로그래밍 단계는 마지막 조 프로그램 펄스에 비교하여 제1 미세 프로그램 펄스 전의 단계부터 시작할 수 있고, 미세 프로그래밍 스텝 크기는 실질적 으로 조 프로그램 스텝 크기보다 작을 것이다. 검증 레벨은 각 검증 단계 동안 제어 게이트에 인가되는 전압이다. 조 프로그래밍 검증 전압은 미세 프로그래밍 검증 전압보다 작으므로, 조 프로그램시 큰 스텝 크기가 주어진다면 최종 VT 타겟을 넘지 않게 된다. 미세 프로그램 단계의 검증전압은 셀이 프로그램되는 상태에 따른다. 즉 데이터에 좌우된다. 셀의 미세 프로그래밍 검증전압에 이르는 모든 셀은 제어 게이트 혹은 비트 라인 전압 혹은 이들 둘 다의 전달을 중단시킴으로써, 혹은 바디 효과, 및 감소된 드레인 소스간 전압을 이용하여 추가로 프로그램되 않게 하는데 충분히 높은 전압으로 셀의 프로그래밍 소스 전압을 상승시킴으로써 더 이상 프로그래밍되지 않는다.

채널 핫 전자 주입은 핫 전자 생성 및 핫 전자 주입 모두를 갖는다. 핫 전자를 생성하기 위해서는 큰 측방향 전계가 필요하다. 이것은 드레인 소스간 전압을 하이로 함으로써 제공된다. 핫 전자를 플로팅 게이트에 주입하기 위해서, 큰 수직 전계가 사용된다. 이 전계는 제어 게이트 전압의 일부가 플로팅 게이트에 결합하게 되는 제어 게이트 전압에 의해 제공된다. 드레인 측 주입에서, 핫 전자 주입에 필요한 고 수직 전계는 핫 전자 생성에 필요한 고 측방향 전계를 감소시키는 부작용이 있다. 소스측 주입은 이와 같은 딜레마는 없으며, 따라서 더 효율적이다. 소스측 및 드레인측 주입 둘 다에서, 채널을 측방향으로 이동하는 전자들의 운동량을 바꾸기 위해 스캐터링 메커니즘이 필요하게 되고, 따라서, 소수의 전자가 플로팅 게이트쪽으로 수직으로 스캐터링될 것이다. 이러한 셀의 혁신적 특징인 정규 핫 전자 영향은, 다수의 핫 전자들이 실리콘 및 산화실리콘 에너지 장벽을 넘는 데 도움을 줄 운동량을 갖게 할 것이므로 소스측 주입의 향상된 효율 이상으로 프로그래밍 효율을 증가시킬 수 있다. 핫 전자들을 실리콘 및 산화실리콘 에너지 장벽을 넘는데 도움을 주게 되는 방향으로 스캐터링하는 것은 더 이상 필요하지 않을 것이다.

프로그래밍을 위한 또 다른 메커니즘은 NAND 기술에서 사용되는 바와 같은 파울러-노다임 터너링일 것이다. 그러나 터널링을 사용하는 것에는 일반적으로 앞에서 논한 메커니즘의 잠재적 이점을 포기하게 된다. 일반적으로 터널링은 핫 전자 주입에 비해 매우 느리다. 터널링의 경우, 수행은 더 많은 수의 주변 프로그래밍 블록들을 희생하여 더 많은 수의 셀들을 프로그래밍함으로써 유지되어야 한다.

각각의 프로그래밍 펄스 동안에 드레인 전압은 약 3볼트 내지 6볼트의 일정값으로 유지된다. 제1 프로그래밍 펄스를 위한 제어 게이트 전압은 특징화하는데 필요한 어떤 양의 시작 값을 가질 것이며, 전계 내에서도 적응적으로 결정될 수 있다. 전송 게이트 전압은 약 6 내지 10볼트에 있게 의도된 일정전압이다. 선택 게이트 혹은 워드 라인 전압은 약 3볼트 내지 10볼트 내에 있도록 한다. 선택 트랜지스터의 임계전압은 동작 선택 게이트 전압이 가능한 한 높도록, 가능한 한 높은 것이 바람직할 것이다. 이것은 가장 효율적인 소스측 주입을 위한 최적의 선택 게이트 전압이 선택 게이트 임계전압보다 큰 볼트 미만이기 때문이다. 두 개의 비트라인들의 역할은 플로팅 게이트에의 인접한 비트라인이 소스인 경우 독출 혹은 검증 동작에선 반대로 되는 것에 유의한다. 이러한 명명 관례에서 소스는 드레인에 비해 낮은 전압을 갖는 전극이다. 프로그래밍을 위한 소스전압은 순간 프로그래밍 전류가 어떤 지정된 값을 초과하지 않게 전류 리미터에 의해 적응적으로 제어될 수 있다.

플로팅 게이트에 및 이로부터의 전하의 이동은 터널링 유전층(플로팅 게이트와 채널 영역 사이의 게이트 산화막)에 가해진 전계의 크기에 의해 결정되는데, 일반적으로 제어 게이트 혹은 플로팅 게이트와 소스간 전압차가 클수록, 플로팅 게이트로의 전하 이동이 많아진다. 디바이스를 프로그램하는데 걸리는 시간은 제어 게이트에의 VPP 전압간 전압 크기 차를 포함하는 각종의 인자들에 달려있다. 프로그램시, 제어 게이트 전압은 반드시 정밀하게 VPP일 필요는 없는 것에 유의한다. VPP는 특정한 차지 펌프의 일정 전압 출력이다. 그러나, 제어 게이트 전압은 VPP 펌프에 걸리는 부하 및 디바이스의 소스 및 드레인에 인가되는 전압들과 같은 인자들에 따라, 간혹 VPP보다 약간 높거나 낮게 변동할 수 있다.

일반적으로, 전계가 클수록, 전자들이 VPP전압에 더 강하게 이끌릴 것이므로 디바이스는 더 빠르게 프로그램될 것이다. 그러나, 최대 프로그래밍 제어 게이트 전압 및 최대 프로그래밍 드레인 전압은, 동일 제어라인, 비트라인, 혹은 워드라인 상의 인접한 다른 메모리 셀들(어레이 내에 있을 때)의 저장된 상태들을 교란시킴이 없이, 셀에 손상을 가하지 않고 선택된 셀이 프로그램되게 선택되는 것이 바람직하다. 또한, 셀이 복수상태 셀일 때, 디바이스를 원하는 VT로 프로그램함에 있어 충분할 만큼의 미세한 분해능이 가능하도록 VPP 전압이 선택되는 것이 바람직할 수 있다. 예를 들면, VPP 전압은 디바이스가 너무 많이 프로그램되지 않도록(즉, 이들의 의도된 VT 레벨을 초과한 VT로 프로그램되지 않게) 펄스들로 인가될 수 있 다.

통상적으로, 2진 NAND 메모리에서, 비트를 독출할 때, 이 비트의 WL 전압은 0볼트이다. 이것은 0볼트에 결선된다. 그리고 결과적으로, 0볼트 미만의 VT를 갖는 비트를 검출하는 것은 가능하지 않다. 음의 VT들은 측정될 수 없기 때문에, 이것은 마진 독출 모드를 사용하지 못하게 한다. 잘 알려진 바와 같이, 마진 독출은 메모리 셀들의 신뢰도를 확보하는데 극히 유용하다. 복수상태 혹은 복수레벨(MLC) NAND 플래시 메모리에서, "10" 상태는 0볼트의 워드라인 전압으로 독출되며, 2진 경우의 것과 유사하게, 워드라인은 0V에 결선되어 있다. 0볼트 미만의 VT들을 갖는 비트들을 검출 혹은 판정할 수단이 없다. 복수상태 NAND의 경우, 고 신뢰성의 시스템을 제공하기 위해서 메모리 셀들의 정확한 마진들을 적합하게 검출하는 것이 바람직하다.

본 발명은 마진 독출을 실현하기 위해 플로팅 게이트 결합 효과에 워드라인을 사용하는 것이다.

도 7은 통상적으로 16 NAND 셀들 혹은 32 NAND 셀들을 구비하는 전형적인 NAND 메모리 어레이 스트링의 단면도이다. 그러나, 다른 특정의 구현들에서는 NAND 스트링에 임의의 수의 메모리 셀들이 있을 수 있다. 예를 들면, 단일 NAND 스트링에 4, 8,10, 14,20, 24,36, 40,48, 64, 88, 128, 혹은 그 이상의 셀들이 있을 수 있다.

NAND 스트링은 p웰(713)에 형성된 메모리 셀(709)을 갖는다. 다른 기술들 중에서, p웰은 실리콘 웨이퍼 상에 에피택셜층을 피착시킴으로써 형성될 수 있다. p웰은 p형 기판(705) 상에 형성된 n웰(715)에 형성된다. 기판은 실리콘 웨이퍼이다. 메모리 셀들은 플로팅 게이트 메모리 셀들이고, 그 각각은 폴리실리콘 제어 게이트(워드라인), 제어 게이트 바로 밑에 폴리실리콘 플로팅 게이트, 및 p웰 내에 확산 영역들을 구비한다. 메모리 셀 트랜지스터들에 접속된 워드라인들은 WLO, WLn-1, WLn, WLn+l, 등으로 표기하였다.

NAND 셀 스트링의 일 단(end)에는 드레인 선택 트랜지스터(SGD로 표기된 것)가 있고 타 단에는 소스 선택 트랜지스터(SGS로 표기된 것)가 있다. SGS 트랜지스터는 NAND 스트링의 메모리 트랜지스터 WL)와 소스라인(719) 사이에 있다. 그리고, SGD 트랜지스터는 메모리 셀과 비트라인(722) 사이에 있다. 비트라인은 도체, 비아들, 및 콘택들을 통해 금속-1비트라인(BL)까지 접속된다. 영역(729)은 산화실리콘을 가진 영역이다. 도 7은 예시 목적으로 NAND 어레이의 일 단면의 예를 도시한 것이다. NAND 어레이에 많은 가능한 단면 구성이 있으며 본 발명의 원리는 어떤 필요한 수정을 가하여 이들 다른 구성들에 적용할 수도 있을 것이다.

도 8은 NAND 스트링의 메모리 셀 및 독출 혹은 검증할 한 셀(802)의 회로도를 도시한 것이다. 도면은 독출 동작시 바이어스 조건들과 프로그램 검증 동작시 바이어스 조건을 나타낸 것이다. 독출 동작시, 0볼트의 Vw1 전압이 독출할 메모리 셀(WLn)(802)의 워드라인에 인가된다. 프로그램된 상태이든 소거된 상태이든 관계없이, 통상 4볼트 혹은 5볼트인 Vread 전압이 NAND 스트링의 다른 셀들이 턴 온이 되게 이들 셀들의 워드라인들에 인가된다. 이들 바이어스 조건 하에서, 메모리 셀(802)의 VT는 0볼트보다 크거나 작은지를 판정할 수 있다.

유사하게, 프로그램 검증 동작시, Vverify 전압이 독출할 메모리 셀의 워드라인(WLn)에 인가됨과 아울러 독출동작에 사용되는 것과 동일한 Vread 전압이 NAND 스트링의 다른 워드라인들에 인가된다. 주위 혹은 이웃한 셀들에의 WL 전압은 독출 동작 및 검증 동작 모두에 동일한 것에 유의한다. Vw1과 Vverify 간 전압차는 프로그래밍시 적합한 마진을 확보한다.

도 9는 NAND 스트링의 메모리 셀들과 독출 혹은 검증할 메모리 셀(802)과 스트링 내 이웃한 셀들 간의 결합 용량들(905, 907)을 도시한 것이다. 디바이스들이 공정기술 및 리소그래피의 향상으로 축소됨에 따라, 결합용량의 영향은 산화물의 두께가 얇아지게 되어(즉, 캐패시터 플레이트들 간 거리) 더욱 커지게 될 것이다. 사실, 독출 혹은 검증될 선택된 메모리 셀의 특정 플로팅 게이트 전압의 일부는 인접 워드라인들로부터 그 메모리 셀에 결합된다.

선택된 메모리 셀(WLn)을 독출할 때, 이의 임계전압 또는 VT는 이 셀의 플로팅 게이트에 저장된 전하량에 의해 결정된다. 그러나, 인접 워드라인 상의 전압이 플로팅 게이트에 결합될 것이기 때문에, 이 전압의 함수이기도 하다. 따라서, 서로 다른 Vread 전압들이 사용될 때, 측정된 VT 분포는 동시에 상향 혹은 하향 시프트할 것이다. 이것이 의미하는 바는 Vread 값을 변경시킴으로써, 측정된 VT 분포를 양 방향으로 "옮길" 수 있고, 이에 따라 0볼트 미만의 VT를 가진 셀들에 대해서도, 서로 다른 마진들에서 VT를 검출하는 방법을 얻게 된다는 것이다. 이것은 2진 및 복수상태 메모리 셀들 모두에서 성립한다. 특정의 실시예에서, 인접 메모리 셀들의 워드라인들에 적합한 Vread 전압들로, VT는 약 100밀리볼트까지 시프트될 수 있다.

마진 독출 동작시, NAND 메모리 셀들에 있어서의 한 문제는 소거된 셀의 독출 교란이다. 즉, 특정 메모리 셀을 독출할 때, 다른 소거된 셀들의 VT들이 의도하지 않게 변경 또는 "교란"된다. 0볼트에 가까운 VT를 갖는 셀을 검출할 수 있는 것이 바람직하다. 예를 들면, 메모리 셀은 VT 즉 -0.100볼트이면 실패를 야기할 것이다. 테스트할 때 초기에 이러한 셀들을 검출할 수 있다면, 정정 작업이 취해질 수 있고 오류가 회피된다. 이제 위에 기술된 원리를 사용함으로써, 정규 독출시 사용되는 Vread와는 다른 Vread 전압을 인가하고 검증할 수 있어, 이러한 비트들이 검출될 수 있다. 예를 들면, -1볼트의 Vread이 NAND 스트링 내 모든 다른 워드라인들(선택된 셀 이외의)에 인가된다면, 마진 셀들은 더 높은 VT를 갖는 것으로 나타날 것이며, 이에 따라 이들을 검출할 수 있게 된다. 실제적인 방법을 이하 기술한다.

독출 스트럽(scrub) 동안, 정규 Vread를 사용하는 대신에, 디바이스를 다른 Vread 전압들이 허용되는 테스트 모드에 놓기 위한 특별한 명령을 내린다. 이에 따라, 이러한 방법을 사용하여, 열악한 마진을 갖고 있고 실패에 가까운 비트들을 검출하는 것이 가능할 것이다. 스트럽은 미국특허 5,532,962에 보다 상세히 기술되어 있고 참조로 여기 포함시킨다.

오류 복수 방법은 다음과 같다. 정규독출시, 2비트 오류정정 부호(ECC) 오류(예를 들면, 2진 NAND에서)가 발생하였을 때, 데이터를 복구하기 위해 Vread 전압을 변경한다. Vread에 대한 전형적인 전압들은 약 4.5볼트 내지 5.5 볼트일 것 이며 이는 디바이스를 턴 온 하는데 필요한 전압이기 때문이다. Vread에 대한 전압 범위는 VT를 상향 시프트시키는 것이 요망된다면 예를 들면 5볼트 에서 9볼트일 수 있다. Vread에 대한 전압 범위는 VT를 하향 시프트시키는 것이 요망된다면 예를 들면 5볼트에서 2볼트일 수 있다.

Vread가 변경되었을 때, 대부분의 경우 실패된 비트들 또는 이들 중 적어도 하나가 복구될 것이다. Vread를 변경함으로써, 메모리 셀의 VT는 인접 메모리 셀들로부터의 용량성 결합효과에 기인하여 약 100밀리볼트만큼 시프트될 것이다.

특정의 구현에서, 데이터가 복구된 후에, 메모리 셀 오류를 갖는 전체 블록의 데이터를 다른 위치에 복사한다. 이 블록을 불량으로 마크한다. 이것은 물리적으로 열화된 블록 내에 어떤 다른 메모리 셀 혹은 비트들이 있을 수 있기 때문에 행해진다.

오류 복구 기술은 메모리의 제어기에 저장 시스템에 구현될 수 있다. 예를 들면, 사용시, 제어기는 마진 셀들을 검출하고 위에 기술된 VT 시프트 기술에 의해 이들 셀들로부터 데이터를 복구한다. 일단 데이터가 복구되면, 셀들은 불량으로 마크되고, 이외 다른 메모리 셀들은 데이터를 넣어둘 수 있게 된다. 이 다른 메모리 셀들에 데이터가 옮겨지는데 이들 메모리 셀들은 여분의 혹은 용장성 셀들, 혹은 메모리 집적회로의 다른 메모리 셀들일 수 있다.

기술은 양호한 다이 수율을 향상시키기 위해서 디바이스의 테스트시에 사용될 수도 있다. 예를 들면, 특정의 메모리 집적회로는 어떤 마진 셀들을 가질 수 있다. 본 발명의 기술은 사용되는 것으로부터 이들 불량 셀들을 매핑하는데 사용 될 것이며, 이들 대신에 다른 여분 혹은 용장 셀들이 사용된다.

VT 시프트 복구 기술은 ECC와 같은 다른 메모리 셀 오류 복구 기술과 함께 사용될 수도 있다. VT 시프트 복구는 ECC가 마진 메모리 셀로부터 데이터를 복구할 수 없을 경우 사용될 수 있다. VT 시프트 복구 기술을 사용하였을 때, 이것은 저장 시스템의 수명 및 신뢰도를 크게 향상시킬 것이다. ECC 혹은 또 다른 기술이 효과적이 아닐 때 부가적인 복구 기술을 제공할 것이다.

또 다른 개선은 다음과 같다. 도 8 및 도 9에 도시된 바와 같이, 선택된 메모리 셀의 VT를 시프트시키기 위해서, 선택된 메모리 셀에 두 개의 인접한 워드라인들 상의 Vread를 조정하는 것만이 필요하다. 다른 워드라인들 상의 Vread는 중요하지 않다. 그러므로, NAND 스트링 상의 모든 다른 워드라인 대신 단지 2개의 인접한 워드라인들의 Vread만을 변경하는 것이 더욱 효율적일 수 있다. 이것은 가외의 독출 교란을 감소시킬 수도 있고 혹은 다른 셀들을 턴 온 시킬 충분한 여지를 유지할 수 있다.

본 발명의 본 기술된 바는 예시 및 설명의 목적으로 제공되었다. 이것은 본 발명을 기술된 정밀한 형태로만 혹은 이들로 한정시키고자 한 것은 아니며, 위에 교시된 바에 비추어 많은 수정 및 변형이 가능하다. 실시예들은 본 발명의 원리 및 이의 실제 적용을 최상을 설명하기 위해 선택 및 기술되었다. 본 기술된 바로, 당업자는 본 발명을 여러 가지 실시예들에서 그리고 특정의 사용에 적합한 여러 가지로 수정을 행하여 최상으로 이용하고 실시할 수 있을 것이다. 본 발명의 범위는 다음의 청구항들에 의해 정의된다.

Claims (15)

1. 메모리 집적회로를 동작시키는 방법에 있어서,

   데이터를 독출하기 위해 메모리 셀 어레이의 제1 메모리 셀 그룹을 선택하는 단계;

   상기 제1 메모리 셀 그룹과 접속된 제1 워드라인에 VWL 전압을 가하는 단계;

   상기 제1 메모리 셀 그룹에 인접한 상기 메모리 셀 어레이의 제2 메모리 셀 그룹과 접속된 제2 워드라인에 제1 VREAD 전압을 가함으로써 메모리 셀 표준 독출모드에서 상기 제1 메모리 셀 그룹을 병렬로 독출하는 단계;

   오류 정정 부호를 사용하여 독출된 데이터의 오류를 검사하는 단계; 및

   상기 제1 VREAD 전압과 다른 제2 VREAD 전압을 상기 제2 워드라인에 가하고, 감지된 오류가 상기 오류 정정 부호를 사용하여 정정 가능하지 않은 경우 메모리 셀 복구 독출모드에서 상기 제1 메모리 셀 그룹으로부터 데이터를 독출하는 단계;

   를 포함하는, 메모리 집적회로 동작방법.
2. 제1항에 있어서, 상기 제2 VREAD 전압은 상기 제1 VREAD 전압을 초과하는, 메모리 집적회로 동작방법.
3. 제1항에 있어서, 상기 제2 VREAD 전압은 상기 제1 VREAD 전압 미만인, 메모리 집적회로 동작방법.
4. 제1항에 있어서, 상기 VWL 전압은 제로 볼트인, 메모리 집적회로 동작방법.
5. 제1항에 있어서, 상기 제1 VREAD 전압은 4볼트 내지 5볼트의 전압 내인, 메모리 집적회로 동작방법.
6. 제1항에 있어서, 상기 제2 VREAD 전압은 상기 제1 VREAD 전압보다 0.25 볼트 이상인, 메모리 집적회로 동작방법.
7. 제1항에 있어서, 상기 메모리 셀 복구 독출모드에서, 상기 제1 메모리 셀 그룹에 인접한 제3 메모리 셀 그룹의 워드라인에 상기 제2 VREAD 전압을 가하는 단계를 더 포함하고, 상기 제2 VREAD 전압은 상기 제1 VREAD 전압과는 다른, 메모리 집적회로 동작방법.
8. 저장 디바이스에 있어서,

   메모리 셀 어레이; 및

   상기 메모리 셀 어레이의 제1 메모리 셀 그룹과 접속된 제1 워드라인에 VWL 전압을 가하게 하고, 메모리 셀 표준 독출모드에서 상기 제1 워드라인 하에서 상기 제1 메모리 셀 그룹을 병렬로 독출하기 위해 상기 제1 메모리 셀 그룹에 인접한 상기 메모리 셀 어레이의 제2 메모리 셀 그룹과 접속된 제2 워드라인에 제1 VREAD 전압을 가하게 하며, 오류 정정 부호를 사용하여 독출된 데이터의 오류를 검사하게 하고, 상기 제1 VREAD 전압과 다른 제2 VREAD 전압을 상기 제2 워드라인에 가하고, 감지된 오류가 상기 오류 정정 부호를 사용하여 정정 가능하지 않은 경우 메모리 셀 복구 독출모드에서 상기 제1 메모리 셀 그룹으로부터 데이터를 독출하게 하는 메모리 제어기;

   를 포함하는, 저장 디바이스.
9. 제8항에 있어서, 상기 제2 VREAD 전압은 상기 제1 VREAD 전압을 초과하는, 저장 디바이스.
10. 제8항에 있어서, 상기 제2 VREAD 전압은 상기 제1 VREAD 전압 미만인, 저장 디바이스.
11. 제8항에 있어서, 상기 VWL 전압은 제로 볼트인, 저장 디바이스.
12. 제8항에 있어서, 상기 제1 VREAD 전압은 4볼트 내지 5볼트의 전압 내인, 저장 디바이스.
13. 제8항에 있어서, 상기 제2 VREAD 전압은 상기 제1 VREAD 전압보다 0.25 볼트 이상인, 저장 디바이스.
14. 제1항에 있어서, 상기 메모리 셀 어레이는 NAND 구조로 구성된 복수의 스트링의 메모리 셀을 포함하는, 메모리 집적회로 동작방법.
15. 제8항에 있어서, 상기 메모리 셀 어레이는 NAND 구조로 구성된 복수의 스트링의 메모리 셀을 포함하는, 저장 디바이스.

Images