JPH04134795A

JPH04134795A - 半導体記憶装置

Info

Publication number: JPH04134795A
Application number: JP2258320A
Authority: JP
Inventors: Koji Tanagawa; 棚川　幸次; Kazuhiko Miyazaki; 和彦宮崎
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-09-27
Filing date: 1990-09-27
Publication date: 1992-05-08
Anticipated expiration: 2015-10-16
Also published as: JP3100393B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、信頼性の高いＥＥＰＲＯＭ（電気的に消去・
書込み可能な読出し専用メモリ）回路に関するものであ
る。

（従来の技術）従来、このような分野の技術として米国特許第４．９０
１．３２０号明細書（文献１）、及び特開昭６４　５９
６９３号公報（文献２）に記載されるものがあった。

前記文献１には、ＥＥＰＲＯＭの誤り訂正の原理及び手
法が記載されている。この文献１に記載されているよう
に、Ｅ　Ｅ　Ｐ　ＲＯＭメモリセル、即ちフローティン
グゲート型ｉＶＩ　ＯＳ不揮発性メモリ素子は、本質的
に、消去状態を示す第１の状態と、書込み状態を示す第
２の状態と、この第１及び第２の状態以外の第３の状態
をとる。第３の状態は、−殻内に、製造された直後の状
態でまだ消去も書込みも一度も行なわれていない状態、
あるいは複数回書込み及び消去を繰り返して寿命になっ
た状態、何らかの原因によって不良になったメモリセル
の状態のいずれかの状態である。このようなＥＥＰＲＯ
Ｍメモリセルの性質を利用して誤り訂正が可能となる。

また、前記文献２には、低電圧及び低電流で動作可能な
Ｅ　Ｅ　Ｐ　ＲＯＭ回路の技術が記載されている。この
ＥＥＰＲＯＭ回路では、チャージボング回路の段数を増
加し、低い周波数で高電圧スイッチを選択的に駆動し、
さらに適当な定数によって構成された回路手段を設ける
ことにより、低電圧及び低電流の動作を可能にしている
。

（発明が解決しようとする課題）しかしながら、従来の回路では、メモリセル周辺の回路
構成が複雑であり、例えばメモリ容量が数にビット程度
のＥＥＰＲＯＭ回銘を集積回路で構成しようとすると、
メモリセル周辺回路が形成面積の大部分を占め、全体と
して小さくならないという問題があった。また、寿命が
長く、故障が非常に少ないＥＥＰＲＯＭ回路を実現する
ために、種々の提案がなされているが、信頼性を向上さ
せるための回路を付加することによってメモリセル面積
が大きくなるため、形成面積が小さく、しかＣ信頼性の
高いＥＥＰＲＯＭ回路を得ることが困難であった。

そこで本発明は、例えば数にビット程度のＥＥＰＲＯＭ
回路において、小面積で集積化でき、かつ信頼性の高い
ＥＥＰＲＯＭ回路を経済的に提供するものである。

（課題を解決するための手段）第１の発明は、フローティングゲート型メモリセルを有
するＥＥＰＲＯＭＩｌｆｆｌ路において、該メモリセル
を次のように構成している。即ち、メモリセルは、ドレ
インとコントロールゲートがたすき接続されたフローテ
ィングゲート型の第１及び第２の記憶用トランジスタと
、前記第１及び第２の記憶用トランジスタのドレインに
それぞれ接続された第１及び第２の選択用トランジスタ
と、読出しモード時にオン状態となって前記第１及び第
２の記憶用トランジスタのソースにそれぞれ一定電位を
印加する第１及び第２の読出し用トランジスタとで、構
成している。

第２の発明は、第１の発明において、前記第１及び第２
の選択用トランジスタのゲートをワード線に、各々のド
レインを相補的な第１及び第２のビット線に、それぞれ
接続し、書込み時には書込み電圧を前記第１のビット線
に供給し、消去時には消去電圧を前記第２のビット線に
供給し、読出し時には前記第１及び第２の記憶用トラン
ジスタの記憶情報を前記第１及び第２の選択用トランジ
スタを通して前記第１及び第２のビット線へ読出す構成
にしている。

第３の発明は、第２の発明において、前記メモリセルを
前記ワード線方向及び前記第１．第２のビット線方向ヘ
アレイ状に配列し、読出しモード時にオン状態となるト
ランジスタを介して一組のたすき接続された負荷用トラ
ンジスタを前記第１及び第２のビット線に共通接続する
構成にしている。

（作用）第１の発明では、第１．第２の選択用トランジスタを介
して、また第１．第２の読出し用トランジスタの作用に
よって１ビツトのデータが第１゜第２の記憶用トランジ
スタに相補的に記憶される。

そして、前記記憶データを第１）第２の選択用トランジ
スタを介して差動で読出すことにより、メモリセルの寿
命の向上が図れると共に、第１及び第２の記憶用トラン
ジスタのいずれか一方の不良状態を他方の記憶用トラン
ジスタで救済可能となるため、不良率の低減化が図れる
。

第２及び第３の発明では、書込み時及び消去時において
、書込み電圧及び消去電圧を第１及び第２のビット線を
介して第１及び第２の記憶用トランジスタに供給する。

読出し時には、第１及び第２のビット線を介して、及び
第１及び第２の読出し用トランジスタを介して第１及び
第２の記憶用トランジスタに記憶されたスレッショルド
電圧の差に対応した電流を電圧差として読出す。これに
より、メモリセル及びその周辺回路の回路構成が簡単に
なり、集積化時における回路形成面積の縮小化が図れる
。

従って、前記課題を解決できるのである。

（実施例）第１図は、本発明の一実施例を示すＥＥＰＲＯＭ回路の
回路図である。

このＥ　Ｅ　Ｐ　ＲＯＭ回路は、相補的な第１．第２の
ビット線ＢＬ、百τ及びフード線ＷＬＯに接続されたメ
モリセル１０と、アドレスＡＤをデコードしてワード線
ＷＬＯを選択するワードセレクタ２０と、メモリセル１
０に対する書込み電圧及び消去電圧を供給する書込み消
去回路４０と、データＤＡｉ、ＤＡ０の入出力を行う入
出力回路７０とを、備えている。この様なメモリセル１
０、書込み消去回８４０及び入出力回路７０を横方向に
複数列配列し、メモリセル１０及びワードセレクタ２０
を縦方向に複数列配列することにより、任意のビット数
、例えば数にビットのメモリセルアレイが構成される。

メモリでル１０は、フローティングゲート型の第１及び
第２の記憶用トランジスタＩＬ　　１２と、読出しモー
ド信号ＲＤ　Ｍによりオン。オフ動作するＮチャネル型
ＦＥＴからなる第１及び第２の読出し用トランジスタ１
３．１４と、ワード線ＷＬ○の電位によりオン。オフ動
作するＮチャネル型Ｆ　Ｅ　Ｔからなる第１及び第２の
選択用トランジスタ１５．１６とを、備えている。記憶
用トランジスタ１１．１２はそのドレイン及びコントロ
ールゲートが相互にたすき接続され、その各ソースが１
売出し用トランジスタ１３．１４を介してグランド電位
にそれぞれ接続されている。さらに、記憶用トランジス
タ１１１２の各ドレインは、選択用トランジスタ１５．
１６のソース・トレインを介してビット線ＢＬ、百丁に
それぞれ接続されている。

ワードセレクタ２０は、アドレスＡＤをデコードするア
ドレスデコーダ２１と、そのアドレスデコーダ出力によ
りワード線ＷＬ○の電荷を放電して初期化するインバー
タ２２及びＮチャネル型ＦＥＴからなる放電用トランジ
スタ２３と、高電圧スイッチ回路３０とで、構成されて
いる。高電圧スイッチ回路３０は、アドレスデコーダ２
１の出力により活性化され、高電圧ＶＰＰ２の印加によ
り、相補的なりロックパルスφ２．Ｔ２に基づきワード
線ＷＬＯを駆動する回路である。この高電圧スイッチ回
路３０は、Ｎチャネル型ＦＥＴからなるトランジスタ３
１）零スレッショルドＦＥＴからなるトランジスタ３２
，３５．３６、及びキャパシタ３３．３４より構成され
ている。零スレッショルドＦＥＴは、スレッショルド電
圧をＯＶ付近（０：０．４Ｖ程度）に制御したものであ
り、このＦＥＴを用いることにより、電圧損失の少ない
効率的な昇圧が可能となる。

書き込み消去回路４０は、相補的なデータ線百π、ＤＬ
の電位によりオン、オフ動作してビット線ＢＬ、３πの
電荷を放電するＮチャネル型ＦＥＴからなる放電用トラ
ンジスタ４１．４２と、書込み回路５０及び消去回路６
０とで、構成されている。書き込み回路５０は、高電圧
スイッチ回路３０と同一の回路であり、ゲートがビット
線ＢＬに接続されソースに高電圧ＶＰＰＩが印加される
Ｎチャネル型ＦＥＴからなるトランジスタラ１）零スレ
ッショルドＦＥＴからなるトランジスタ３２）キャパシ
タ５３，５４、及びゲートがデータ線ＤＬに接続された
零スレッショルドＦＥＴからなるトランジスタ５５，５
６より構成されている。

トランジスタラ５，５６のソースには、相補的なりロッ
クパルスφ１．Ｔ１がそれぞれ供給される。

消去回８６０は、書込み回路５０と同一の回路であり、
ゲートがビット線Ｍに接続されソースに高電圧ＶＰＰＩ
が印加されるトランジスタ６１と、該トランジスタ６１
に接続されたトランジスタ６２及びキャパシタ６３．６
４と、ゲートがデータ！！πに接続されソースにクロッ
クパルスφ１゜Ｔ１が供給されるトランジスタ６５．６
６とで、構成されている。

入出力回路７０は、読出しモード信号ＲＤ　Ｍによりオ
ン、オフ動作してビット線ＢＬ、πとの接続を行うＮチ
ャネル型ＦＥＴからなる転送用トランジスタ７１．７２
と、ビット線電位の差動増幅及び電流／′電圧変換を行
うＰチャネル型ＦＥＴからなるたすき接続の負荷用トラ
ンジスタ７３゜７４とを、備えている。さらに、ビット
線電位の検知、増幅を行って“１°゛、°“０″の読出
しデータＤＡ０を出力するセンスアンプ７５と、読出し
モード信号ＲＤＭにより制御されて書込みデータＤＡｉ
を入力するＮＯＲゲート７６．７７とが、設けられてい
る。

第２図は、第１図のタイミング図であり、この図を参照
しつつ、第１図の書込み・消去動作（１）、及び読出し
動作（２）について説明する。

（１）書込み・消去動作先ず、クロックパルスφ２．Ｔ２を供給すると、例えば
アドレスデコーダ２１の出力により選択された高電圧ス
イッチ回Ｂ３０のみが活性化し、フード線１．％７１．
　Ｑに高電圧ＶＰＰ２が印加される。すると、メモリセ
ル１０．・・・内の選択用トランジスタ１５．１６がオ
ンし、該メモリセル１０．・・・が選択状態となる。

次に、クロックパルスφ１．Ｔ１を書込み消去回路４０
．・・・に供給すると、書込み回路５０または消去回路
６０のいずれか一方が入力データに対応して活性化し、
ビット線ＢＬまたはπを高電圧〜’ＰＰＩレベルにチャ
ージアップすると共に、トランジスタ４１または４２に
より、ビット線Ｈ丁またはＢＬをＯＶにする。そのなめ
、選択された記憶用トランジスタ１１．１２は、書込み
データＤＡ、に従って、トランジスター１のスレッショ
ルド電圧ＶＴが低くなると共にトランジスタ１２のスレ
ッショルド電圧ＶＴが高くなる方向、つまりデータの書
込みが行われるか、あるいはトランジスタ１１のスレッ
ショルド電圧ＶＴが高くなると共にトランジスタ１２の
スレッショルド電圧ＶＴが低くなる方向、つまりデータ
の消去が行われることになる。

この書込み・消去動作では、書込みと消去が同一ワード
線ＷＬＯ，・・・上において各ビット同時に行われるの
で、従来のような書込み後に消去を行うものに比べ、書
込み・消去時間を１／２に短縮できる。

（２）読出し動作読出しモード信号ＲＤＭを供給すると、メモリセｌし１
０．・・・内のトランジスタ１３．Ｌ４がオン′し、記
憶用トランジスタ１１．１２のソースがＯＶになり、該
トランジスタ１１．１２の記憶内容、つまり該トランジ
スタ１１．１２のスレッショルド電圧ＶＴに対応した電
流が、選択用トランジスタ１５．１６を通してビット線
ＢＬ、πに流れる。同時に、読出しモード信号ＲＤＭに
よって入出力回路７０内のトランジスタ７１．７２がオ
ン状態になるので、ビット線ＢＬ、πに流れる電流が、
負荷用トランジスタ７３．７４により、電圧の形で差動
増幅される。すると、センスアンプ７５の（７）側入力
端子及び（−）側入力端子には、記憶用トランジスタ１
１．１２のスレッショルド電圧ＶＴの差に応じた電位差
が入力される。

そのため、ビット線百τの電位に対してビット線ＢＬの
電位の方がわずかでも高ければ＋　１　＋＋、低ければ
０°゛のデータＤＡ　　を、センスアンプ７うによって
読出すことかて°きる。

ワード線ＩＡ７Ｌ　Ｏ、・・・の選択が終了すると、ワ
ードセレクタ２０．・・・内のトランジスタ２３により
、該ワード線ＷＬＯ，・・・が０■に放電される。

この読出し動作では、第１及び第２の記憶用トランジス
タ１１．１２に記憶されたスレッショルド電圧ＶＴの差
に対応した電流を、負荷用トランジスタ７３．７４で電
位差に変換して１°゛“０′°の形で読出す。そのため
、劣化により、第１）第２の記憶用トランジスタ１１．
１２のスレッショルド電圧ＶＴの差が小さくなっても、
相当回数、データを正しく読出すことができ、それによ
ってメモリセル１０．・・・の寿命が大幅に改善される
。

しかも、ＥＥＰＲＯＭ回路の使用中において、メモリセ
ル１０．・・・内の片方の記憶用トランジスタ１１また
は１２が不良になっても、他方の記憶用トランジスタ１
２または１１のスレッショルド電圧ＶＴが正常であれば
、データの読出しを正しく行うことができる。そのため
、不良率が大幅に改善される。さらに、メモリセル１０
及びその周辺回路の回路構成が簡単であるため、小さな
形成面積で、数にビット程度まで、経済的に集積化でき
る。

なお、本発明は上記実施例に限定されず、種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。

（ａ＞　　負荷用トランジスタ７３．７４の各ゲートの
電位の“１°°、“°０”または“°０°゛、“１′。

を検出し、エラー信号を出力する手段を設ければ、メモ
リセル１０．・・・の劣化あるいは寿命を予め検出する
ことが可能となる。

（ｂ）　　メモリセル１０．・・・内のトランジスタ１
３〜１６をＰチャネル型ＦＥＴ等で構成したり、あるい
はフードセレクタ２０、書込み消去回路４０、及び入出
力回路７０を他のトランジスタ等を用いて第１図以外の
回路構成に変更してもよい。

（発明の効果）以上詳細に説明したように、第１の発明によれば、第１
．第２の読出し用トランジスタ、及び第１）第２の選択
用トランジスタの作用により、第１）第２の記憶用トラ
ンジスタに相補的にデータを記憶する。そして記憶され
たデータを、第１゜第２の選択用トランジスタを介して
差動で読出すようにしたので、メモリセルの寿命の向上
、及び不良率の低減によって信頼性が向上する。

第２及び第３の発明では、第１の発明の効果に加えて、
メモリセル及びその周辺回路の回路構成が簡単になるた
め、比較的小さな面積で、しかも数にビット程度まで、
経済的に集積化することが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＥＥＰＲＯＭ回路の回路
図、第２図は第１図のタイミング図である。１０・・・メモリセル、１１．１２・・・第１．第２の
記憶用トランジスタ、１３．１４・・・第１．第２の読
出し用トランジスタ、１５．１６・・・第１．第２の選
択用トランジスタ、２０・・・ワードセレクタ、３０・
・・高電圧スイッチ回路、４０・・・書込み消去回路、
５０・・・書込み回路、６０・・・消去回路、７０・・
・入出力回路、７１．７２・・・・・・転送用トランジ
スタ、７３．７４・・・・・・負荷用トランジスタ、Ｂ
Ｌ、π・・・第１．第２のビット線、ＲＤＭ・・・読出
しモード信号、Ｗ　Ｌ　Ｏ・・・ワード線。

Claims

【特許請求の範囲】１）フローティングゲート型メモリセルを有するＥＥＰ
ＲＯＭ回路において、前記メモリセルは、ドレインとコントロールゲートがた
すき接続されたフローティングゲート型の第１及び第２
の記憶用トランジスタと、前記第１及び第２の記憶用ト
ランジスタのドレインにそれぞれ接続された第１及び第
２の選択用トランジスタと、読出しモード時にオン状態
となって前記第１及び第２の記憶用トランジスタのソー
スにそれぞれ一定電位を印加する第１及び第２の読出し
用トランジスタとで、構成したことを特徴とするＥＥＰ
ＲＯＭ回路。２）請求項１記載のＥＥＰＲＯＭ回路において、前記第
１及び第２の選択用トランジスタのゲートをワード線に
、各々のドレインを相補的な第１及び第２のビット線に
、それぞれ接続し、書込み時には書込み電圧を前記第１のビット線に供給し
、消去時には消去電圧を前記第２のビット線に供給し、
読出し時には前記第１及び第２の記憶用トランジスタの
記憶情報を前記第１及び第２の選択用トランジスタを通
して前記第１及び第２のビット線へ読出す構成にしたこ
とを特徴とするＥＥＰＲＯＭ回路。３）請求項２記載のＥＥＰＲＯＭ回路において、前記メ
モリセルを前記ワード線方向及び前記第１、第２のビッ
ト線方向へアレイ状に配列し、読出しモード時にオン状
態となるトランジスタを介して一組のたすき接続された
負荷用トランジスタを前記第１及び第２のビット線に共
通接続する構成にしたことを特徴とするＥＥＰＲＯＭ回
路。