KR20200009541A - 메모리 디바이스 - Google Patents

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KR20200009541A
KR20200009541A KR1020180084045A KR20180084045A KR20200009541A KR 20200009541 A KR20200009541 A KR 20200009541A KR 1020180084045 A KR1020180084045 A KR 1020180084045A KR 20180084045 A KR20180084045 A KR 20180084045A KR 20200009541 A KR20200009541 A KR 20200009541A
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윈본드 일렉트로닉스 코포레이션
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Abstract

[목적]
메모리 디바이스를 제공한다.
[해결 수단]
메모리 디바이스는, 셀프 테스트 회로와 리던던트 어드레스 치환 회로를 갖춘다. 셀프 테스트 회로는, 메인 메모리 셀 어레이에 결합되어 메인 메모리 셀 어레이에 대해 셀프 테스트 프로그램을 실행하고, 셀프 테스트 신호를 제공하는데 이용된다. 리던던트 어드레스 치환 회로는, 제1 리던던트 회로와 제2 리던던트 회로를 갖춘다. 제1 리던던트 회로는, 제1 테스트 프로그램에서 생성된 제1 리던던트 데이터 신호에 근거해, 메인 메모리 셀 어레이의 일부의 워드 라인 어드레스를 리던던트 메모리 블록의 일부의 워드 라인 어드레스로 치환한다. 제2 리던던트 회로는, 제1 리던던트 회로에 결합되어 셀프 테스트 신호에 근거해, 메인 메모리 셀 어레이에서 에러가 검출된 워드 라인 어드레스를 리던던트 메모리 블록의 다른 부분의 워드 라인 어드레스로 치환한다.

Description

메모리 디바이스{MEMORY DEVICE}
본 발명은 반도체 디바이스에 관한 것으로, 특히 셀프 테스트 기능을 가지는 메모리 디바이스에 관한 것이다.
회로의 복잡함이 높아짐에 따라, 각종 형식의 메모리 디바이스는, 제조 상, 불량 또는 손상된 메모리 소자를 필연적으로 생산하기 쉬워진다. 메모리 디바이스의 신뢰성을 개선하는 일반적인 방법은, 에러 수정 코드 메모리(Error-correcting code memory, ECC memory)의 사용이지만, ECC 기술을 이용한 메모리는, 사이즈의 축소가 곤란하다는 문제와, 생산 코스트가 상승하는 문제가 있다.
본 발명은, 전자 퓨즈의 리던던트(redundant) 데이터를 가동해, 읽어 들인 후, 셀프 테스트 프로그램을 실행해서, 셀프 테스트 프로그램에서 검출된 불량 워드 라인 어드레스를 치환하고, 메모리 디바이스의 신뢰성을 강화할 수 있는, 셀프 테스트 기능을 가지는 메모리 디바이스를 제공한다.
본 발명의 실시예는, 셀프 테스트 회로와, 리던던트 어드레스 치환 회로를 갖추는 메모리 디바이스를 제공한다. 셀프 테스트 회로는, 메인 메모리 셀 어레이에 결합되어, 메인 메모리 셀 어레이에 대해 셀프 테스트 프로그램을 실행하고, 셀프 테스트 신호를 제공하는데 이용된다. 리던던트 어드레스 치환 회로는, 제1 리던던트 회로와, 제2 리던던트 회로를 갖춘다. 제1 리던던트 회로는, 제1 테스트 프로그램에서 생성된 제1 리던던트 데이터 신호에 근거해, 메인 메모리 셀 어레이의 일부의 워드 라인 어드레스를 리던던트 메모리 블록의 일부의 워드 라인 어드레스로 치환한다. 제2 리던던트 회로는, 제1 리던던트 회로에 결합되어, 셀프 테스트 신호에 근거해, 메인 메모리 셀 어레이에서 에러가 검출된 워드 라인 어드레스를 리던던트 메모리 블록의 다른 부분의 워드 라인 어드레스로 치환한다.
상술에 근거해, 본 발명의 메모리 디바이스의 리던던트 어드레스 치환 회로는, 제1 리던던트 회로 및 제2 리던던트 회로를 갖추고, 각각 제1 테스트 프로그램 및 셀프 테스트 프로그램이 검출한 불량 워드 라인 어드레스를 리던던트 메모리 블록의 워드 라인 어드레스로 치환하는데 적용되고, 게다가, 제1 리던던트 회로는, 제2 리던던트 회로가 제공하는 셀프 테스트 리던던트 무효 신호에 근거해, 일부의 워드 라인 어드레스의 치환을 실행할지 여부를 결정한다.
본 발명의 상술한 특징과 이점을 보다 명확화 하기 위해, 이하에, 실시예를 들어 도면과 함께 상세한 내용을 설명한다.
[도 1] 본 발명의 실시예의 메모리 디바이스의 모식도를 도시한다.
[도 2] 본 발명의 실시예의 로우 어드레스 버퍼·셀렉터의 모식도를 도시한다.
[도 3] 본 발명의 실시예의 리던던트 어드레스 치환 회로의 모식도를 도시한다.
[도 4] 본 발명의 실시예의 제1 리던던트 어드레스 치환 회로의 모식도를 도시한다.
[도 5] 본 발명의 실시예의 셀프 테스트 어드레스 래치 회로의 모식도를 도시한다.
[도 6] 본 발명의 실시예의 제2 리던던트 어드레스 치환 회로의 모식도를 도시한다.
[도 7] 본 발명의 실시예의 셀프 테스트 프로그램의 파형 동작을 도시한다.
도 1을 참조하면, 도 1은, 본 발명의 실시예의 메모리 디바이스의 모식도를 도시한다. 메모리 디바이스(100)는, 메모리 셀 어레이 MA와, 메모리 제어 회로(110)와, 로우 어드레스 버퍼·셀렉터(120)와, X 리던던트 어드레스 치환 회로(130)와, 리던던트 데이터·로드 클럭 에리어(140)와, 셀프 테스트 회로(150)와, 주변 회로(160)(예를 들면, 에리어 어드레스 버퍼와 칼럼 어드레스 버퍼, X 디코더, Y 디코더와 Y 리던던트 어드레스 치환 회로)를 가진다.
메모리 셀 어레이 MA는, 메인 메모리 셀 어레이 MA1와, 리던던트 메모리 블록 REB를 갖추고, 리던던트 메모리 블록 REB 내에, 리던던트 메모리 로우(redundancy　memory　rows) 및 리던던트 메모리 칼럼(redundancy　memory　columns)이 배치되고, 리던던트 메모리 로우 및 리던던트 메모리 칼럼은, 예비 메모리 셀을 가지고, 회로 상에서, 메인 메모리 셀 어레이 MA1의 불량 또는 손상된 메모리 셀을 치환할 수 있고, 예를 들면, 전자 퓨즈(eFuse) 소자에 의해 비휘발성 메모리 리던던트 어드레스(address)를 절환하여, 메모리 디바이스(100)의 정상 기능을 유지한다.
도 1에서, 메모리 디바이스(100)는, 예를 들면, 칩 형태의 다이나믹 RAM(Dynamic　Random　Access　Memory, DRAM) 또는 스태틱 RAM(Static　Random　Access　Memory, SRAM) 또는 그 외의 유사한 디바이스 또는 이러한 디바이스의 조합이다. 리던던트 데이터·로드 클럭 에리어(140)는, 제1 테스트 프로그램에서 생성된 리던던트 데이터를 기록할 수 있고, 예를 들면, 원 타임·프로그래밍 비휘발성 메모리 소자(One　Time　programming　Non-volatile　Memory)이다. 여기에서의 제1 테스트 프로그램은, 웨이퍼 프로버(Prober) 프로그램이어도 무방하고, 본 발명은 제한되지 않는다.
본 실시예에서, 메모리 디바이스(100)의 전자 디바이스를 가동한 후, 리던던트 데이터·로드 클럭 에리어(140)는, 제1 테스트 프로그램에서 생성된, 예를 들면, 직렬 eFuse 데이터 입력 신호 SHI와, eFuse 데이터 내부 클럭 신호 IRCLKT와, eFuse 데이터 내부 반전 클럭 신호 IRCLKN를 포함하는 제1 리던던트 데이터 신호를 제공할 수 있고, 리던던트 어드레스 치환 회로(X 리던던트 어드레스 치환 회로(130)와, Y 리던던트 어드레스 치환 회로(160)를 갖춘다)는, 제1 리던던트 데이터 신호에 근거해, 제1 테스트 프로그램에서 메인 메모리 셀 어레이 MA1를 검출해 얻어진 불량 메모리 셀 어드레스를 리던던트 메모리 블록 REB의 메모리 셀 어드레스로 치환한다.
계속해서, 제1 리던던트 데이터 신호에 근거해, 불량 메모리 셀 어드레스를 리던던트 메모리 셀 어드레스로 치환한 후, 시스템은, 셀프 테스트(Built-In　Self-Test, BIST) 프로그램을 계속 실행해서, 그 외의 불량 메모리 셀의 유무를 테스트 할 수 있다.
메모리 디바이스(100)의 셀프 테스트 회로(150)는, 메모리 셀 어레이 MA에 결합되어, 메인 메모리 셀 어레이 MA1에 대해 셀프 테스트 프로그램을 실행할 수 있다. 셀프 테스트 회로(150)는, 클럭 신호 IntCLK를 수신할 때, 통과(PASS) 또는 실패(FAIL)를 나타내는 셀프 테스트 신호 BISTFAIL을 제공한다. X 리던던트 어드레스 치환 회로(130)는, 셀프 테스트 신호 BISTFAIL에 근거해, 메인 메모리 셀 어레이 MA1에서 에러가 검출된 워드 라인 어드레스를 리던던트 메모리 블록 REB의 다른 부분의 워드 라인 어드레스로 치환할 수 있다.
요약하면, 본 실시예의 메모리 디바이스(100)는, 제1 테스트 프로그램의 제1 리던던트 데이터 신호에 의해, 메인 메모리 셀 어레이 MA1의 불량 또는 손상된 메모리 셀의 대응 어드레스를 리던던트 메모리 블록 REB의 메모리 셀 어드레스로 치환할 수 있어, 가동 후에 실행하는 셀프 테스트 프로그램에 의해, 제1 테스트 프로그램에서 정상으로 검출되었지만, 그 후 데미지가 발생한 메모리 셀도 리던던트 메모리 블록 REB의 메모리 셀로 치환할 수 있으므로, 메모리 디바이스(100)의 신뢰성을 향상시킬 수 있다.
이하에, 그 외의 실시예와 더불어, 본 발명의 실시 형태를 더 설명한다. 도 2∼도 6의 회로 구성은, 도 1의 메모리 디바이스(100)에 적용할 수 있다. 도 7의 파형 동작은, 도 1∼도 6의 회로에 적용할 수 있다.
도 2는, 본 발명의 실시예의 로우 어드레스 버퍼·셀렉터의 모식도를 도시한다. 도 1과 아울러 도 2를 참조하면, 본 실시예에서, 로우 어드레스 버퍼·셀렉터(120)는, 로우 어드레스 버퍼(122)와, 로우 어드레스 셀렉터(124)를 가진다. 도 2의 로우 어드레스 셀렉터(124)의 회로 구성은 일례이며, 본 발명은, 로우 어드레스 버퍼(122) 및 로우 어드레스 셀렉터(124)의 회로 구성을 제한하지 않고 당업자는 적절히 설계할 수 있다.
로우 어드레스 버퍼(122)는, 모드 레지스터(mode　resister, 여기에서는 미도시)로부터 액세스하기 위한 액세스용 워드 라인 어드레스 CXA를 수신하고, 로우 어드레스 셀렉터(124)는, 다른 모드, 예를 들면 액세스(access) 모드 또는 셀프 테스트 모드에서, 입력하려고 하는 워드 라인 어드레스를 선택하는데 이용되고, 예를 들면, 셀프 테스트 모드 시에는, X 리던던트 어드레스 치환 회로(130)에 대해 셀프 테스트 워드 라인 어드레스 BISTXA를 입력하도록 선택할 수 있다.
도 3은, 본 발명의 실시예의 리던던트 어드레스 치환 회로의 모식도를 도시한다. 계속해서, 도 1과 더불어 도 3을 참조하면, 도 3의 리던던트 어드레스 치환 회로는, 도 1의 X 리던던트 어드레스 치환 회로(130)에 적용할 수 있고, 제1 리던던트 회로(132)와, 제1 리던던트 회로(132)에 결합되는 제2 리던던트 회로(134)를 갖춘다. 제1 리던던트 회로(132)는, 제1 리던던트 데이터 신호에 근거해, 메인 메모리 셀 어레이 MA1의 일부의 워드 라인 어드레스(즉, 로우 어드레스)를 리던던트 메모리 블록 REB의 일부의 워드 라인 어드레스로 치환할 수 있다. 제2 리던던트 회로(134)는, 셀프 테스트 신호 BISTFAIL에 근거해, 메인 메모리 셀 어레이 MA1에서 에러가 검출된 워드 라인 어드레스를 리던던트 메모리 블록 REB의 다른 부분의 워드 라인 어드레스로 치환한다. 제1 리던던트 회로(132)는, 제1 리던던트 어드레스 치환 회로를 복수 갖추고, 제2 리던던트 회로(134)는, 제2 리던던트 어드레스 치환 회로를 복수 갖춘다.
도 7은, 본 발명의 실시예의 셀프 테스트 프로그램의 파형 동작을 도시한다. 도 7에서, 셀프 테스트 프로그램은, 2개의 비트 선 상의 메모리 셀이 이상(異常)을 가지는 것을 검출하고 있고, 셀프 테스트 신호 BISTFAIL의 논리 레벨이, 로우 레벨에서 하이 레벨이 되는 것으로 나타나며, 따라서, 본 실시예에서, 4개의 제1 리던던트 어드레스 치환 회로 XRED＿0∼XRED＿3은, 제1 리던던트 데이터 신호의 불량 워드 라인 어드레스를 처리하고, 2개의 제2 리던던트 어드레스 치환 회로 BISTXR＿0, BISTXR＿1은, 셀프 테스트 신호 BISTFAIL로부터 발견된 2개의 불량 워드 라인 어드레스를 처리하는 것을 예로 하지만, 제한되지 않는다.
구체적으로는, 제2 리던던트 회로(134)는, 게다가 셀프 테스트 어드레스 래치 회로 BFLAT 및 논리 게이트 LG3를 갖춘다. 셀프 테스트 어드레스 래치 회로 BFLAT는, 셀프 테스트 신호 BISTFAIL을 수신하고, 셀프 테스트 어드레스 래치 신호 BFLATm와, 그 반전 신호 BFLANm(m=0 또는 1)을 생성하고, 각각 제2 리던던트 어드레스 치환 회로 BISTXR＿0, BISTXR＿1에 제공한다.
논리 게이트 LG3는, 상기 제2 리던던트 어드레스 치환 회로 BISTXR＿0, BISTXR＿1에 결합되어, 각각 제2 리던던트 어드레스 선택 신호 BISTXR0 및 BISTXR1을 수신하고, 셀프 테스트 리던던트 무효 신호 BISTXRR를 출력한다. 본 실시예에서, 논리 게이트 LG3는, NOR 게이트를 예로 하고, 셀프 테스트 리던던트 무효 신호 BISTXRR의 레벨의 고저 상태는, 셀프 테스트 프로그램에서, 불량인 메모리 셀이 발견되었는지, 워드 라인을 치환할 필요가 있는지 여부를 나타낼 수 있다.
제1 리던던트 회로(132)의 이들 제1 리던던트 어드레스 치환 회로 XRED＿0∼XRED＿3은, 제1 리던던트 데이터 신호를 수신하는 것 외에, 셀프 테스트 리던던트 무효 신호 BISTXRR를 더 수신하고, 셀프 테스트 리던던트 무효 신호 BISTXRR 및 제1 리던던트 데이터 신호에 근거해, 메인 메모리 셀 어레이 MA1의 일부의 워드 라인 어드레스가 무효로 될 필요가 있는지 여부를 판정하고, 제1 리던던트 어드레스 선택 신호 RRXj, j=0∼3를, 대응하는 리던던트 워드 라인 치환 회로 RWLD에 출력한다. 리던던트 워드 라인 치환 회로 RWLD는, 제1 리던던트 어드레스 선택 신호 RRXj에 근거해, 메인 메모리 셀 어레이 MA1의 불량인 일부의 워드 라인 어드레스를 리던던트 메모리 블록 REB의 일부의 워드 라인 어드레스, 예를 들면, 리던던트 메모리 블록 워드 라인 RWLq로 치환한다. 여기서는 q=0∼3이다.
즉, 셀프 테스트 프로그램이, 치환을 필요로 하는 워드 라인 어드레스를 발견하지 못했을 때, 제1 리던던트 회로(132)는, 제1 리던던트 데이터 신호에 근거해, 메인 메모리 셀 어레이 MA1의 불량인 메모리 셀을 무효로 하고, 리던던트 메모리 블록 REB의 메모리 셀로 치환하고, 셀프 테스트 프로그램이, 제1 리던던트 데이터 신호에 의한 워드 라인 어드레스의 치환을 발견한 후에, 액세스 프로세스에서 그 외의 불량인 메모리 셀을 만나게 될 때, 도 7의 BISTFAIL의 2개소가 하이 레벨 상태가 되는 변화에 있도록(1stFAIL, 2ndFAIL과 같이), 검출 액세스가 실패했음을 나타내는, 제1 리던던트 회로(132)는, 셀프 테스트 리던던트 무효 신호 BISTXRR 및 제1 리던던트 데이터 신호에 근거해, 메인 메모리 셀 어레이 MA1의 일부의 워드 라인 어드레스를 리던던트 메모리 블록 REB의 일부의 워드 라인 어드레스로 치환할지 여부를 판정할 수 있다.
도 4는, 본 발명의 실시예의 제1 리던던트 어드레스 치환 회로의 모식도를 도시한다. 도 4를 더 참조하면, 제1 리던던트 어드레스 치환 회로 XRED＿j(j=0∼3)는, 제1 리던던트 어드레스 판정 회로(136)와, 제1 논리 게이트 LG1와 래치 회로 LAC를 갖춘다. 제1 리던던트 어드레스 판정 회로(136)는, 제1 리던던트 데이터 신호(예를 들면, 직렬 eFuse 데이터 입력 신호 SHI, eFuse 데이터 내부 클럭 신호 IRCLKT, 그 반전 클럭 신호 IRCLKN)를 수신하고, 제1 리던던트 데이터 신호에 근거해, 메인 메모리 셀 어레이 MA1의 워드 라인 어드레스가 치환될 필요가 있는지 여부를 판정한다.
구체적으로는, 제1 리던던트 어드레스 판정 회로(136)는, 복수 직렬된 플립플롭 DFF 및 복수의 XNOR 게이트 XNOR를 갖추고, 플립플롭 DFF 및 XNOR 게이트 XNOR의 수는, 메인 메모리 셀 어레이 MA1의 워드 라인 수에 관련된다. 본 실시예에서, 메인 메모리 셀 어레이 MA1은 n선의 워드 라인을 가지고, 제1 리던던트 어드레스 판정 회로(136)는, n개의 XNOR 게이트 XNOR 및 n＋1개의 플립플롭 DFF를 갖추는 것을 예로 한다. 플립플롭 DFF의 회로 구조는, 도 4를 참고로 할 수 있지만, 제한되지 않는다.
플립플롭 DFF의 클럭 입력단은, 제1 리던던트 데이터 신호 중 eFuse 데이터 내부 클럭 신호 IRCLKT 및 그 반전 신호 IRCLKN를 수신하고, 첫번째의 플립플롭 DFF의 입력단은, 제1 리던던트 데이터 신호 중 직렬 eFuse 데이터 입력 신호 SHI를 수신한다. n개째까지의 플립플롭 DFF의 출력단은, 각각 XNOR 게이트 XNOR의 일방의 입력단에 결합되고, XNOR 게이트 XNOR의 타방의 입력단은, 대응하는 메인 메모리 셀 어레이 MA1의 워드 라인 어드레스 XADi(i=1∼n)를 수신하고, XNOR 게이트 XNOR는, 워드 라인 어드레스 XADi 및 플립플롭 DFF의 출력 신호를 비교해서, 이 워드 라인 어드레스 XADi는, 불량 메모리 셀을 가지는지 여부를 결정할 수 있고, 그 출력단은, 제1 논리 게이트 LG1의 입력단에 결합된다. n＋1개째의 플립플롭 DFF의 출력단은, 제1 논리 게이트 LG1의 입력단에 직접 결합된다.
제1 논리 게이트 LG1는, 제1 리던던트 어드레스 판정 회로(136)의 출력 신호와, 제2 리던던트 회로(134)로부터의 셀프 테스트 리던던트 무효 신호 BISTXRR를 수신하고, 출력 신호를 생성한다. 래치 회로 LAC는, 제1 논리 게이트 LG1에 결합되고, 제1 논리 게이트 LG1의 출력 신호를 래치한다.
게다가, 래치 회로 LAC는, 전송 게이트 TG1 및 래치 LA를 갖추어도 무방하다. 전송 게이트 TG1는, 제1 논리 게이트 LG1의 출력단과 래치 LA와의 사이에 결합되고, 로우 작동 신호(Row　active　signal) RASD에 의해 제어된다. 래치 LA는, 전송 게이트 TG1에 의해 제1 논리 게이트 LG1의 출력 신호를 수신하고, 제1 리던던트 어드레스 선택 신호 RRXj를 리던던트 워드 라인 치환 회로 RWLD로 출력해서 치환 동작을 수행한다.
또한, 도 5는, 본 발명의 실시예의 셀프 테스트 어드레스 래치 회로의 모식도를 도시한다. 도 3과 더불어 도 5를 참조하면, 셀프 테스트 어드레스 래치 회로 BFLAT는, 복수의 직렬된 플립플롭 FF와, 지연 회로 DC와, 제4 논리 게이트 LG4와, 복수의 제5 논리 게이트 LG5를 갖춘다. 제4 논리 게이트 LG4 및 복수의 제5 논리 게이트 LG5는, 예를 들면, NAND 게이트이다.
제1 플립플롭 회로 FF 및 제5 논리 게이트 LG5의 수는, 제2 리던던트 어드레스 치환 회로 BISTXR＿m의 수에 대응한다. 여기서는 m은 정수이다. 예를 들면, 본 실시예는 2개의 제2 리던던트 어드레스 치환 회로 BISTXR＿0 및 BISTXR＿1을 가지므로, 제1 플립플롭 회로 FF 및 제5 논리 게이트 LG5도 2개이다. 제1 플립플롭 회로 FF의 회로 구조는 도 5를 참고할 수 있고, 도 4의 플립플롭 DFF와 서로 유사하지만, 본 발명은 이것으로 제한되지 않는다.
이들 제1 플립플롭 회로 FF의 클럭 입력단은, 셀프 테스트 신호 BISTFAIL을 수신하고, 출력단은, 제5 논리 게이트 LG5의 입력단에 결합된다. 이들 제1 플립플롭 회로 FF는 상호 직렬이며, 첫번째의 제1 플립플롭 회로 FF는, 도 5의 가장 위의 제1 플립플롭 회로 FF1이며, 그 출력 신호는 그 입력단에 피드백 된다.
이들 제5 논리 게이트 LG5의 일방의 입력단은, 대응하는 제1 플립플롭 회로 FF의 출력 신호를 수신하고, 타방의 입력단은, 제4 논리 게이트 LG4의 출력 신호를 수신하고, 제4 논리 게이트 LG4의 일방의 입력단은, 셀프 테스트 신호 BISTFAIL을 수신하고, 타방의 입력단은, 지연 회로 DC에 의해 지연한 후의 셀프 테스트 신호 BISTFAIL을 수신한다. 제5 논리 게이트 LG5의 출력단은, 셀프 테스트 어드레스 래치 신호 BFLATm 및 그 반전 신호 BFLANm을 대응하는 제2 리던던트 어드레스 치환 회로 BISTXR＿m에 출력한다. 여기서 m=0 또는 1이다.
도 6은, 본 발명의 실시예의 제2 리던던트 어드레스 치환 회로의 모식도를 도시한다. 도 3과 함께 도 6을 참조하면, 제2 리던던트 어드레스 치환 회로 BISTXR＿m은, 제2 리던던트 어드레스 판정 회로(138)와, 제2 논리 게이트 LG2와, 다른 래치 회로 LAC를 갖춘다. 제2 리던던트 어드레스 판정 회로(138)는, 메인 메모리 셀 어레이 MA1에서, 워드 라인 어드레스가 더 치환될 필요가 있는지 여부를 판정하는데 이용되고, 병렬된 복수의 셀프 테스트 어드레스 판정 회로 BISTAD 및 제2 플립플롭 회로 BISTFF를 갖추고, 각 셀프 테스트 어드레스 판정 회로 BISTAD는, 다른 제2 플립플롭 회로 BISTFF 및 제6 논리 게이트를 갖추고, 여기서 제6 논리 게이트는 예를 들면, XNOR 게이트 XNOR이다.
제2 플립플롭 회로 BISTFF 및 XNOR 게이트 XNOR의 수는, 메인 메모리 셀 어레이 MA1의 워드 라인의 수에 관련된다. 본 실시예에서, 메인 메모리 셀 어레이 MA1는 n선의 워드 라인을 가질 때, 제2 리던던트 어드레스 판정 회로(138)는, n개의 셀프 테스트 어드레스 판정 회로 BISTAD를 갖춘다, 즉, 합계 n개의 XNOR 게이트 XNOR 및 n＋1개의 제2 플립플롭 회로 BISTFF를 가진다.
이러한 제2 플립플롭 회로 BISTFF의 클럭 입력단은, 셀프 테스트 어드레스 래치 회로 BFLAT로부터 대응하는 셀프 테스트 어드레스 래치 신호 BFLATm 및 그 반전 신호 BFLANm(m=0 또는 1)을 수신하고, 셀프 테스트 어드레스 판정 회로 BISTAD의 제2 플립플롭 회로 BISTFF의 입력단은, 대응하는 워드 라인 어드레스 XADi(i=1∼n)를 수신하고, 출력단은 XNOR 게이트 XNOR의 일방의 입력단에 결합되고, XNOR 게이트 XNOR의 타방의 입력단은, 대응하는 워드 라인 어드레스 XADi를 수신한다. XNOR 게이트 XNOR은, 워드 라인 어드레스 XADi 및 제2 플립플롭 회로 BISTFF의 출력 신호를 비교하여, 이 워드 라인 어드레스 XADi는, 불량 메모리 셀을 가지는지 여부를 결정한다. XNOR 게이트 XNOR의 출력단은 제2 논리 게이트 LG2에 결합된다.
보다 구체적으로는, 본 실시예의 제2 플립플롭 회로 BISTFF는, 전송 게이트 TG2 및 플립플롭 LFF를 갖춘다. 전송 게이트 TG2는, 대응하는 셀프 테스트 어드레스 래치 신호 BFLATm 및 그 반전 신호 BFLANm에 의해 제어되고, 셀프 테스트 어드레스 판정 회로 BISTAD의 전송 게이트 TG2는, 검출하려고 하는 워드 라인 어드레스 XADi를 수신하고, 셀프 테스트 어드레스 판정 회로 BISTAD의 플립플롭 LFF는, 전송 게이트 TG2에 의해, 검출하려고 하는 워드 라인 어드레스 XADi를 수신하고, 플립플롭 LFF의 출력단은, XNOR 게이트 XNOR에 결합된다. 셀프 테스트 어드레스 판정 회로 BISTAD 외의 제2 플립플롭 회로 BISTFF의 전송 게이트 TG2는, 셀프 테스트 신호 BISTFAIL을 수신하고, 대응하는 플립플롭 LFF는, 전송 게이트 TG2에 의해, 셀프 테스트 신호 BISTFAIL을 수신하고, 그 출력단은, 제2 논리 게이트 LG2에 직접 결합된다.
셀프 테스트 어드레스 판정 회로 BISTAD 외의 제2 플립플롭 회로 BISTFF의 입력단은, 셀프 테스트 신호 BISTFAIL을 수신하고, 출력단은, 제2 논리 게이트 LG2에 직접 결합된다. 이 제2 플립플롭 회로 BISTFF의 출력 신호는 BRXEm로서, 논리 레벨은, 불량 메모리 셀의 어드레스를 치환하는지 여부를 나타낼 수 있고, 예를 들면, 출력 신호 BRXEm은, 하이 레벨 상태에 있을 때, 셀프 테스트 프로그램에서, 치환할 필요가 있는 불량 메모리 셀이 발견됨을 나타내고, 반대로, 출력 신호 BRXEm은, 로우 레벨 상태에 있을 때, 새로운 불량 메모리 셀은 검출되지 않았음을 나타낸다.
제2 논리 게이트 LG2는, 제2 리던던트 어드레스 판정 회로(138)의 출력 신호 및 셀프 테스트 회로(150)으로부터 송신된 셀프 테스트 모드 신호 TBIST를 수신한다. 래치 회로 LAC는, 제2 논리 게이트 LG2에 결합되어, 제2 논리 게이트 LG2의 출력 신호를 래치하고, 제2 리던던트 어드레스 선택 신호 BISTXRm을 리던던트 워드 라인 치환 회로 RWLD에 출력해 치환 동작을 수행한다. 리던던트 워드 라인 치환 회로 RWLD는, 제2 리던던트 어드레스 선택 신호 BISTXRm에 근거해, 불량인 워드 라인 어드레스를 리던던트 메모리 블록 REB의 워드 라인 어드레스로 치환하고, 예를 들면, 리던던트 메모리 블록 워드 라인 RWLq의 하나이다. 여기서는 q=4∼5를 예로 한다.
요컨대, 제2 리던던트 어드레스 치환 회로 BISTXR＿m은, 셀프 테스트 신호 BISTFAIL에 근거해, 메인 메모리 셀 어레이 MA1의 워드 라인 어드레스가 치환될 필요가 있는지 여부를 판정하고, 판정 결과 제2 리던던트 어드레스 선택 신호 BISTXRm을 리던던트 워드 라인 치환 회로 RWLD에 출력하는데 이용된다.
이상으로부터, 본 발명의 메모리 디바이스는, 복수의 테스트 프로그램에 대응해 수복(修復) 동작을 수행하고, 우선, 제1 테스트 프로그램을 실행해서 제1 리던던트 데이터 신호를 취득하고, 가동 후 또한 제1 리던던트 데이터 신호를 읽어 들인 후, 메모리 디바이스는, 셀프 테스트 프로그램을 실행하여 셀프 테스트 신호를 취득할 수 있고, 제2 리던던트 회로는, 셀프 테스트 신호에 근거해, 메인 메모리 셀 어레이에서 에러가 검출된 워드 라인 어드레스를 리던던트 메모리 블록의 다른 부분의 워드 라인 어드레스로 치환할 수 있고, 제1 리던던트 회로는, 제1 리던던트 데이터 신호 및 제2 리던던트 회로에 근거해, 셀프 테스트 리던던트 무효 신호를 생성하여 메인 메모리 셀 어레이의 불량인 메모리 셀을 무효로 할 수 있다. 따라서 메모리 디바이스의 신뢰성을 향상시킬 수 있다.
본문은 이상의 실시예와 같이 나타냈지만, 본 발명을 한정하기 위함이 아니라, 당업자가 본 발명의 정신(精神)의 범위로부터 일탈하지 않는 범위에서 변경 또는 수정하는 것이 가능하기 때문에, 본 발명의 보호 범위는 전리(專利) 청구의 범위에서 한정한 것을 기준으로 한다.
[산업상의 이용 가능성]
본 발명은, 리던던트 어드레스 치환 회로에, 제1 리던던트 회로 이외에, 제2 리던던트 회로를 추가 함으로써, 제2 리던던트 회로는, 셀프 테스트 프로그램에서 검출된 불량 워드 라인 어드레스를 리던던트 메모리 블록의 워드 라인 어드레스로 치환하고, 셀프 테스트 리던던트 무효 신호를 제1 리던던트 회로에 전달할 수 있으며, 제1 리던던트 회로는, 제1 테스트 프로그램의 제1 리던던트 데이터 신호 및 셀프 테스트 리던던트 무효 신호에 근거해, 메인 메모리 셀 어레이의 불량인 메모리 셀을 무효로 할 수 있어, 메모리 디바이스의 신뢰성을 향상시킬 수 있다.
100: 메모리 디바이스
110: 메모리 제어 회로
120: 로우 어드레스 버퍼·셀렉터
122: 로우 어드레스 버퍼
124: 로우 어드레스 셀렉터
130: X 리던던트 어드레스 치환 회로
132: 제1 리던던트 회로
134: 제2 리던던트 회로
136: 제1 리던던트 어드레스 판정 회로
138: 제2 리던던트 어드레스 판정 회로
140: 리던던트 데이터·로드 클럭 에리어
150: 셀프 테스트 회로
160: 주변 회로(에리어 어드레스 버퍼 및 칼럼 어드레스 버퍼, X 디코더, Y 디코더, Y 리던던트 어드레스 치환 회로)
MA: 메모리 셀 어레이
MA1: 메인 메모리 셀 어레이
REB: 리던던트 메모리 블록
DC: 지연 회로
XRED＿0∼XRED＿3: 제1 리던던트 어드레스 치환 회로
BISTXR＿0, BISTXR＿1: 제2 리던던트 어드레스 치환 회로
BFLAT: 셀프 테스트 어드레스 래치 회로
RWLD: 리던던트 워드 라인 치환 회로
LG1: 제1 논리 게이트
LG2: 제2 논리 게이트
LG3: 논리 게이트
LG4: 제4 논리 게이트
LG5: 제5 논리 게이트
LA: 래치
LAC: 래치 회로
XNOR: XNOR 게이트
TG1, TG2: 전송 게이트
DFF, LFF: 플립플롭
FF: 제1 플립플롭 회로
BISTFF: 제2 플립플롭 회로
DC: 지연 회로
BISTAD: 셀프 테스트 어드레스 판정 회로
BISTXA: 셀프 테스트 워드 라인 어드레스
BISTFAIL: 셀프 테스트 신호
BFLATm: 셀프 테스트 어드레스 래치 신호
BFLANm: 반전 셀프 테스트 어드레스 래치 신호
BISTXRR: 셀프 테스트 리던던트 무효 신호
BISTXRm: 제2 리던던트 어드레스 선택 신호
BRXEm: 제2 플립플롭 회로의 출력 신호
CXA: 액세스용 워드 라인 어드레스
SHI: 직렬 eFuse 데이터 입력 신호
IRCLKT: eFuse 데이터 내부 클럭 신호
IRCLKN: eFuse 데이터 내부 반전 클럭 신호
IntCLK: 클럭 신호
RRXj: 제1 리던던트 어드레스 선택 신호
RASD: 로우 작동 신호
TBIST: 셀프 테스트 모드 신호
XADi: 워드 라인 어드레스
1stFAIL, 2ndFAIL: 액세스 실패

Claims (8)

  1. 메인 메모리 셀 어레이에 결합되어, 상기 메인 메모리 셀 어레이에 대해 셀프 테스트 프로그램을 실행하고, 셀프 테스트 신호를 제공하는 셀프 테스트 회로와,
    제1 테스트 프로그램에서 생성된 제1 리던던트 데이터 신호에 근거해, 상기 메인 메모리 셀 어레이의 일부의 워드 라인 어드레스를 리던던트 메모리 블록의 일부의 워드 라인 어드레스로 치환하는 제1 리던던트 회로와, 상기 제1 리던던트 회로에 결합되어, 상기 셀프 테스트 신호에 근거해, 상기 메인 메모리 셀 어레이에서 에러가 검출된 워드 라인 어드레스를 상기 리던던트 메모리 블록의 다른 부분의 워드 라인 어드레스로 치환하는 제2 리던던트 회로를 갖추는 리던던트 어드레스 치환 회로를 갖추는 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제2 리던던트 회로는, 셀프 테스트 리던던트 무효 신호를 생성하고, 상기 제1 리던던트 회로는, 게다가 상기 셀프 테스트 리던던트 무효 신호에 근거해, 상기 메인 메모리 셀 어레이의 일부의 워드 라인 어드레스를 상기 리던던트 메모리 블록의 일부의 워드 라인 어드레스로 치환할지 여부를 판정하는 메모리 디바이스.
  3. 제2항에 있어서,
    상기 제1 리던던트 회로는, 제1 리던던트 어드레스 치환 회로를 복수 갖추고, 복수의 상기 제1 리던던트 어드레스 치환 회로 각각은,
    상기 제1 리던던트 데이터 신호에 근거해, 상기 메인 메모리 셀 어레이의 워드 라인 어드레스가 치환될 필요가 있는지 여부를 판정하는 제1 리던던트 어드레스 판정 회로와,
    상기 제1 리던던트 어드레스 판정 회로에 결합되어, 상기 제1 리던던트 어드레스 판정 회로의 출력 신호 및 상기 셀프 테스트 리던던트 무효 신호를 수신하는 제1 논리 게이트와,
    상기 제1 논리 게이트에 결합되어, 상기 제1 논리 게이트의 출력 신호를 래치해서, 제1 리던던트 어드레스 선택 신호를 출력하는데 이용되는 제1 래치 회로를 갖추고,
    상기 리던던트 어드레스 치환 회로는, 상기 제1 리던던트 어드레스 선택 신호에 근거해, 상기 메인 메모리 셀 어레이의 일부의 워드 라인 어드레스를 상기 리던던트 메모리 블록의 일부의 워드 라인 어드레스로 치환하는 메모리 디바이스.
  4. 제3항에 있어서,
    상기 제1 래치 회로는,
    상기 제1 논리 게이트에 결합되어, 로우 작동 신호에 의해 제어되는 제1 전송 게이트와,
    상기 제1 전송 게이트에 의해 상기 제1 논리 게이트의 출력 신호를 수신하고, 상기 제1 리던던트 어드레스 선택 신호를 출력하는 제1 래치를 갖추는 메모리 디바이스.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 리던던트 회로는, 제2 리던던트 어드레스 치환 회로를 복수 갖추고, 복수의 상기 제2 리던던트 어드레스 치환 회로 각각은,
    상기 메인 메모리 셀 어레이의 워드 라인 어드레스가 치환될 필요가 있는지 여부를 판정하는 제2 리던던트 어드레스 판정 회로와,
    상기 제2 리던던트 어드레스 판정 회로에 결합되어, 상기 제2 리던던트 어드레스 판정 회로의 출력 신호 및 셀프 테스트 모드 신호를 수신하는 제2 논리 게이트와,
    상기 제2 논리 게이트에 결합되어, 상기 제2 논리 게이트의 출력 신호를 래치해서, 제2 리던던트 어드레스 선택 신호를 출력하는데 이용되는 제2 래치 회로와,
    복수의 상기 제2 리던던트 어드레스 치환 회로에 결합되어, 복수의 상기 제2 리던던트 어드레스 선택 신호를 수신하고, 상기 셀프 테스트 리던던트 무효 신호를 출력하는 제3 논리 게이트를 갖추고,
    상기 리던던트 어드레스 치환 회로는, 상기 제2 리던던트 어드레스 선택 신호에 근거해, 상기 메인 메모리 셀 어레이의 일부의 워드 라인 어드레스를 상기 리던던트 메모리 블록의 일부의 워드 라인 어드레스로 치환하는 메모리 디바이스.
  6. 제5항에 있어서,
    상기 제2 리던던트 회로는,
    복수의 상기 제2 리던던트 어드레스 치환 회로에 대응해, 상호 직렬이고, 클럭 입력단은 모두 상기 셀프 테스트 신호를 수신하는 복수의 제1 플립플롭 회로와,
    일방의 입력단은, 상기 셀프 테스트 신호를 수신하고, 타방의 입력단은, 지연한 후의 상기 셀프 테스트 신호를 수신하는 제4 논리 게이트와,
    각각, 복수의 상기 제1 플립플롭 회로 및 상기 제4 논리 게이트에 결합되어, 대응하는 상기 제1 플립플롭 회로의 출력 신호 및 상기 제4 논리 게이트의 출력 신호를 수신하고, 셀프 테스트 어드레스 래치 신호를 대응하는 상기 제2 리던던트 어드레스 치환 회로에 출력하는 복수의 제5 논리 게이트를 더 갖추고,
    복수의 상기 제1 플립플롭 회로의 첫번째의 플립플롭 회로의 출력 신호는, 그 입력단에 피드백 되는 메모리 디바이스.
  7. 제6항에 있어서,
    상기 제2 리던던트 어드레스 판정 회로는,
    병렬된 복수의 셀프 테스트 어드레스 판정 회로와,
    복수의 상기 셀프 테스트 어드레스 판정 회로와 병렬이고, 클럭 입력단은, 대응하는 셀프 테스트 어드레스 래치 신호를 수신하고, 입력단은, 상기 셀프 테스트 신호를 수신하고, 출력단은, 상기 제2 논리 게이트에 결합되는 다른 제2 플립플롭 회로를 갖추고,
    복수의 상기 셀프 테스트 어드레스 판정 회로 각각은,
    클럭 입력단은, 대응하는 셀프 테스트 어드레스 래치 신호를 수신하고, 입력단은, 검출하려고 하는 워드 라인 어드레스를 수신하는 제2 플립플롭 회로와,
    상기 제2 플립플롭 회로의 출력 신호 및 상기 검출하려고 하는 워드 라인 어드레스를 수신하고, 출력단의 출력 신호는, 상기 제2 논리 게이트에 피드백 되는 제6 논리 게이트를 갖추는 메모리 디바이스.
  8. 제7항에 있어서,
    상기 제2 플립플롭 회로는,
    상기 검출하려고 하는 워드 라인 어드레스 또는 상기 셀프 테스트 신호를 수신하고, 상기 대응하는 셀프 테스트 어드레스 래치 신호에 의해 제어되는 제2 전송 게이트와,
    상기 제2 전송 게이트에 의해, 상기 검출하려고 하는 워드 라인 어드레스 또는 상기 셀프 테스트 신호를 수신하고, 출력단은, 상기 제6 논리 게이트 또는 상기 제2 논리 게이트에 결합되는 플립플롭을 갖추는 메모리 디바이스.
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JP2003007092A (ja) * 2001-06-25 2003-01-10 Mitsubishi Electric Corp 半導体集積回路装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010092411A (ko) * 2000-03-21 2001-10-24 니시무로 타이죠 반도체 기억 장치 및 그 테스트 방법
JP2003007092A (ja) * 2001-06-25 2003-01-10 Mitsubishi Electric Corp 半導体集積回路装置

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