JPH05250894A

JPH05250894A - 半導体記憶装置

Info

Publication number: JPH05250894A
Application number: JP4049876A
Authority: JP
Inventors: Makoto Ihara; 誠伊原
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-03-06
Filing date: 1992-03-06
Publication date: 1993-09-28

Abstract

(57)【要約】【構成】冗長デコーダ３０を冗長行デコーダと冗長列
デコーダのいずれとして使用するかを設定する行列設定
回路１０を設けると共に、この行列設定回路１０の設定
に応じて、冗長デコーダ３０に行アドレス又は列アドレ
スのいずれか一方を入力するマルチプレクサ２０と、こ
の冗長デコーダ３０の出力を行デコーダ又は列デコーダ
のいずれか一方に送るデマルチプレクサ４０とを設け
た。【効果】不良行と不良列の発生数に偏りがある場合に
も、その総数が冗長デコーダ３０等の数より少なければ
救済が可能になり、半導体記憶装置の製造上の歩留りを
向上させることができるようになる。また、これにより
冗長行デコーダ１００と冗長列デコーダ２００とを別個
にそれぞれ余分に設ける必要がなくなるので、半導体チ
ップ上に不良アドレス検出回路が占める面積を縮小する
ことができるようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセルの欠陥に対
して冗長構成を採用した半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置は、近年ますます大容量
化され、膨大な数のメモリセルを有するようになって来
たため、いずれかのメモリセルに欠陥が発生する確率も
高くなっている。そこで、従来から、メモリセルアレイ
に冗長セルを設けておき、不良メモリセルのアドレスへ
のアクセスがあった場合に、これを対応する冗長セルへ
のアクセスに差し替えることにより、一部のメモリセル
の欠陥によって半導体記憶装置の製造上の歩留りが低下
するのを防止するようにしている。

【０００３】上記不良アドレスへのアクセスを検出する
ための従来の不良アドレス検出回路の構成を図２に示
す。

【０００４】この不良アドレス検出回路は、冗長行デコ
ーダ１００と冗長列デコーダ２００とによって構成され
ている。この冗長行デコーダ１００と冗長列デコーダ２
００には、それぞれアドレス確定信号が入力されるよう
になっている。このアドレス確定信号は、常時はＬレベ
ルであるが、内部的にアドレスが確定するとＨレベル
（アクティブ）に切り替わる信号である。なお、図で
は、冗長行デコーダ１００と冗長列デコーダ２００を１
つずつしか示していないが、通常は１つのメモリセルブ
ロックにそれぞれ複数ずつ設けられている。

【０００５】冗長行デコーダ１００には、６ビットの行
アドレスＡＸ₀〜ＡＸ₅がパラレルに入力されるようにな
っている。また、この冗長行デコーダ１００は、上記ア
ドレス確定信号がＨレベルの状態で冗長行活性化信号を
出力し、この冗長行活性化信号を図示しない行デコーダ
に送るようになっている。

【０００６】この冗長行デコーダ１００は、アドレス確
定信号がＬレベルの間は、ＰチャンネルＭＯＳ・ＦＥＴ
１０２がＯＮとなりＮチャンネルＭＯＳ・ＦＥＴ１０３
がＯＦＦとなるので、出力は常にＨレベルとなる。しか
し、アドレス確定信号がＨレベルに切り替わった場合に
は、ＰチャンネルＭＯＳ・ＦＥＴ１０２がＯＦＦとなり
ＮチャンネルＭＯＳ・ＦＥＴ１０３がＯＮとなる。する
と、入力される行アドレスＡＸ₀〜ＡＸ₅に応じて、Ｎチ
ャンネルＭＯＳ・ＦＥＴ１０４₀〜１０４₁₁の半数が必
ずＯＮとなり、ヒューズ１０１₀〜１０１₁₁を介して出
力線１０５がＬレベルとなるので、インバータ１０６，
１０７を介して出力される冗長行活性化信号が常にＬレ
ベルとなる。従って、この冗長行デコーダ１００は、ヒ
ューズ１０１₀〜１０１₁₁が全て接続されている場合に
は、アドレス確定信号がＨレベルの状態で出力される冗
長行活性化信号がＬレベル（非アクティブ）となる。

【０００７】上記ヒューズ１０１₀〜１０１₁₁は、ヒュ
ーズ１０１₀，１０１₁とヒューズ１０１₂，１０１₃とい
うように２本が１組となり、各組の２本がそれぞれ行ア
ドレスＡＸ₀〜ＡＸ₅の各ビットにおけるＨレベルとＬレ
ベルに対応している。従って、各組ごとにいずれか１本
のヒューズ１０１₀〜１０１₁₁を切断することにより、
不良の行アドレスを設定することができる。

【０００８】そこで、レーザトリマによって６個の例え
ばヒューズ１０１₁，１０１₃，１０１₅，１０１₇，１０
１₈，１０１₁₀を切断したとすると、これに対応する
（０，０，０，０，１，１）の行アドレスが設定された
ことになる。そして、この設定された行アドレスに一致
する行アドレスＡＸ₀〜ＡＸ₅が入力された場合には、Ｏ
ＮとなるＮチャンネルＭＯＳ・ＦＥＴ１０４₁，１０
４₃，１０４₅，１０４₇，１０４₈，１０４₁₀に接続する
全てのヒューズ１０１₁，１０１₃，１０１₅，１０１₇，
１０１₈，１０１₁₀が切断されているため、アドレス確
定信号がＨレベルに切り替わりＮチャンネルＭＯＳ・Ｆ
ＥＴ１０３がＯＮとなっても、出力線１０５のＨレベル
がＮチャンネルＭＯＳ・ＦＥＴ１０８によって保持され
るので、冗長行活性化信号がＨレベル（アクティブ）の
ままになる。

【０００９】また、この冗長行デコーダ１００に上記以
外の行アドレスＡＸ₀〜ＡＸ₅が入力された場合には、切
断されていないヒューズ１０１₀，１０１₂，１０１₄，
１０１₆，１０１₉，１０１₁₁に接続するＮチャンネルＭ
ＯＳ・ＦＥＴ１０４₀，１０４₂，１０４₄，１０４₆，１
０４₉，１０４₁₁のいずれかが必ずＯＮとなるので、冗
長行活性化信号はＬレベルとなる。

【００１０】この結果、冗長行デコーダ１００は、不良
の行アドレスが設定されると、アドレス確定信号がＨレ
ベルの状態で、この不良の行アドレスに一致する行アド
レスＡＸ₀〜ＡＸ₅が入力された場合にのみ、行デコーダ
に出力する冗長行活性化信号をＨレベル（アクティブ）
とする。そして、行デコーダでは、送られて来た冗長行
活性化信号がＬレベル（非アクティブ）の場合には、入
力された行アドレスＡＸ₀〜ＡＸ₅をそのままデコードし
てワード線を選択し、冗長行活性化信号がＨレベルにな
ると、入力された行アドレスＡＸ₀〜ＡＸ₅を無視してそ
の冗長行デコーダ１００に対応する冗長ワード線を選択
することになる。

【００１１】冗長列デコーダ２００には、６ビットの列
アドレスＡＹ₀〜ＡＹ₅がパラレルに入力されるようにな
っている。また、この冗長列デコーダ２００は、上記ア
ドレス確定信号がＨレベルの状態で冗長列活性化信号を
出力し、この冗長列活性化信号を図示しない列デコーダ
に送るようになっている。ただし、他の構成は上記冗長
行デコーダ１００と同様である。

【００１２】従って、この冗長列デコーダ２００は、例
えばレーザトリマによって６個のヒューズ２０１₁，２
０１₃，２０１₅，２０１₇，２０１₈，２０１₁₀を切断す
ると、これに対応する（０，０，０，０，１，１）の列
アドレスを不良の列アドレスとして設定することができ
る。そして、この設定された列アドレスに一致する列ア
ドレスＡＹ₀〜ＡＹ₅が入力された場合には、ＯＮとなる
ＮチャンネルＭＯＳ・ＦＥＴ２０４₁，２０４₃，２０４
₅，２０４₇，２０４₈，２０４₁₀に接続する全てのヒュ
ーズ２０１₁，２０１₃，２０１₅，２０１₇，２０１₈，
２０１₁₀が切断されているため、アドレス確定信号がＨ
レベルに切り替わりＰチャンネルＭＯＳ・ＦＥＴ２０２
がＯＦＦ，ＮチャンネルＭＯＳ・ＦＥＴ２０３がＯＮと
なっても、出力線２０５のＨレベルがＮチャンネルＭＯ
Ｓ・ＦＥＴ２０８によって保持されるので、インバータ
２０６，２０７を介して出力される冗長列活性化信号が
Ｈレベル（アクティブ）となる。

【００１３】この結果、冗長列デコーダ２００は、不良
の列アドレスが設定されると、アドレス確定信号がＨレ
ベルの状態で、この不良の列アドレスに一致する列アド
レスＡＹ₀〜ＡＹ₅が入力された場合にのみ、列デコーダ
に出力する冗長列活性化信号をＨレベル（アクティブ）
とする。そして、列デコーダでは、送られて来た冗長列
活性化信号がＬレベル（非アクティブ）の場合には、入
力された列アドレスＡＹ₀〜ＡＹ₅をそのままデコードし
てビット線を選択し、冗長列活性化信号がＨレベルにな
ると、入力された列アドレスＡＹ₀〜ＡＹ₅を無視してそ
の冗長列デコーダ２００に対応する冗長ビット線を選択
することになる。

【００１４】

【発明が解決しようとする課題】ところが、上記従来の
不良アドレス検出回路は、具備する冗長行デコーダ１０
０の数以上に不良行が発生した場合には行アドレスの設
定が不可能となり、また、具備する冗長列デコーダ２０
０の数以上に不良列が発生した場合にも列アドレスの設
定が不可能となる。しかしながら、不良行の発生数と不
良列の発生数には偏りがあるものであり、例えば不良行
の数は冗長行デコーダ１００の数よりも１つ多いが、不
良列の数は冗長列デコーダ２００の数よりも２つ少ない
というような場合に、冗長列デコーダ２００が余ってい
るにもかかわらず冗長行デコーダ１００の数が不足する
ためもはやこの不良を救済できなくなるという不都合が
生じる。

【００１５】このため、従来の半導体記憶装置では、不
良の行アドレスを検出する冗長行デコーダ１００と不良
の列アドレスを検出する冗長列デコーダ２００とを別個
に設けていたため、不良行と不良列の発生数に偏りがあ
る場合に、冗長行デコーダ１００又は冗長列デコーダ２
００のいずれか一方に未使用のものが存在するにもかか
わらず、半導体記憶装置を不良とせざるを得ないという
無駄が生じる問題があった。

【００１６】本発明は、上記事情に鑑み、冗長行デコー
ダと冗長列デコーダのいずれにも使用できる冗長デコー
ダを設けることにより、不良行の発生数と不良列の発生
数に偏りがある場合にも冗長構成を有効に活用すること
ができる半導体記憶装置を提供することを目的としてい
る。

【００１７】

【課題を解決するための手段】本発明の半導体記憶装置
は、冗長行活性化信号がアクティブになった場合に、入
力された行アドレスに代えて冗長ワード線を選択する行
デコーダと、冗長列活性化信号がアクティブになった場
合に、入力された列アドレスに代えて冗長ビット線を選
択する列デコーダとを備えた半導体記憶装置において、
特定のアドレスが設定可能であり、入力されたアドレス
が設定されたアドレスと一致した場合に冗長活性化信号
をアクティブにする冗長デコーダと、冗長デコーダを冗
長行デコーダと冗長列デコーダのいずれとして使用する
かを設定する行列設定手段と、行列設定手段の設定に応
じて、行アドレス又は列アドレスのいずれか一方を切り
換えて冗長デコーダに入力するマルチプレクサと、行列
設定手段の設定に応じて、冗長デコーダが出力する冗長
活性化信号を冗長行活性化信号として行デコーダに送る
か又は冗長列活性化信号として列デコーダに送るかを切
り換えるデマルチプレクサとを備えており、そのことに
より上記目的が達成される。

【００１８】

【作用】半導体記憶装置は、上記冗長デコーダと行列設
定手段とマルチプレクサとデマルチプレクサとを通常は
複数組備えている。

【００１９】不良行が発見された場合には、行列設定手
段に冗長行デコーダとして使用する設定を行うと共に、
その組の冗長デコーダにこの不良行の行アドレスを設定
する。すると、この冗長デコーダにはマルチプレクサを
介して行アドレスが入力されるようになり、入力された
行アドレスと設定された行アドレスが一致すると、出力
する冗長活性化信号をアクティブとする。そして、この
冗長デコーダからのアクティブな冗長活性化信号は、デ
マルチプレクサを介してアクティブな冗長行活性化信号
として行デコーダに送られることになる。行デコーダで
は、この冗長行活性化信号がアクティブになった場合
に、入力された行アドレスに代えて冗長ワード線を選択
する。

【００２０】また、不良列が発見された場合には、行列
設定手段に冗長列デコーダとして使用する設定を行うと
共に、その組の冗長デコーダにこの不良列の列アドレス
を設定する。すると、この冗長デコーダにはマルチプレ
クサを介して列アドレスが入力されるようになり、入力
された列アドレスと設定された列アドレスが一致する
と、出力する冗長活性化信号をアクティブとする。そし
て、この冗長デコーダからのアクティブな冗長活性化信
号は、デマルチプレクサを介してアクティブな冗長列活
性化信号として列デコーダに送られることになる。列デ
コーダでは、この冗長列活性化信号がアクティブになっ
た場合に、入力された列アドレスに代えて冗長ビット線
を選択する。

【００２１】この結果、本発明の半導体記憶装置によれ
ば、冗長デコーダが行列設定手段の設定により冗長行デ
コーダと冗長列デコーダのいずれにも使用することがで
きるので、不良行と不良列の発生数に偏りがある場合に
も、その総数が冗長デコーダの数より少なければ救済が
可能となる。

【００２２】

【実施例】本発明を実施例について、図面を参照しなが
ら詳述する。

【００２３】図１は本発明の一実施例を示すものであっ
て、不良アドレス検出回路のブロック図である。なお、
図では１つの行アドレス又は列アドレスを設定して救済
するための１組の不良アドレス検出回路のみを示してい
るが、実際の半導体記憶装置にはこの不良アドレス検出
回路が複数組備えられている。

【００２４】本実施例の不良アドレス検出回路は、行列
設定回路１０とマルチプレクサ２０と冗長デコーダ３０
とデマルチプレクサ４０とで構成されている。

【００２５】行列設定回路１０は、チップイネーブル信
号をＰチャンネルＭＯＳ・ＦＥＴ１１とＮチャンネルＭ
ＯＳ・ＦＥＴ１２のゲートにそれぞれ入力するようにな
っている。このＰチャンネルＭＯＳ・ＦＥＴ１１とＮチ
ャンネルＭＯＳ・ＦＥＴ１２は、ヒューズ１３を介して
電源接地間に直列に接続されたインバータ回路を構成し
ている。そして、このＰチャンネルＭＯＳ・ＦＥＴ１１
とヒューズ１３との間のノードが２個のインバータ回路
１４，１５からなるフリップフロップ回路を介して行列
設定回路１０の出力となる。従って、この行列設定回路
１０は、ヒューズ１３が接続されたままの場合には、実
施例の半導体記憶装置が選択されチップイネーブル信号
がＨレベル（アクティブ）となったときにＨレベルを出
力することになる。また、レーザトリマ等によってこの
ヒューズ１３が切断されている場合には、チップイネー
ブル信号がＬレベルの状態のときに２個のインバータ回
路１４，１５が記憶したＬレベルが常時出力される。こ
の行列設定回路１０の出力は、それぞれ上記マルチプレ
クサ２０とデマルチプレクサ４０の制御入力に送られる
ようになっている。

【００２６】マルチプレクサ２０は、１個のインバータ
回路２１と多数のＣＭＯＳ・ＦＥＴ２２によって構成さ
れ、制御入力に応じて２種類の入力のいずれかを切り換
えて出力する回路である。そして、このマルチプレクサ
２０には、６ビットずつの行アドレスＡＸ₀〜ＡＸ₅と列
アドレスＡＹ₀〜ＡＹ₅が入力され、行列設定回路１０か
らの制御入力がＬレベルの場合には、６ビットの行アド
レスＡＸ₀〜ＡＸ₅を出力し、行列設定回路１０からの制
御入力がＨレベルの場合には、６ビットの列アドレスＡ
Ｙ₀〜ＡＹ₅を出力するようになっている。このマルチプ
レクサ２０が出力する６ビットのアドレスは、上記冗長
デコーダ３０にパラレルに送られるようになっている。

【００２７】冗長デコーダ３０には、アドレス確定信号
が入力されるようになっている。また、この冗長デコー
ダ３０は、アドレス確定信号がＨレベルの状態で冗長活
性化信号を出力し、この冗長活性化信号をデマルチプレ
クサ４０に送るようになっている。ただし、他の構成は
前記図２に示した従来例における冗長行デコーダ１００
や冗長列デコーダ２００と同様である。

【００２８】従って、この冗長デコーダ３０は、例えば
レーザトリマによって６個のヒューズ３１₁，３１₃，３
１₅，３１₇，３１₈，３１₁₀を切断すると、これに対応
する（０，０，０，０，１，１）のアドレスを不良アド
レスとして設定することができる。そして、マルチプレ
クサ２０から送られて来たアドレスがこの設定されたア
ドレスに一致した場合には、ＯＮとなるＮチャンネルＭ
ＯＳ・ＦＥＴ３４₁，３４₃，３４₅，３４₇，３４₈，３
４₁₀に接続する全てのヒューズ３１₁，３１₃，３１₅，
３１₇，３１₈，３１₁₀が切断されているため、アドレス
確定信号がＨレベルに切り替わりＰチャンネルＭＯＳ・
ＦＥＴ３２がＯＦＦ，ＮチャンネルＭＯＳ・ＦＥＴ３３
がＯＮとなっても、出力線３５のＨレベルがＮチャンネ
ルＭＯＳ・ＦＥＴ３８によって保持されるので、インバ
ータ３６を介して出力される冗長活性化信号がＬレベル
（アクティブ）となる。

【００２９】デマルチプレクサ４０は、上記冗長デコー
ダ３０から出力された冗長活性化信号を上記行列設定回
路１０の出力に応じて２個のＮＯＲ回路４１，４２によ
り２方に切り換えて振り分ける回路である。即ち、行列
設定回路１０の出力がＬレベルの場合には、冗長デコー
ダ３０からの冗長活性化信号をＮＯＲ回路４１を介し冗
長行活性化信号として図示しない行デコーダに送り、行
列設定回路１０の出力がＨレベルの場合には、この冗長
活性化信号をＮＯＲ回路４２を介し冗長列活性化信号と
して図示しない列デコーダに送ることになる。

【００３０】上記構成の不良アドレス検出回路の動作を
説明する。

【００３１】製造した半導体記憶装置に不良行が発見さ
れた場合には、レーザトリマによって、行列設定回路１
０のヒューズ１３を切断することにより冗長行デコーダ
として使用する設定を行うと共に、冗長デコーダ３０の
ヒューズ３１₁〜３１₁₁を適宜切断することにより、こ
の不良行の行アドレスを設定する。

【００３２】すると、行列設定回路１０の出力は常にＬ
レベルとなるので、冗長デコーダ３０には、マルチプレ
クサ２０を介して行アドレスＡＸ₀〜ＡＸ₅が入力され
る。冗長デコーダ３０は、アドレス確定信号がＨレベル
となった場合に、入力された行アドレスＡＸ₀〜ＡＸ₅と
設定された行アドレスとを比較し、これらが一致したと
きにのみ冗長活性化信号をＬレベル（アクティブ）とす
る。

【００３３】また、行列設定回路１０の出力がＬレベル
の場合には、デマルチプレクサ４０が冗長デコーダ３０
からの冗長活性化信号を冗長行活性化信号として行アド
レスに送るようになっている。従って、冗長デコーダ３
０からの冗長活性化信号がＬレベルになると、ＮＯＲ回
路４１からの冗長行活性化信号がＨレベル（アクティ
ブ）となって行デコーダに送られる。なお、この場合、
アドレス確定信号がＨレベルの状態では、デマルチプレ
クサ４０におけるＮＯＲ回路４２からの冗長列活性化信
号は常にＬレベル（非アクティブ）となる。

【００３４】従って、行列設定回路１０のヒューズ１３
が切断されている場合には、入力された行アドレスＡＸ
₀〜ＡＸ₅が冗長デコーダ３０に設定された行アドレスに
一致した場合にのみ冗長行活性化信号がＨレベルとな
り、行デコーダが対応する冗長ワード線を選択すること
になる。

【００３５】また、製造した半導体記憶装置に不良列が
発見された場合には、行列設定回路１０のヒューズ１３
を接続したままの状態とすることにより冗長列デコーダ
として使用する設定を行うと共に、レーザトリマによっ
て冗長デコーダ３０のヒューズ３１₁〜３１₁₁を適宜切
断することにより、この不良列の列アドレスを設定す
る。

【００３６】すると、行列設定回路１０の出力はチップ
イネーブル信号がＨレベルとなったときにＨレベルとな
るので、冗長デコーダ３０には、マルチプレクサ２０を
介して列アドレスＡＹ₀〜ＡＹ₅が入力される。冗長デコ
ーダ３０は、アドレス確定信号がＨレベルとなった場合
に、入力された列アドレスＡＹ₀〜ＡＹ₅と設定された列
アドレスとを比較し、これらが一致したときにのみ冗長
活性化信号をＬレベル（アクティブ）とする。

【００３７】また、行列設定回路１０の出力がＨレベル
の場合には、デマルチプレクサ４０が冗長デコーダ３０
からの冗長活性化信号を冗長列活性化信号として列アド
レスに送るようになっている。従って、冗長デコーダ３
０からの冗長活性化信号がＬレベルになると、ＮＯＲ回
路４２からの冗長列活性化信号がＨレベル（アクティ
ブ）となって列デコーダに送られる。なお、この場合、
アドレス確定信号がＨレベルの状態では、デマルチプレ
クサ４０におけるＮＯＲ回路４１からの冗長行活性化信
号は常にＬレベル（非アクティブ）となる。

【００３８】従って、行列設定回路１０のヒューズ１３
が接続されたままの場合には、入力された列アドレスＡ
Ｙ₀〜ＡＹ₅が冗長デコーダ３０に設定された列アドレス
に一致した場合にのみ冗長列活性化信号がＨレベルとな
り、列デコーダが冗長ビット線を選択することになる。

【００３９】この結果、本実施例の半導体記憶装置によ
れば、不良アドレス検出回路における冗長デコーダ３０
が行列設定回路１０の設定により冗長行デコーダと冗長
列デコーダのいずれにも使用することができるので、不
良行と不良列の発生数に偏りがある場合にも、その総数
が不良アドレス検出回路の組数より少なければ救済が可
能となる。

【００４０】

【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、冗長デコーダを冗長行デコ
ーダと冗長列デコーダのいずれにも使用することができ
るので、不良行と不良列の発生数に偏りがある場合に
も、その総数が冗長デコーダの数より少なければ救済が
可能になり、半導体記憶装置の製造上の歩留りを向上さ
せることができるようになる。また、これにより冗長行
デコーダと冗長列デコーダとを別個にそれぞれ余分に設
ける必要がなくなるので、半導体チップ上に不良アドレ
ス検出回路が占める面積を縮小することができるように
なる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すものであって、不良ア
ドレス検出回路のブロック図である。

【図２】従来例を示すものであって、不良アドレス検出
回路のブロック図である。

【符号の説明】

１０行列設定回路２０マルチプレクサ３０冗長デコーダ４０デマルチプレクサ

Claims

【特許請求の範囲】

【請求項１】冗長行活性化信号がアクティブになった
場合に、入力された行アドレスに代えて冗長ワード線を
選択する行デコーダと、冗長列活性化信号がアクティブ
になった場合に、入力された列アドレスに代えて冗長ビ
ット線を選択する列デコーダとを備えた半導体記憶装置
において、特定のアドレスが設定可能であり、入力されたアドレス
が設定されたアドレスと一致した場合に冗長活性化信号
をアクティブにする冗長デコーダと、冗長デコーダを冗長行デコーダと冗長列デコーダのいず
れとして使用するかを設定する行列設定手段と、行列設定手段の設定に応じて、行アドレス又は列アドレ
スのいずれか一方を切り換えて冗長デコーダに入力する
マルチプレクサと、行列設定手段の設定に応じて、冗長デコーダが出力する
冗長活性化信号を冗長行活性化信号として行デコーダに
送るか又は冗長列活性化信号として列デコーダに送るか
を切り換えるデマルチプレクサとを備えたことを特徴と
する半導体記憶装置。