JPH04123398A - 複合半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ装置に係り、特に大容量かつ低
速度の半導体メモリ装置に関する。

〔従来の技術〕

従来、半導体メモリ装置においては、余分にメモリセル
を用意しておき、不良ビットを良ビットに置き換えるこ
とにより、いわゆる欠陥救済が行なわれている。第２図
は、アイ・ニス・ニス・シー・シー・ダイジェスト・オ
ブ・テクニカル・ペーパーズ、１９８１年刊、第８０頁
から第８１頁（ＩＳＳＣＣＤＩＧＥＳＴ　ＯＦ　ＴＥＣ
ＨＮＩＣＡＬ　ＰＡＰＥＲ５，Ｆｅｂ、。

１９８１）、ｐｐ、８Ｏ−８１）に記載されている従来
技術の例である。上記従来技術においては、メモリアレ
イの行選択を切り替えることにより、欠陥救済を行なっ
ている。即ち、行選択に必要なすべてのアドレスの出力
線をプログラム素子に接続し、不良行を選択するアドレ
スが入力された場合には、あらかじめプログラム素子に
プログラムしておくことにより、不良行を選択せず、予
備行を選択し、欠陥救済がなされる。

〔発明が解決しようとする課題〕

上記従来技術の問題点は、１つの不良行を予備行に置き
換えるために、行選択用アドレス出力線すべてにプログ
ラム素子を接続する必要があることで、半導体メモリ装
置に多数の不良メモリが存在する場合、これらを予備の
良メモリに置き換えるためには、きわめて多数のプログ
ラム素子が必要となる。したがって、例えば、プログラ
ム素子として広く一般に用いられている、レーザ光によ
るポリシリコンヒユーズの切断を利用した場合、多数の
不良メモリの欠陥救済を行なうためには。

多数のプログラム素子を搭載するための面積が大きくな
り、とうてい望ましいチップサイズで所望の半導体メモ
リ装置が実現できない。本発明の解決しようとするｍｕ
は、不良ビットを有する半導体メモリ装置を用いる場合
に、上記プログラム素子の数を大幅に減らすことである
。

〔課題を解決するための手段〕

上記目的は９本発明を下記のように構成することにより
達成される。不良ビットを有する半導体メモリ装置にお
いて、一定数のビットグループ単位に順次番地を割付け
る。これら一定数のビットグループには同時に書込みあ
るいは読みだしがなされる場合もあるし、またなされな
くてもよい。

次に、あらかじめ上記不良ビットを有する半導体メモリ
装置を試験することにより、各番地のビットグループが
良であるか不良であるかの判定を、２値情報として１個
のプログラム素子に記憶させておく。上記不良ビットを
有する半導体メモリ装置を使用する時には、最初に設定
される初期番地から順次プログラム素子の判定により、
不良ビットグループはとばして、良ビットグループのみ
に書込み読みだしを行なうことができる。このとき、プ
ログラム素子の数は、不良ビットグループの数にかかわ
らず一定であり、不良ビットグループの多数存在する半
導体メモリ装置を利用する場合に、特に有効である。

〔作用〕

一定数のビットからなるビットグループが良あるいは不
良の判定を２値情報としてプログラム素子に記憶させる
ので、不良ビット数あるいは不良ビットグループの数に
かかわらず、プログラム素子の数は一定であり、任意の
不良ビット数を有する半導体メモリ装置に対して適用可
能である。不良ビットグループをとばして半導体メモリ
装置に書き込みあるいは読出しを行うので、書き込み読
出しのサイクル時間が使用する半導体メモリ装置よりも
十分遅くてもよいアプリケーションにきわめて有効であ
る。

〔実施例〕

以下、本発明の第１の実施例を第１図（ａ）（ｂ）によ
り説明する。第１図（ａ）（ｂ）において、１は第１の
半導体メモリ装置であり、本複合半導体メモリ装置に入
力する情報を２値情報として書き込むことができ、また
記憶された２値情報を読みだすことができる。第１の半
導体メモリ装置は、２値情報を書き込み読みたしができ
る半導体メモリ装置であればよい。２は第２のメモリ装
置であり、第１の半導体メモリ装置の記憶単位あるいは
特定数（たとえば８あるいは１６あるいは３２あるいは
６４等）の記憶単位からなる記憶単位グループに正常に
書き込み読みたしができる（良）か、あるいはできない
（不良）かの判定を２値情報として記憶させるためのも
のである。良あるいは不良の判定情報は、最小記憶単位
に２値情報として記憶させることができるので、第２の
メモリ装置のメモリ容量はきわめて小さくてすむ。第２
のメモリ装置としては、ランダムにあるいは連続して書
き込み読みたしができる半導体メモリ装置あるいは読み
だし専用メモリあるいは不揮発性メモリあるいは一般に
半導体メモリ装置の欠陥救済に使用されるプログラム素
子を用いることができる。第１の半導体メモリ装置のそ
れぞれの記憶単位あるいは特定数の記憶単位からなる記
憶単位グループが良か不良かの判定情報は、これら第１
の半導体メモリ装置における記憶単位あるいは特定数の
記憶単位からなる記憶単位グループの番地と同一番地あ
るいは１対１に対応する第２のメモリ装置の番地に記憶
させる。第１図（ａ）では、上記同一番地が第１の半導
体メモリ装置および第２のメモリ装置に入力され、第１
図（ｂ）においては第１の半導体メモリ装置に入力され
る番地が番地変換部において入力番地と１対１に対応す
る第２のメモリ装置への入力番地に変換される。３は番
地入力部であり、ここから書き込みたいあるいは読みだ
したい第１の半導体メモリ装置の記憶単位あるいは特定
数の記憶単位からなる記憶単位グループの番地が入力さ
れる。Ｓｌはスイッチであり、入力された番地にしたが
って第２のメモリ装置から読みだされる判定情報が良で
あればスイッチＳ１を導通させ、上記入力番地が第１の
半導体メモリ装置に入力され、第１の半導体メモリ装置
の入力番地に対応する記憶単位あるいは特定数の記憶単
位からなる記憶単位グループに書き込みあるいは読みだ
しなされる。第２のメモリ装置から読みだされる判定情
報が不良であればスイッチＳ１を導通させず、したがっ
て上記入力番地が第１の半導体メモリ装置に入力されず
、第１の半導体メモリ装置の入力番地に対応する記憶単
位あるいは特定数の記憶単位からなる記憶単位グループ
に書き込みあるいは読みだしはなされない。このように
、第１の実施例によれば、きわめて小さなメモリ容量の
第２のメモリ装置を設けることにより、不良となる記憶
単位あるいは特定数の記憶単位からなる記憶単位グルー
プの多少にかかわらず、第１の半導体メモリ装置の良と
判定される記憶単位あるいは特定数の記憶単位からなる
記憶単位グループのみに対して書き込み読みだしのでき
る半導体メモリ装置として利用することができる。

第２図（ａ）（ｂ）に、本発明の第２の実施例を示す。

これら実施例は、第１図（ａＯｂ）に判定情報書換え部
９３を追加したもので、判定情報書換え部９３により、
経時変化により不良記憶単位あるいは不良記憶単位グル
ープが増加した場合に、第２のメモリ装置に記憶されて
いる良不良判定情報を書き替えることができる。

次に、本発明の第３の実施例を第４図により説明する。

第４図において、１はに個の半導体メモリ装置１１から
なる第１の半導体メモリ装置であり、本複合半導体メモ
リ装置に入力する情報を２値情報として書き込むことが
でき、また記憶された２値情報を読みだすことができる
。２は第２のメモリ装置であり、第１の半導体メモリ装
置の記憶単位あるいは特定数の記憶単位からなる記憶単
位グループに正常に書き込み読みたしができる（良）か
、あるいはできない（不良）かの判定を２値情報として
記憶する１本実施例においては、良の判定に１を、不良
の判定に０を記憶させている。Ｓｌはスイッチであり、
第２のメモリ装置から読みだされる判定情報が１の場合
スイッチＳ１は導通、０の場合８１は非導通となるよう
設定されている。４はインバータ回路で、第２のメモリ
装置から読みだされる判定情報が入力される。

９１は、カウンターから出力される番地に変化が生じた
場合にクロックパルスを発生する回路部であり、−例え
ば第５図の回路構成にて実現することができる。第５図
において、９５はＰチャネルＭＯＳトランジスター９６
はＮチャネルＭＯＳトランジスターである。９２は遅延
回路であり、９１から出力されるクロックパルスを所定
の時間遅延させてクロックパルスＣＬ２を出力する。５
はＡＮＤ論理素子であり、インバータ４の出力および遅
延回路９２から出力されるクロックパルスが入力される
。６はＯＲ論理素子であり、ＡＮＤ論理素子５の出力お
よび本複合半導体メモリ装置を利用する機器のシステム
クロックに相当するクロックパルスＣＬＩが入力される
。７はカウンターであり、起動時に初期番地に設定され
た後。

ＯＲ論理素子６の１出力により、カウンターの内容が更
新される。第２の実施例は、クロックパルスＣＬＩの周
期がクロックパルスＣＬ２の周期より十分長い場合であ
る。以下、本実施例の動作を第４図により説明する。番
地情報がカウンター７から出力され第２のメモリ装置に
入力されると、良不良判定情報が第２のメモリ装置から
出力される。判定情報が１　（良）の場合には、スイッ
チＳ１が導通し上記番地情報が第１の半導体メモリ装置
に入力され、上記番地情報に対応する第１の半導体メモ
リ装置の記憶単位あるいは特定数の記憶単位からなる記
憶単位グループに書き込みあるいは読みだしがなされる
。このとき、インバータ４の出力はＯであり、クロック
パルスＣＬ２にかかわらずＡＮＤ論理素子５の出力はＯ
となり、したがって次のクロックパルスＣＬＩが入力さ
れるまではＯＲ論理素子６の出力はＯであり、カウンタ
ー内容は更新されない。判定情報がＯ（不良）の場合に
は、スイッチＳ１は非導通となり、第１の半導体メモリ
装置には書き込みあるいは読みだしがなされす、インバ
ータ４の出力が１となり、クロックパルスＣＬ２が入力
することによりＡＮＤ論理素子５の出力は１となり、し
たがってクロックパルスＣＬ１にかかわらずＯＲ論理素
子６の出力が１となり、カウンター内容が更新される。

続いて、更新された番地がカウンターから出力されて第
２のメモリ装置に入力され、出力される良不良の判定情
報にしたがって上記と同様の動作がなされる。このよう
にして、最初に設定された番地から、順次良と判定され
る第１の半導体メモリ装置の記憶単位あるいは特定数の
記憶単位からなる記憶単位グループにのみ書き込みある
いは読みだしがなされる。すなわち、第１の半導体メモ
リ装置において不良と判定される第１の半導体メモリ装
置の記憶単位あるいは特定数の記憶単位からなる記憶単
位グループの数にかかわらず、それら記憶単位あるいは
特定数の記憶単位からなる記憶単位グループをとばして
、良と判定される記憶単位あるいは特定数の記憶単位か
らなる記憶単位グループにのみに書き込み読みたしがで
きる。

第６図は、第３の実施例において特に同一番地により同
時に書き込み読みだしがなされる記憶単位グループがＭ
個の記憶単位（Ｍビット）からなる第４の実施例につい
て示したもので、その動作については既に説明した第３
の実施例（第４図）と同様である。第６図において、１
２はＭ個の記憶単位（Ｍビット）からなる記憶単位グル
ープ、１３は上記Ｍ個の記憶単位（Ｍビット）からなる
記憶単位グループ内の存在する書き込みあるいは読みた
しが正常にされない不良記憶単位、１４は第１の半導体
メモリ装置内のすべての上記記憶単位グループに対して
順次つけられた番地。２１は第２のメモリ装置内のすべ
ての記憶単位に対して順次つけられた番地であり、上記
第１の半導体メモリ装置内のすべての上記記憶単位グル
ープに対してつけられた番地と同数設けられる。２２は
第２のメモリ装置の各記憶単位に記憶される判定情報で
あり、１あるいは０の２値情報からなる。本実施例では
、第１の半導体メモリ装置内の１番地の記憶単位グルー
プには不良記憶単位が含まれず、第２のメモリ装置内の
１番地の記憶単位にはあらかじめ良判定情報１が書き込
まれている。第１の半導体メモリ装置内の２番地の記憶
単位グループには不良記憶単位が含まれるので、第２の
メモリ装置内の２番地の記憶単位にはあらかじめ不良判
定情報Ｏが書き込まれる。このように、一般に第１の半
導体メモリ装置内のｈ番地の記憶単位グループに不良記
憶単位が含まれない場合には第２のメモリ装置内のｈ番
地の記憶単位に良判定情報１があらかじめ書き込まれ、
不良記憶単位が含まれる場合には第２のメモリ装置内の
ｈ番地の記憶単位に不良判定情報Ｏがあらかじめ書き込
まれる。

このような状態で、既に第３の実施例（第４図）で説明
したような動作がなされ、不良を含まない記憶単位グル
ープだけに順次書き込みあるいは読みだしがなされる。

第７図に第５の実施例を示す。第５の実施例では、第１
の半導体メモリ装置内のＭ個の記憶単位からなる記憶単
位グループのうち特定のｉ個については正常に書き込み
あるいは読みだしのできない不良記憶単位の存在にかか
わらず当該記憶単位グループを良とする。このような方
式は、例えば次のような応用の場合に有効である。すな
わち、アナログ情報をＡ／Ｄ変換してディジタル情報と
して第１の半導体メモリ装置に記憶する場合、小さい量
子化電圧に対応する（最下位ビット側の）一部特定数の
記憶単位については正常な書き込み読みたしが行なわれ
なくとも、当該記憶単位グループから記憶情報を出力後
、これらディジタル情報をＤ／Ａ変換した場合に得られ
るアナログ情報に生じる誤差は小さくてすむ。したがっ
て、要求されるアナログ情報の精度に応じて、最下位ビ
ット側の一部特定数の記憶単位については正常な書き込
み読みたしが行なわれなくとも、当該記憶単位グループ
を良と判定することが可能である。第７図においては、
第１の半導体メモリ装置における２番地の記憶単位グル
ープ内の不良記憶単位が左側ｉビット内にあるので、上
記２番地の記憶単位グループを良と判定する。したがっ
て、１番地、２番地の記憶単位グループは良、３番地の
記憶単位グループは不良、４番地の記憶単位グループは
良、５番地、６番地の記憶単位グループは不良であり、
第２のメモリ装置の同一番地に良の場合は１）不良の場
合はＯが書き込まれている。これ以外の本実施例の動作
は既に述べたとうりである。

第８図は本発明の第６の実施例である。第６の実施例に
おいては、第２のメモリ装置に、第１の半導体メモリ装
置内の当該番地の記憶単位グループが良あるいは不良の
判定情・報に加えて当該番地の記憶単位グループが不良
の場合には当該番地から不良記憶単位グループが連続す
る数（スキップ情報値）をあらかじめ記憶させておく。

以下、本実施例の動作を第８図を用いて説明する。７は
レジスターであり、初期番地設定用スイッチＳｏにより
初期番地がレジスターに格納され、レジスターに格納さ
れた番地により第２のメモリ装置の良不良判定情報およ
びスキップ情報値が読みだされる。判定が良の場合には
判定情報は１であり、スキップ情報値は常にＯである。

したがって、スイッチＳ１が導通し、第１の半導体メモ
リ装置内の当該番地の記憶単位グループに書き込みある
いは読みたしが行なわれ、また、加算器により現番地に
１が加算された値が、クロックパルスＣＬＩによりスイ
ッチＳ２が導通され次のレジスター内容として格納され
る。判定が不良の場合には、判定情報Ｏおよびスキップ
情報値として不良記憶単位グループが連続する数が第２
のメモリ装置より出力される。したがって、スイッチＳ
１は導通されず、第１の半導体メモリ装置内の当該番地
の記憶単位グループには書き込みあるいは読みだしは行
なわれず、加算器により現番地にスキップ情報値が加算
された値が、クロックパルスＣＬ２によりスイッチＳ２
が導通することにより次のレジスター内容として格納さ
れる。引き続きレジスターに新たに格納された番地によ
り、第２のメモリ装置の良不良判定情報およびスキップ
情報値が読みだされ、良判定の場合はスイッチＳ１が導
通して第１の半導体メモリ装置内の当該番地の記憶単位
グループに書き込みあるいは読みたしが行なわれ、不良
判定の場合にはスイッチＳ１は導通されず、第１の半導
体メモリ装置内の当該番地の記憶単位グループには書き
込みあるいは読みだしは行なわれず、加算器によりレジ
スターに格納されている番地に新たなスキップ情報値が
加算された値が、クロックパルスＣＬ２によりスイッチ
Ｓ２が導通することにより、再び次のレジスター内容と
して格納される。このようにして、不良記憶単位グルー
プが多数連続する場合には、不良判定情報および連続す
る不良記憶単位グループの数−（スキップ情報値）によ
り正常に書き込み読みだしのできない不良記憶単位グル
ープを少ない時間でとばすことができる。したがって、
クロックパルスＣＬＩの周期とクロックパルスＣＬ２の
周期の差を小さくすることができ、本発明による複合半
導体メモリをさらに高速の周期で用いることができる。

第９図（ａ）は本発明の第７の実施例であり、第９図（
ｂ）（ｃ）は本実施例の動作に必要なタロツクパルスＣ
Ｌ○、／ＣＬＯ，ＣＬＩの波形を示したものである。第
９（ａ）図の実施例では１本発明による複合半導体メモ
リ装置を音声の録音に用いた場合に、音声の再生時に生
じる頭切れの防止が可能となる。以下第９図（ａ）（ｂ
）（ｃ）により動作を説明する。読みだしを開始したい
番地を初期番地設定スイッチＳＯを導通させることによ
りカウンターに格納し、読みだしの開始信号によりクロ
ックパルスＣＬＯが低電位にされ（／ＣＬＯが高電位に
され）、スイッチＳ３が導通される。このとき、スイッ
チＳ４は非導通状態である。カウンター７から出力され
る番地により第２の体メモリ装置から良不良判定情報が
出力され、カウンター８に入力される。カウンター８で
は良判定情報１をカウントし、所定数Ｎｏに達するまで
出力端子９に１を出力する。３２は可減算カウンターで
あり、９の出力が１である間クロックパルスＣＬ２が高
電位となるたびにＡＮＤ論理回路素子５の出力が１とな
り、カウンター内容が１ずつ減少する。

所定数ＮＯは、頭切れが生じない記憶単位グループの数
により決められる。上記手順により、カウンター内容は
設定された初期番地より頭切れが生じない記憶単位グル
ープの良と判定される数だけ後戻りした番地に設定され
る。この後、クロックパルスＣＬＯが高電位にされ、即
ちクロックパルス／ＣＬＯが低電位にされ、スイッチＳ
３は非導通となり、スイッチＳ４が導通となる。したが
って、カウンター３２に格納されている番地により第２
のメモリ装置の良不良判定情報が読みだされ、既に第１
〜第６の実施例にて説明したのと同様の手順により第１
の半導体メモリ装置に書き込み読みたしが行なわれる。

第１０図に本発明の第８の実施例を示す。半導体メモリ
装置においては、第１０図の１３に示すように、記憶単
位グループ内の特定の記憶単位が連続して不良になる（
いわゆるビット線不良あるいはワード線不良）ことがし
ばしば生じる。このとき第１の半導体メモリ装置内の同
一半導体メモリ装置の記憶単位グループに順次番地を定
めると。

不良となる記憶単位グループの連続数がきわめて大きく
なり、例えば第４の実施例（第６図）であれば、不良記
憶単位グループをスキップするための時間が多大となり
（即ち、必要となるクロックパルスＣＬ２の数がきわめ
て多大となり）必要なりロックパルスＣＬＩの周期内に
良と判定される記憶単位グループに書き込み読出しがで
きなくなる可能性が大きくなる。このような不都合を回
避するためには、第１０図に示すように、記憶単位グル
ープへの番地付けを異なる半導体メモリ装置を順次選択
することにより行えば良い。即ち、半導体メモリ装置（
１）の第１の記憶単位グループに１番地、半導体メモリ
装置（２）の第１の記憶単位グループに２番地、・・・
・・・、半導体メモリ装置（Ｋ）の第１の記憶単位グル
ープにに番地、半導体メモリ装置（１）の第２の記憶単
位グループにに＋１番地、半導体メモリ装置（２）の第
２の記憶単位グループにに＋２２番地いうように番地付
けを行えば、連続して不良となる記憶単位グループ数は
小さくなり、上述のような不具合は生じなくなる。

上で述べた不良となる記憶単位グループの連続数を大き
くしないための他の実施例を第１１図に示す。第１１図
は第１の半導体メモリ装置を詳細に示したものである。

通常、半導体メモリ装置は複数のメモリアレイブロック
から構成されている。

第１１図において、第１の半導体メモリ装置内の半導体
メモリ装置（１）（２）・・・・・・（Ｋ）は、それぞ
れ２個のメモリアレイブロック［１］、［２］、［３］
。

・・・・＋　［ｐ］から構成されている。第１１図１３
に示すように、記憶単位グループ内の特定の記憶単位が
連続して不良になるのは、同一メモリアレイブロック内
で生じ、他のメモリアレイブロックで同じ位置の記憶単
位グループについて特定の記憶単位が連続して不良にな
る確率は小さく、さらにすべてのメモリアレイブロック
において同じ位置の記憶単位グループについて特定の記
憶単位が連続して不良になることはきわめてまれである
。したがって、第１０図に示すように、記憶単位グルー
プへの番地付けを異なるメモリアレイブロックを順次選
択することにより行えば良い。即ち、メモリアレイブロ
ック［１コの第１の記憶単位グループに１番地、メモリ
アレイブロック［２］の第１の記憶単位グループに２番
地、メモリアレイブロック［３コの第１の記憶単位グル
ープに３番地、・・・・・メモリアレイブロック［ｐ］
の第１の記憶単位グループにｐ番地、メモリアレイブロ
ック［１］の第２の記憶単位グループにｐ＋１番地、半
導体メモリ装置メモリアレイブロック［２コの第２の記
憶単位グループにｐ＋２番地というように順次番地付け
を行えば、連続して不良となる記憶単位グループ数は小
さくなり、上述のような不具合は生じなくなる。

以上述べてきた実施例では、第２のメモリ装置から良不
良判定情報を記憶する最小記憶単位即ち１ビツトのみ読
みだされることを仮定して述べてきたが、半導体メモリ
装置には複数ビット（例えば、２あるいは４あるいは８
あるいは９あるいは１６等）同時に書き込み読出しされ
るものがある。

第１２図は、ｒビット同時に書き込み読出しされる半導
体メモリ装置を第２のメモリ装置として用いた場合の本
発明の他の実施例である。第１の半導体メモリ装置に入
力される番地を、同時に読出しされるｒビットから１ビ
ツトあるいは特定数の複数ビットを選択するための低次
番地と、第２のメモリ装置からｒビットの情報を読みだ
すための高次番地とに分ける。高次番地により同時に読
出しされるｒビットの情報は、まず情報−時格納装置３
３に格納される。続いて低次番地により情報−時格納装
Ｍ３３に格納されているｒビットの情報から必要な１あ
るいは特定数の複数ビットが取りだされる。これ以外の
動作は既に上で述べた他の実施例と同様である。

第１３図は、第１２図の実施例において特に第２のメモ
リ装置から同時に８ビツトの情報が読みだされる場合の
実施例で、高次番地としてはＡ３以上の番地が第２のメ
モリ装置に入力され、低次番地としてＡ２ＡＩＡＯの番
地が情報−時格納装置３３に入力され、情報−時格納装
置３３に格納されている情報から１ビツトをとりだし、
スイッチＳ１に入力することができる。

本発明の他の実施例を第１４図に示す。第１４図の実施
例においては、不良と判定される記憶単位グループのか
わりに、他の良と判定される記憶単位グループに書き込
み読みだしを行なう。初期番地設定スイッチＳＯにより
カウンター７に初期番地が設定され、同時に初期番地が
変換回路部３４に入力されて変換回路部３４の８力によ
りカウンター３５が初期設定される。次に、カウンター
７から出力される番地が第２のメモリ装置に入力され、
良不良の判定情報が３８に出力される。

判定情報が良（１）の場合は、スイッチＳ１が導通され
、既にカウンター７から出力されている番地が第１の半
導体メモリ装置に入力され、第１の半導体メモリ装置に
書き込みあるいは読みだしがなされる。判定情報が不良
（０）の場合は、第２のメモリ装置の出力線３８に０が
出力されるため、スイッチＳ１は導通されず、インバー
タ３６の出力がカウンター３５に入力され、カウンター
内容が更新され、更新されたカウンター内容により第３
のメモリ族［３７に格納されている第１の半導体メモリ
装置内の良なる記憶単位グループの番地が出力［３９に
出力される。同時にインバータ３６の出力が１であるの
で、スイッチＳ５が導通され出力線３９に出力された番
地が第１の半導体メモリ装置に入力され、入力された番
地の第１の半導体メモリ装置の記憶単位グループに書き
込みあるいは読みだしがなされる。第１４図の実施例は
、第３のメモリ装置３７に格納される第１の半導体メモ
リ装置の良なる記憶単位グループの番地を、最終番地側
から順次入力した場合である。

以上述べてきた本発明の実施例においては、第１の半導
体メモリ装置、第２のメモリ装置、スイッチ、カウンタ
ー、レジスター、インバータ。

ＡＮＤ論理素子、ＯＲ論理素子、加算器、変換素子、あ
るいは第３のメモリ装置等を個別の装置としてきたが、
当然のことながら、これらのすべであるいは一部を同一
チップ内に搭載したＬＳＩチップとして実現することも
可能である。第１５図（ａ）は、第１図（ａ）の実施例
を１チツプに搭載した本発明の他の実施例であり、第１
５図（ｂ）は、第１図（ｂ）の実施例を１チツプに搭載
した本発明の他の実施例である。また、第１６図は、第
６図の実施例を１チツプに搭載した本発明の他の実施例
である。このように、第１図から第１４図までの本発明
の実施例について、それぞれその実施例を構成するため
に必要な素子のすべであるいは一部を１チツプ化して実
現することができる。

第１７図に、本発明の他の実施例を示す。第１７図の実
施例では、第２のメモリ装置を用いるかわりに、プログ
ラム素子５７を用いて本発明を実現したものである。プ
ログラム素子５７は、例えば第１８図（ａ）あるいは第
１８図（ｂ）の構成で実現できる。第１８図（ａ）にお
いて、７６はヒユーズ素子である。ヒユーズ素子は、通
常は低抵抗の導通状態にあり、例えばレーザ光を照射す
る等により断線させて、非導通状態にすることができる
。７１はゲート幅が小さくゲート長の大きなＰチャネル
型ＭＯＳトランジスタであり、入力信号Ｃ３Ｂを低電位
とすることによりきわめて小さな電流（１〜１００μ八
程度）を流すことができる。７２はＰチャネル型ＭＯ８
）−ランジスタであり、そのゲート電位が低電位とされ
たときの等価抵抗値はヒユーズ素子７３の抵抗値よりも
十分高い値に設定される。７４）および７５はインバー
タ素子である。第１８図（ａ）の動作は次のように説明
される。まず、Ｃ３Ｂが低電位とされ本回路が動作状態
となる。ヒユーズ素子７３が導通している場合は、ヒユ
ーズ素子７３の抵抗値がＰチャネル型ＭＯＳトランジス
タ７１．７２両者のオン抵抗値よりも十分低い値となる
ため、ノード７６は十分低い電位（はぼ接地電位付近）
となる。したがって、インバータ７４の出力は高電位（
Ｖｃｃ）となり、インバータ７５の出力は低電位（接地
レベル）となる。このとき、Ｐチャネル型ＭＯＳトラン
ジスタ７２のゲート電位は高電位となっており、ノード
７３の電位が低電位であることを妨げない。次に、ヒユ
ーズ素子７６が非導通となった場合は、導通状態にある
Ｐチャネル型ＭＯＳ）−ランジスタフ１によりノード７
３が高電位となり、インバータ７４の出力は低電位（接
地レベル）となる。したがって、Ｐチャネル型ＭＯＳト
ランジスタ７２のゲート電位は低電位となり、Ｐチャネ
ル型ＭＯＳトランジスタ７２が導通状態となるので、ノ
ード７３の電位が高電位に保持される。また、インバー
タ７５の出力は高電位となる。第１８図（ｂ）の場合８
６はヒユーズ素子である。８１はやはりゲート幅が小さ
くゲート長の大きなＮチャネル型ＭＯＳトランジスタで
あり、入力信号Ｃ８を高電位とすることによりきわめて
小さな電流（１〜１００μ八程度）を流すことができる
。８２はＮチャネル型ＭＯＳトランジスタであり、その
ゲート電位が高電位とされたときの等価抵抗値はヒユー
ズ素子８３の抵抗値よりも十分高い値に設定される。８
４および８５はインバータ素子である。第１８図（ｂ）
の動作は次のように説、明される。まず、Ｃ８が高電位
とされ本回路が動作状態となる。ヒユーズ素子８６が導
通している場合は、ヒユーズ素子８６の抵抗値がＮチャ
ネル型ＭＯＳトランジスタ８１．８２両者のオン抵抗値
よりも十分低い値となるため、ノード８３は十分高い電
位（はぼＶｃｃ電位付近）となる。

したがって、インバータ８４の出力は低電位（はぼ接地
電位）となり、Ｎチャネル型ＭＯＳトランジスタ８２の
ゲート電位は低電位となり、ノード８３の電位が低電位
であることを妨げない。次に、ヒユーズ素子８６が非導
通の場合は、導通状態にあるＮチャネル型ＭＯ８）−ラ
ンジスタ８１によりノード８３が低電位となり、インバ
ータ８４の出力は高電位（はぼＶｃｃレベル）となる。

したがって、Ｎチャネル型ＭＯＳトランジスタ８２のゲ
ート電位は高電位となり、Ｎチャネル型ＭＯＳトランジ
スタ８２が導通状態となるので、ノード８３の電位が低
電位に保持される。また、インバータ８５の出力８７は
低電位となる。このように、第１８図（ａ）のプログラ
ム素子は、ヒユーズ素子が導通状態のときには出カフ７
は低電位（接地電位）となり、ヒユーズ素子が切断され
非導通状態となることにより出カフ７は高電位（Ｖｃｃ
電位）となる。また、第１８図（ｂ）のプログラム素子
は、ヒユーズ素子が導通状態のときには出力８７は高電
位（Ｖｃｃ電位）となり、ヒユーズ素子が切断され非導
通状態となることにより出力８７は低電位（接地電位）
となる。これは、第１８図（ａ）あるいは第１８図（ｂ
）の回路素子が、１ビツトの２値情報を記憶するメモリ
素子として使用できることを意味する。

さて、このようなプログラム素子を用いる実施例を第１
７図により説明する。ＡＯ，Ａｌ、・・・・・Ａｎは最
初の番地を指定するためのアドレス信号であり、アドレ
スバッファ５１を経た後、初期値設定信号により初期値
設定用ゲート５２が開き、カウンター５３に入力され番
地情報としてカウンター内容が設定される。次に、カウ
ンター５３から出力される番地情報がデコーダ５６に入
力され。

デコーダの出力線１，２．・・・・・・、にのうち唯１
本のみ高電位とされ他のすへての出力線は低電位状態と
なる。５７は、例えば第１８図（ｂ）の回路構成で得ら
れるプログラム素子である。あらかじめ、カウンターか
ら出力される番地により選択される第１の半導体メモリ
部の記憶単位グループが良と判定される場合には、当該
番地により選択されるデコーダ５６の出力線に設けられ
るプログラム素子のヒユーズ素子を切断せず導通状態と
しておき、不良と判定される場合には同プログラム素子
のヒユーズ素子を切断して非導通状態としておく。即ち
、第１の半導体メモリ部の記憶単位グループが良と判定
される場合にはプログラム素子の出力を高電位に、不良
と判定される場合にはプログラム素子の出力を低電位に
設定しておく。デコーダ出力線５９が高電位となると、
スイッチ５８が導通される。良と判定される記憶単位グ
ループを選択にいった場合には出力共通線６０が高電位
となり、ゲート５４が開き、またコントロール回路によ
り第１の半導体メモリ部が動作状態となり、上記番地で
選択される記憶単位グループに書き込みあるいは読出し
がなされる。不良と判定される記憶単位グループを選択
にいった場合には出力共通線６０が低電位となり、ゲー
ト５４は開かず、また第１の半導体メモリ部は待機状態
となり、上記番地で選択される第１の半導体メモリ部の
記憶単位グループに書き込みあるいは読出しはなされな
い。このときは、第６図で説明したように論理素子４，
５．６とクロックパルスＣＬ２によりカウンター５３の
内容が１だけ増加し、更新されたカウンター５３の内容
が再びデコーダ５６に入力され、上で説明したのと同じ
手順が繰り返され、第１の半導体メモリ部の良と判定さ
れる記憶単位グループのみに書き込みあるいは読出しが
なされる。

第１９図は、本発明の第１６の実施例である。

上述した複合半導体メモリ装置の入出力に信号変換装置
を接続することにより、２値のディジタル信号の信号に
たいしても本発明が利用可能である。

第２０図は、本発明の第１７の実施例であり、第１６の
実施例（第１９図）において特に複合半導体メモリ装置
の入力部の信号変換装置としてＡ／Ｄ変換装置を、複合
半導体メモリ装置の出力部の信号変換装置としてＤ／Ａ
変換装置を接続したものである。本実施例によれば、音
声信号、画像信号等一般にアナログ信号の記憶再生に用
いることができる。

第２１図は本発明の第１８の実施例であり、特に良不良
判定部を第１の半導体メモリ装置内に設けたもので、第
２のメモリ装置を設けることなく、本発明の複合半導体
メモリ装置が実現できる。

〔発明の効果〕

本発明によれば、不良ビットを有する半導体メモリ装置
において、半導体メモリ装置のそれぞれの記憶単位グル
ープに対して１ビツトの良不良判定情報を第２のメモリ
装置に記憶させることにより、小容量の第２のメモリ装
置を用意することで。

任意の数の不良ビットを有する半導体メモリ装置の良記
憶単位グループのみに書き込みあるいは読みたしができ
る。したがって、従来不良半導体メモリ装置として利用
できなかった、多数の不良ビットを有する半導体メモリ
装置を利用できるようになり、きわめて安価かつ大容量
の半導体メモリ装置を実現できる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例、第２図は。 本発明の第２の実施例、第３図は従来技術例、第４図は
、本発明の第３の実施例、第５図は本発明の実施例の中
で用いるクロックパルス発生回路、第６図は本発明の第
４の実施例、第７図は本発明の第５の実施例、第８図は
本発明の第６の実施例、第９図（ａ）は本発明の第７の
実施例、第９図（ｂ）（ｃ）は第７の実施例の動作説明
のためのクロックパルス波形図、第１０図は本発明の第
８の実施例、第１１図は本発明の第９の実施例、第１２
図は本発明の第１０の実施例、第１３図は本発明の第１
１の実施例、第１４図は本発明の第１２の実施例、第１
５図は本発明の第１３の実施例、第１６図は本発明の第
１４の実施例、第１７図は本発明の第１５の実施例、第
１８図は第１５の実施例で用いるプログラム素子の回路
例、第１９図は本発明の第１６の実施例、第２０図は本
発明の第１７の実施例、第２１図は本発明の第１８の実
施例である。 １・・第１の半導体メモリ装置、２・・・第２のメモリ
装置、３・・・番地入力線、４・・・インバータ、５・
・・ＡＮＤ論理素子、６・・・ＯＲ論理素子、７・・・
カウンター、８・・・カウンター、１１・・・半導体メ
モリ装置、１２・・・記憶単位グループ、１３・・・不
良記憶単位、１４・・・記憶単位グループに割り付けた
番地、２１・・・第２のメモリ装置の番地、２２・・・
良不良判定情報、３１・・・加算器、３２・・・番地変
換部、３３・・情報−時格納装置、３４・・・番地変換
部、３５・・・カウンター、３６・・・インバーター、
３７・・・第３のメモリ装置、３８・・・第２のメモリ
装置の出力、３９・・・第３のメモリ装置の出力、５１
・・・アドレスバッファ、５２・・・初期値設定用ゲー
ト、５３・・・カウンター、５４・・・ゲート、５５・
・・第１の半導体メモリ装置、５６・・・デコーダ、５
７・・・プログラム素子、５８・・・スイッチ、６０・
・・プログラム素子の共通出力線、７１，７２．９５−
ＰチャネルＭｏＳトランジスタ、７３，８３・・・ノー
ド、７４，７５゜８４．８５・・・インバータ、７７．
８７・・・出力端子、８１．８２，９６・・・Ｎチャネ
ルＭｏＳトランジスタ、７６．８６・・・ヒユーズ素子
、９１・・・番地遷移時クロックパルス発生部、９２・
・・遅延回路、１００゜１０１・・・１チツプ化された
本発明の実施例、１１０・・・第１の半導体メモリ装置
の良不良判定記憶部、１０１・・・第１の半導体メモリ
装置のデータ記憶部。 Ｓｏ、Ｓｌ、８２．Ｓ３．Ｓ４．Ｓ５・スイッチ、ＣＬ
Ｏ，／ＣＬＯ，ＣＬＩ、ＣＬ２＝−りｏ、７クバ纂 Ｉ 図（、Ｌ） 鷺 目 （ｂ） ｚ 図 （ａ） 不 凹 （ｂン ■ 図 図 ＣＬＺ−一口ｆｌＪ”’Ｌ　−ｕ 鷺 を 図 ＣＬＺ−」Ｕ七１・・・」シー− 纂 図 ｃｔｚ　　　　　　　−−−ｊｌ−一−■ 図 ｃｔｚ　ｚ　、　、　、−ロー 軍 図 （（ｉ） ＣＬＺ−」１ｎｊし・・・−ロー （、ｌ−１ ＣＬ） 図 （ｂ） 鏡上（吟 冨 ｌρ 図 ＣＬ２−」１ｎ」［・・・−ロー １ｚ 図 １−１の斗ｊ翠仏メ（シリ１Ｅ１【 （デ′−タ鏝容Ｐ） 竿 ！３ 図 図 第 図 図（ｂ） ｒ ／乙 図 Ｃｌ３−」１ｎ」し°°°−ロー Ｃｌ３−！「ＵＵｔ・−口− 不ｌｓ図 ＜ａ） 第１３ 図（ｂ） ■ 図

Claims (1)

1. 【特許請求の範囲】 １）少なくとも１個の半導体メモリ装置により構成され
   る第１の半導体メモリ装置において、上記第１の半導体
   メモリ装置には、書き込みあるいは読みだしのできない
   不良記憶単位あるいは不良記憶単位グループを少なくと
   も１個有し、上記不良記憶単位あるいは不良記憶単位グ
   ループの記憶番地に関する情報をあらかじめ記憶させて
   おく第２のメモリ装置をすくなくとも１個有し、上記第
   ２のメモリ装置に記憶されている第１の半導体メモリ装
   置の不良記憶単位あるいは不良記憶単位グループの記憶
   番地については第１の半導体メモリ装置に書き込みある
   いは読みだしを行なわず、良記憶単位あるいは良記憶単
   位グループについてのみ第１の半導体メモリ装置に書き
   込みあるいは読みだしを行なうことを特徴とする複合半
   導体メモリ装置。 ２）特許請求の範囲第１項記載の複合半導体メモリ装置
   であって、特に上記第１の半導体メモリ装置が所定の番
   地順に書き込みあるいは読みだしがなされることを特徴
   とする複合半導体メモリ装置。 ３）特許請求の範囲第１項もしくは第２項記載の複合半
   導体メモリ装置であって、特に上記複合半導体メモリ装
   置の書き込みあるいは読みだし時間が、上記第１あるい
   は第２のメモリ装置の書き込みあるいは読みだし時間よ
   りも長いことを特徴とする複合半導体メモリ装置。 ４）特許請求の範囲第１項ないし第３項記載の複合半導
   体メモリ装置であって、特に上記第１の半導体メモリ装
   置において、記憶単位（ビット）あるいは複数の記憶単
   位（ビット）からなる記憶単位グループに順次番地を割
   り付け、上記番地に対応する上記記憶単位グループ内に
   不良ビットが存在するかあるいは存在しないかの情報を
   、上記番地に対応する上記第２のメモリ装置にあらかじ
   め記憶させておき、上記第１の半導体メモリ装置に書き
   込みあるいは読みだしを行なう場合には、まず上記番地
   に対応する上記第２のメモリ装置の記憶情報を読みだし
   、上記番地に対応する上記第１の半導体メモリ装置の記
   憶単位あるいは記憶単位グループに不良ビットが存在し
   ない場合には、上記第１の半導体メモリ装置の記憶単位
   あるいは記憶単位グループに記憶情報を書き込みあるい
   は読みだし、不良ビットが存在する場合には当該番地に
   対応する第１の半導体メモリ装置の記憶単位あるいは記
   憶単位グループに記憶情報を書き込みあるいは読みだし
   を行なわず、次の番地に進め、再び上記第２のメモリ装
   置の良不良判定にしたがって第１の半導体メモリ装置の
   記憶単位あるいは記憶単位グループに書き込みあるいは
   読みだしを行なうあるいは行なわないことを特徴とする
   複合半導体メモリ装置。 ５）特許請求の範囲第４項記載の複合半導体メモリ装置
   であって、特に上記番地が最小単位ごとに増加あるいは
   減少することにより、第１の半導体メモリ装置に書き込
   みあるいは読みだしを行なうことを特徴とする複合半導
   体メモリ装置。 ６）特許請求の範囲第１項ないし第５項記載の複合半導
   体メモリ装置であって、特に上記第２のメモリ装置が不
   揮発性メモリ装置あるいは読みだし専用メモリ装置であ
   ることを特徴とする複合半導体メモリ装置。 ７）特許請求の範囲第１項ないし第５項記載の複合半導
   体メモリ装置であって、特に上記第１の半導体メモリ装
   置がランダムアクセスメモリ装置であることを特徴とす
   る複合半導体メモリ装置。 ８）特許請求の範囲第１項ないし第５項記載の複合半導
   体メモリ装置であって、特に上記第１の半導体メモリ装
   置がランダムアクセスメモリ装置であり、かつ上記第２
   の半導体メモリ装置が不揮発性メモリ装置あるいは読み
   だし専用メモリ装置であることを特徴とする複合半導体
   メモリ装置。 ９）特許請求の範囲第１項ないし第５項記載の複合半導
   体メモリ装置であって、特に上記第１の半導体メモリ装
   置および第２のメモリ装置が共にランダムアクセスメモ
   リであることを特徴とする複合半導体メモリ装置。 １０）特許請求の範囲第１項ないし第９項記載の複合半
   導体メモリ装置であって、特に１つの番地選択時に同時
   に書込みあるいは読みだされるデータ数が２以上であり
   、上記同時に書込みあるいは読みだされるデータのうち
   特定の１以上のデータに不良記憶単位が存在する場合に
   は、これら不良記憶単位にかかわらず当該番地の全デー
   タを良ビットである場合と全く同様に第１の半導体メモ
   リ装置に書込みあるいは読みだしを行なうことを特徴と
   する複合半導体メモリ装置。 １１）特許請求の範囲第１項ないし第１０項記載の複合
   半導体メモリ装置であって、特に第２のメモリ装置に、
   第１の半導体メモリ装置における各番地の記憶単位ある
   いは記憶単位グループが良あるいは不良の判定情報に加
   え、当該番地から連続する不良記憶単位あるいは不良記
   憶単位グループの番地数の情報をも記憶させておくこと
   を特徴とする複合半導体メモリ装置。 １２）特許請求の範囲第１項ないし第１０項記載の複合
   半導体メモリ装置であって、特に第２のメモリ装置に第
   １の半導体メモリ装置における記憶単位あるいは記憶単
   位グループが良あるいは不良の判定情報を記憶させ、第
   ３のメモリ装置に当該番地から連続する不良記憶単位あ
   るいは不良記憶単位グループの番地数の情報を記憶させ
   ておくことを特徴とする複合半導体メモリ装置。 １３）特許請求の範囲第１項ないし第１０項記載の複合
   半導体メモリ装置であって、特に第２のメモリ装置に第
   １の半導体メモリ装置における記憶単位あるいは記憶単
   位グループが良あるいは不良の判定情報と、上記記憶単
   位あるいは記憶単位グループが不良である場合には、第
   １の半導体メモリ装置内の他の良と判定される記憶単位
   あるいは記憶単位グループの番地を記憶させておき、上
   記不良の判定情報がえられたときには、上記第２のメモ
   リ装置に記憶されている第１の半導体メモリ装置内の他
   の良と判定される記憶単位あるいは記憶単位グループの
   番地に従い、上記第１の半導体メモリ装置内の他の良と
   判定される記憶単位あるいは記憶単位グループに書き込
   みあるいは読みだしを行なうことを特徴とする複合半導
   体メモリ装置。 １４）特許請求の範囲第１項ないし第１０項記載の複合
   半導体メモリ装置であって、特に第２のメモリ装置に第
   １の半導体メモリ装置における記憶単位あるいは記憶単
   位グループが良あるいは不良の判定情報を記憶させ、上
   記記憶単位あるいは記憶単位グループが不良である場合
   には、第３の半導体メモリ装置に第１の半導体メモリ装
   置内の他の良と判定される記憶単位あるいは記憶単位グ
   ループの番地を記憶させておき、上記不良の判定情報が
   えられたときには、上記第３の半導体メモリ装置に記憶
   されている番地に従い、第１の半導体メモリ装置内の他
   の良と判定される記憶単位あるいは記憶単位グループに
   書き込みあるいは読みだしを行なうことを特徴とする複
   合半導体メモリ装置。 １５）特許請求の範囲第１項ないし第１４項記載の複合
   半導体メモリ装置であって、特に読みだしを行う際に、
   読みだしを開始する番地から良ビット番地を特定数だけ
   前に遡った番地から読みだしを開始することを特徴とす
   る複合半導体メモリ装置。 １６）特許請求の範囲第１項ないし第１４項記載の複合
   半導体メモリ装置であって、特に第１の半導体メモリ装
   置が複数の半導体メモリ装置から構成され、記憶単位グ
   ループへの番地の割付けを、同一の上記半導体メモリ装
   置内で所定数以上連続して割り付けないで、１あるいは
   所定数同一の上記半導体メモリ装置内で番地を割り付け
   た後、他の上記半導体メモリ装置内において再び所定数
   以内連続して番地を割り付けることを特徴とする複合半
   導体メモリ装置。 １７）特許請求の範囲第１項ないし第１４項記載の複合
   半導体メモリ装置であって、特に第１の半導体メモリ装
   置を構成する半導体メモリ装置が複数のメモリアレイか
   らなり、記憶単位グループへの番地の割付けを、半導体
   メモリ装置内の同一のメモリアレイ内で所定数以上連続
   して割り付けないで、１あるいは所定数同一のメモリア
   レイ内で番地を割り付けた後、他のメモリアレイ内にお
   いて再び所定数以内連続して番地を割り付けることを特
   徴とする複合半導体メモリ装置。 １８）特許請求の範囲第１項ないし第１７項記載の複合
   半導体メモリ装置であって、特に第２のメモリ装置が同
   時に複数出力する型のメモリ装置で、上記複合半導体メ
   モリ装置に入力される番地を高次番地と低時番地にわけ
   、高次番地を第２のメモリ装置に入力することにより同
   時に複数出力される情報を、低時番地により必要な１あ
   るいは一定数のビットを選択することを特徴とする複合
   半導体メモリ装置。 １９）少なくとも１個の半導体メモリ装置により構成さ
   れる第１の半導体メモリ装置において、上記第１の半導
   体メモリ装置には、書き込みあるいは読みだしのできな
   い不良記憶単位あるいは不良記憶単位グループを少なく
   とも１個有し、上記不良記憶単位あるいは不良記憶単位
   グループの記憶番地に関する情報をあらかじめ記憶させ
   ておく第２のメモリ装置をすくなくとも１個有し、上記
   第２のメモリ装置に記憶されている第１の半導体メモリ
   装置の不良記憶単位あるいは不良記憶単位グループの記
   憶番地については第１の半導体メモリ装置に書き込みあ
   るいは読みだしを行なわず、第３の半導体メモリ装置に
   格納されている第１の半導体メモリ装置の良記憶単位あ
   るいは良記憶単位グループの番地を読出しこの番地によ
   り第１の半導体メモリ装置の良記憶単位あるいは良記憶
   単位グループについて書き込みあるいは読みだしを行な
   うことを特徴とする複合半導体メモリ装置。 ２０）特許請求の範囲第１項ないし第１７項記載の複合
   半導体メモリ装置であって、特に第２のメモリ装置が、
   高電位レベルあるいは低電位レベルの２値情報を設定で
   きるプログラム素子であることを特徴とする複合半導体
   メモリ装置。 ２１）特許請求の範囲第１項ないし第１７項記載の複合
   半導体メモリ装置であって、特に上記複合半導体メモリ
   装置の入力部あるいは出力部に信号変換装置を接続する
   ことを特徴とする複合半導体メモリ装置。 ２２）特許請求の範囲第２１項記載の複合半導体メモリ
   装置であって、特に入力部に接続する信号変換装置がＡ
   ／Ｄ変換装置であることを特徴とする複合半導体メモリ
   装置。 ２３）特許請求の範囲第２１項記載の複合半導体メモリ
   装置であって、特に出力部に接続する信号変換装置がＤ
   ／Ａ変換装置であることを特徴とする複合半導体メモリ
   装置。