JPH04102145A

JPH04102145A - データ処理装置

Info

Publication number: JPH04102145A
Application number: JP2219355A
Authority: JP
Inventors: Kazuya Kishioka; 岸岡　和也
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1990-08-21
Filing date: 1990-08-21
Publication date: 1992-04-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」本発明は、ダイナミックＲＡＭを用いたコンピュータシ
ステムに用いて好適なデータ処理装置に関する。

「従来の技術」近年、コンピュータ等に使用されるダイナミックＲＡＭ
　（ＤＲＡＭ）の大容量化に伴い、ＩＣパッケージの大
形化を防止するため、アドレス情報を二分割してＤＲＡ
Ｍに供給することが一般的である。その概要を第２図を
参照し説明する。

第２図は従来のデータ処理装置におけるアドレス信号出
力部のブロック図である。図において１１−１８は１６
ビツトのレジスタであり、アドレスバス２０に出力する
ためのアドレスデータを記憶し、それぞれ記憶内容を８
対ｌのセレクタｌに供給する。これらレジスタ１１−１
８は、それぞれデータ処理装置におけるプログラムカウ
ンタ、スタックアドレスレジスタあるいは間接アドレス
指定レジスタ等の機能を有している。

次に、２はアドレスセレクトデコーダであり、データ処
理装置の命令実行部（図示せず）から逐次出力される命
令コードが供給され、その命令コードに対応して、出力
すべきアドレスデータに応じた選択信号Ｓ、を出力する
。

ここで、選択信号Ｓ、は３ビツトのパラレル信号であり
、レジスタ１１〜１８のうち何れか一つを指定するもの
である。すなわち、選択信号Ｓ。

の値「０」〜「７」に対してレジスタ１１−１８が順次
割り当てられている。セレクタｌは、選択信号Ｓ、によ
って指定されたレジスタを選択し、その内容をアドレス
バスｌＯに出力する。したがって、アドレスバスｌＯに
は、１６ビツトのアドレスデータが出力される。以下、
セレクタｌを介してアドレスバスｌＯに出力されるアド
レスデータをアドレスデータＡＤ、という。

次に、アドレスデータＡＤ＋の上位８ビツトは、比較器
４の入力端Ａに供給されるとともに、８ビツトのラッチ
回路３に供給される。ラッチ回路３は、所定のクロック
信号（図示せず）に同期して、供給されたデータ（アド
レスデータＡ　Ｄ　＋の上位８ヒツト）を順次ラッチし
、ラッチしたデータを比較器４の入力端Ｂに供給する。

比較器４は、入力端Ａ、Ｂに供給されたデータを比較し
、両者の一致を検出すると“０”レベルの比較信号Ｓ１
を出力し、両者の不一致を検出すると、“１”レベルの
比較信号Ｓ、を出力する。したがって、アドレスデータ
ＡＤ、の上位８ビツトが変化した場合には比較信号Ｓ１
が“ビレベルになり、上位８ビツトか変化しない場合に
は比較信号Ｓ、が０”レベルになる。

次に、８は６４ｋＸ１ビツトのＤＲＡＭ（ダイナミック
型読出し／書込み記憶装置）であり、合計８ビツトのア
ドレス入力端Ａ０〜Ａ７を介して８ビツトのアドレスデ
ータＡ　Ｄ　ｔが入力可能になっている。ここで、６４
にワードのアドレス空間を指定するには１６ビツトのア
ドレスデータが必要であるから、１６ビツトのアドレス
データを上位８ビツトおよび下位８ビツトに分割し、ア
ドレスデータＡ　Ｄ　ｔとしてＤＲＡＭ８のアドレス入
力端Ａ　ｏ　”−Ａ　７に供給する必要がある。その際
、アドレスデータＡ　Ｄ　ｔかアドレスデータＡＤ、の
上位８ビツトを示すのか下位８ビツトを示すのかを明確
にする必要があるが、この情報は信号ＲＡ　Ｓ　（Ｒｏ
ｗ　Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ）およびＣＡ　Ｓ　
（Ｃｏ１ｕ＋＋ｎ　Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ）に
よって示される。すなわち、信号ＲＡＳが“ｌ”から“
Ｏ”に立ち下がった場合には、アドレスデータＡＤｔか
アドレスデータＡＤ、の上位８ビツト（以下、ロウ・ア
ドレスという）であることが示される一方、これと同様
に、信号ＣＡＳが“Ｉ“から“０”に立ち下がった場合
にはアドレスデータＡ　Ｄ　ｔがアドレスデータＡＤ、
の下位８ビツト（以下、コラム・アドレスという）であ
ることが示される。

ＤＲＡＭ８の内部には、ロウ・アドレスおよびコラム・
アドレスをラッチするレジスタ（図示せず）が設けられ
ている。そして、ＤＲＡＭ８は、信号ＲＡＳが立ち下が
ると、アドレスデータＡＤ、をロウ・アドレスとしてラ
ッチし、次に信号ＣＡＳが立ち下がると、アドレスデー
タＡＤｔをコラム・アドレスとしてラッチする。そして
、ラッチされたロウ・アドレスおよびコラム・アドレス
から成る合計１６ビツトのアドレスデータに基づいてＤ
ＲＡＭ８の−のアドレスがアクセスされ、データ入出力
端りを介して当該アドレスに対するデータの読出しまた
は書込みが行われる。ここで、データの続出し／書込み
は、信号ＷＥによって制御される。すなわち、信号ＷＥ
が“０”レベルであればデータの書込みが行われ、信号
ＷＥか“ｌ”レベルであればデータの読出しが行われる
。

このように、ＤＲＡＭ８に対するアドレス指定は、ロウ
・アドレスとコラム・アドレスとの組合せにより行われ
るが、ロウ・アドレスについては、先に指定した値と同
じであれば省略することかできる。例えば、ＤＲＡＭ８
におけるアドレス「１２ＦＡＨＪ　（末尾の“Ｈ”は１
６進数を示す）をアクセスする場合には、アドレスデー
タＡＤ、を「１２Ｈ」（ロウ・アドレス）にして信号Ｒ
ＡＳを立ち下げ、しかる後にアドレスデータＡ　Ｄ　ｘ
を「ＦＡＨＪ　（コラム・アドレス）にして信号ＣＡＳ
を立ち下げる必要かあるか、その直後にアドレス［１２
ＦＢＨＪをアクセスする場合には、ロウ・アドレスの指
定を省略し、コラム・アドレスｒＦＢＨＪのみを設定す
ればよい。

以下、ロウ・アドレスか同一であるアドレス範囲（ｒ２
５６ｊワードのアドレスの範囲）を「１ページ」と言う
。また、比較器４から出力される比較信号Ｓ１はページ
が変更されたことを示す信号になるから、以下、比較信
号Ｓ、をページ範囲検出信号と言う。

次に、５はＤＲＡＭコントローラであり、処理の進行に
応じて上記信号ＲＡＳＳＣＡＳおよびＷＥ等を適宜出力
し、ＤＲＡＭ８に対するデータの入出力を制御する。ま
た、ＤＲＡＭコントローラ５には、比較器４からページ
範囲検出信号Ｓｌが供給され、これによって信号ＲＡＳ
を立ち下げる必要の有無が決定される。次に、６．７は
ゲート回路であり、それぞれアドレスバスｌＯを介して
アドレスデータＡＤ、の上位８ビツトおよび下位８ビツ
トが供給される。

ゲート回路６は、信号ＲＡＳか立ち下がる前後の所定期
間にＯＮ状態となり、この期間中、アドレスデータＡＤ
、の上位８ヒツト（ロウ・アドレス）をアドレスデータ
ＡＤ、としてＤＲＡＭ８に供給する。また、ゲート回路
７は、信号ＣＡＳが立ち下がる前後の所定期間にＯＮ状
態となり、この期間中、アドレスデータＡ　Ｄ　＋の下
位８ヒツト（コラム・アドレス）をアドレスデータＡＤ
、としてＤＲＡＭ８に供給する。なお、上述した各構成
要素１−１８は、所定周期のクロック信号に同期して駆
動される。

次に、上記構成による動作を第３図および第４図を参照
し説明する。

第３図は、ＤＲＡＭ８のアドレスｒ１２ＦＡＨＪ〜ｒ１
３０１ＨＪを順次アクセスする場合の各信号のタイムチ
ャートである。なお、アドレスデータＡＤ、の変更は、
セレクタｌによって選択された何れか一つのレジスタの
内容をインクリメントすることによって行われ、セレク
タＩにおけるレジスタの切換は行われないこととする。

図において、時刻り、以前にアドレスデータＡＤ１かｒ
１２ＦＡＨＪに設定され、そのロウ・アドレスｒ１２Ｈ
ｊがゲート回路６を介してアドレスデータＡＤ、とじて
ＤＲＡＭ８に供給される。

また、このロウ・アドレスｒ１２ＨＪはラッチ回路３に
もラッチされる。次に、時刻がｔ、になると、信号ＲＡ
Ｓが立ち下がり、ロウ・アドレス「１２ＨＪがＤＲＡＭ
８にラッチされる。そして、所定時間が経過すると、ゲ
ート回路６がＯＦＦ状態になるとともにゲート回路７が
ＯＮ状態になり、コラム・アドレスｒＦＡＨＪがＤＲＡ
Ｍ８に供給される。

次に、時刻がｔ、になると、信号ＣＡＳが立ち下がり、
コラム・アドレスｒＦＡＨＪがＤＲＡＭ８にラッチされ
る。これにより、ＤＲＡＭ８におけるアドレスｒ　ｌ　
２　ＦＡＨＪがアクセスされる。

また、この時点において信号ＷＥは“１”レベルである
から、ＤＲＡＭ８のアドレスｒ　１２　ＦＡＨＪに記憶
されているデータがデータ入出力端りを介して読出され
る。そして、信号ＣＡＳは次の立ち下がりに備えて“１
”レベルに立ち上げられる。

次に、所定時間が経過すると、アドレスデータＡＤ、が
インクリメントされてｒ１２ＦＢＨＪになる。ここで、
先のロウ・アドレスｒ１２ＨＪと今回のロウ・アドレス
ｒ１２ＨＪとが比較器４において比較されるが、両者同
一のため、ページ範囲検出信号Ｓｌは“Ｏ”レベルにな
る。したがって、ロウ・アドレスの指定が省略されるこ
ととなり、ゲート回路７を介してコラム・アドレスｒＦ
ＢＨＪがＤＲＡＭ８に供給される。次に、時刻がｔ３に
なると、信号ＣＡＳが立ち下がり、コラム・アドレスｒ
ＦＢＨＪがＤＲＡＭ８にラッチされ、ＤＲＡＭ８におけ
るアドレスｒ１２ＦＢＨＪがアクセスされる。そして、
信号ＣＡＳは次の立ち下がりに備えて立ち上げられる。

以下同様に、時刻ｔ４〜ｔ７においては、ロウ・アドレ
スの指定が省略されつつ、コラム・アドレスｒＦＣＨＪ
〜ｒＦＦＨＪが順次ＤＲＡＭ８にラッチされ、ラッチさ
れたコラム・アドレスとロウ・アドレスｒ１２ＨＪとの
組合せで示されるアドレスが順次アクセスされる。

次に、アドレスデータＡＤ、がインクリメントされてｒ
１３００ＨＪになると、今回のロウ・アドレスｒ４３Ｈ
Ｊと先のロウ・アドレスｒ＋２Ｈ：とか比較器４におい
て比較されるが、両者不一致であるためページ範囲検出
信号Ｓ、が“ｌ“レベルになる。ＤＲＡＭコントローラ
５は、ページ範囲検出信号ＳＩが“１”レベルになった
ことを検出すると、信号ＲＡＳを“１”レベルに立ち上
げる。次に、ゲート回路６がＯＮ状態に設定され、ロウ
・アドレスｒ１３ＨｊがＤＲＡＭ８に供給される。

次に、時刻がｔ８になると、信号ＲＡＳが立ち下がり、
ロウ・アドレスｒ１３ＨｊがＤ−ＲＡＭ８にラッチされ
る。次に、ゲート回路６がＯＦＦ状態になるとともにゲ
ート回路７がＯＮ状態になり、コラム・アドレスｒ００
ＨＪがＤＲＡＭ８に供給される。

次に、時刻がｔ８になると、信号ＣＡＳが立下り、コラ
ム・アドレスｒ００ＨＪがＤＲＡＭ８にラッチされる。

これにより、ＤＲＡＭ８において、アドレスｒ１３００
ＨＪがアクセスされる。なお、この時点においては信号
ＷＥが“０“レベルであるから、データ入出力端りに供
給されたデータかアドレスｒ１３００ＨＪに書込まれる
。

次に、所定時間が経過すると、アドレスデータＡＤ、が
インクリメントされてｒ１３０１Ｈｊになる。しにがっ
て、ゲート回路７を介してコラム・アドレスｒｏＩＨＪ
がＤＲＡＭ８に供給される。

次に、時刻かｔ、。になると、信号ＣＡＳが立ち下がり
、コラム・アドレスｒｏｔ）（ＪがＤＲＡＭ８にラッチ
され、ＤＲＡＭ８におけるアドレス「１３０１ＨＪがア
クセスされる。

ところで、上述の動作は−のレジスタの内容をインクリ
メントすることによって得られる動作であるが、アドレ
スデータＡ　Ｄ　ｌの変更は、アドレスセレクトデコー
ダ２およびセレクタｌによってレジスタ１１−１８その
ものを切り換えることによっても可能である。その−例
を第４図を参照し説明する。

第４図は、レジスタ１１を用いてＤＲＡＭ８のアドレス
ｒ１２３４ＨＪ〜ｒ１２３９ＨＪを順次アクセスし、し
かる後にレジスタ１２を用いて（すなわち、セレクタｌ
を切り換えることによって）アドレスｒ５Ｅ２８ＨＪを
アクセスする場合の各信号のタイムチャートである。な
お、予めレジスタ１１にはアドレスデータＩＩ　２３４
Ｊか格納され、レジスタ１２にはアドレスデータｒ５Ｅ
２８Ｈ」が格納され、レジスタ選択信号Ｓｔは「０」に
設定されていることとする。したがって、レジスタ１１
に格納されたアドレスデータｒ１２３４Ｊがセレクタ！
を介してアドレスデータＡＤ、として出力される。

第４図において、時刻ｔ、〜ｔ７における動作は第３図
と同様である。すなわち、時刻ｔ１においてＤＲＡＭ８
にロウ・アドレスｒ１２ＨＪがラッチされ、時刻ｔ、〜
ｔ７においては、レジスタ１１のインクリメントに伴っ
て、コラム・アドレス「３４ＨＪ〜ｒ３９ＨＪが順次ラ
ッチされる。これにより、ＤＲＡＭ８におけるアドレス
ｒ１２３４ＨＪ〜ｒ１２３９ＨＪが順次アクセスされる
。なお、時刻ｔ、〜ｔ７の期間においては、信号ＷＥか
“１”レベルに設定されているから、アドレス「１２３
４Ｆ（Ｊ〜ｒ１２３９ＨＪに記憶されたデータが、デー
タ入出力端りを介して順次読出される。

次に、アドレスセレクトデコーダ２によって選択信号Ｓ
、が「１」に変更されると、セレクタ１においてレジス
タ１２が選択され、その内容［５Ｅ２８）（Ｊがアドレ
スデータＡＤ、として出力される。ここで、今回のロウ
・アドレスｒ５ＥＨＪと先のロウ・アドレスｒ１２ＨＪ
とが比較器４において比較されるが、両者不一致である
ためページ範囲検出信号Ｓ１が“１”レベルになる。Ｄ
ＲＡＭコントローラ５は、ページ範囲検出信号ｓＩが“
ｌ”レベルになったことを検出すると、信号ＲＡＳを“
ｌ”レベルに立ち上げる。次に、ゲート回路６がＯＮ状
態に設定され、ロウ・アドレスｒ５ＥＨ」がＤＲＡＭ８
に供給される。

次に、時刻がｔｌｌになると、信号ＲＡＳが立ち下かり
、ロウ・アドレスｒ５ＥＨＪがＤＲＡＭ８にラッチされ
る。次に、ゲート回路６がＯＦＦ状態になるとともにケ
ート回路７かＯＮ状態になり、コラム・アドレスｒ２ｓ
ＨＢがＤＲＡＭ８に供給される。次に、時刻がシ４．に
なると、信号ＣＡＳか立下り、コラム・アドレスｒ２８
ＨｊがＤＲＡＭ８にラッチされる。これにより、ＤＲＡ
Ｍ８において、アドレスｒ５Ｅ２８ＨＪかアクセスされ
る。なお、この時点で信号ＷＥは“０”レベルであるか
ら、データ入出力端りを介して供給されたデータかアド
レスｒ５Ｅ２８Ｈｊに書込まれる。

ところで、第３図と第４図とを比較すると、ページが変
更された際に、ページ変更後のアドレスのアクセスされ
るまでの時間が相異することが判る。すなわち、第４図
における時刻ｔ７〜ｔｉｔの時間Ｔ、は、第３図におけ
る時刻ｔ７〜む、の時間Ｔ、に比較して長くなっている
。これは、以下詳述するように、時刻ｔ７からページ範
囲検出信号Ｓ、が立ち上がるまでの時間が相異すること
に起因するものである。

まず、第３図の動作例においては、時刻ｔ７からページ
範囲検出信号Ｓ１が立ち上がるまでに、以下の動作が行
われる。

ステップ■、アドレスデータＡＤ、がインクリメントさ
れ、その上位８ヒツトが比較器４の入力端Ａに供給され
る。

ステップ■　比較器４において、入力端Ａ、Ｂに入力さ
れたデータの一致／不一致が判定される。

不一致が判定されると、ページ範囲検出信号ｓ１が立ち
上がる。

一方、第４図に動作例においては、時刻ｔ、がらページ
範囲検出信号Ｓ、が立ち上がるまでに、以下の動作が行
われる。

ステップ■°ニアドレスセレクトデコーダ２によって選
択信号Ｓ、が変更される。

ステップ■′：選択信号Ｓ、に基づいてセレクタｌの選
択が変更される。

ステップ■゛：変更後のレジスタの内容がアドレスデー
タＡＤ、として出方され、その上位８ビツトが比較器４
の人力端Ａに供給される。

ステップ■゛：比較器４において、人力端Ａ。

Ｂに入力されたデータの一致／不一致が判定される。不
一致が判定されると、ページ範囲検出信号Ｓ、か立ち上
がる。

この動作において、ステップ■°および■°の実行に要
する時間は、上記ステップ■および■の実行に要する時
間と同様である。したがって、第４図に示す動作におい
ては、ステップ■°および■。

を実行するために追加の時間を必要とし、処理速度が長
くなる。

「発明が解決しようとする課題」以上のように、従来のデータ処理装置にあっては、レジ
スタ切換を伴う場合のアクセス時間が長く、結局、全体
の動作時間か遅くなるという問題があった。

これに対して本発明者の観察によれば、種々のソフトウ
ェアの実行過程において、レジスタ１１〜１８が切り換
えられると、きわめて高い確率でロウ・アドレスが変化
することが判明した。

本発明は上述した事情に鑑みてなされたものであり、高
速動作を可能とするデータ処理装置を提供することを目
的としている。

「課題を解決するための手段」上記課題を解決するため本発明にあっては、複数のアド
レス情報と、何れかの前記アドレス情報を指定する選択
情報とが人力され、この選択情報で指定されたアドレス
情報を指定アドレス情報として出力する選択手段と、前
記指定アドレス情報によってアクセスされる記憶装置を
制御する記憶装置制御回路であって、前記指定アドレス
情報の上位アドレスが変化したことを示す検出信号が入
力されると、前記記憶装置に前記上位アドレスを供給し
、前記検出信号が人力されない場合には前記記憶装置に
前記指定アドレス情報の下位アドレスを供給する記憶装
置制御回路と、前記選択情報が変化すると、前記検出信
号を前記記憶装置制御回路に供給する検出手段とを具備
することを特徴としている。

「作用」記憶装置制御回路は、検出信号が供給されると、記憶装
置に指定アドレス情報の上位アドレスを供給する。また
、検出手段は選択情報が変化すると、検出信号を記憶装
置制御回路に供給するため、指定アドレス情報の上位ア
ドレスの変化の有無にかかわらす、記憶装置制御回路か
ら指定アドレス情報の上位アドレスが出力される。

したがって、指定アドレス情報の上位アドレスの変化の
有無の判定を行うことが不要となり、記憶制御回路が指
定アドレス情報の上位アドレスの出力を開始する時刻が
早くなる。

「実施例Ｊ次に本発明の一実施例のデータ処理装置を第１図を参照
し説明する。なお、図において第２図の各部に対応する
部分には同一の符号を付し、その説明を省略する。

図においてアドレスセレクトデコーダ２から出力される
選択信号Ｓ、は、第２図と同様にセレクタｌに供給され
るとともに、比較器２２の入力端Ａおよび３ビツトのラ
ッチ回路２１に供給される。

ラッチ回路２１は、所定のクロック信号（図示せず）に
同期して選択信号Ｓ２をラッチし、ラッチした選択信号
Ｓ、を比較器２２の入力端Ｂに供給する。

比較器２２は、その入力端Ａ、Ｂに供給されｒコデータ
を比較し、両者の一致を検出すると“０”レベルのペー
ジ範囲検出信号Ｓ３を出力する一方、両者の不一致を検
出すると、“ｌ”レベルのページ範囲検出信号Ｓ３を出
力する。したかつて、選択信号Ｓ、が変化した場合には
ページ範囲検出信号Ｓ３が“１”レベルになり、変化し
ない場合にはページ範囲検出信号Ｓ３が“０”レベルに
なることか判る。

ＤＲＡＭコントローラ５は、ページ範囲検出信号Ｓ１ま
たはＳ３の少なくとも一方が“ｌ”レベルになると、こ
れに基づいて信号ＲＡＳを“１”レベルに立ち上げ、ゲ
ート回路６を介してＤＲＡＭ８にロウ・アドレスが供給
されると、信号Ｒ，ＡＳを“０”レベルに立ち下げる。

上記構成において、第４図と同様にレジスタｌｌを用い
てＤＲＡＭ８のアドレスｒ１２３４Ｈｊ〜ｒ１２３９Ｈ
Ｊを順次アクセスし、し刀＼る後にレジスタ１２を用い
てアドレス「５Ｅ２８Ｈ」をアクセスする場合の動作を
第５図を参照し説明する。なお、予めレジスタ１１には
アドレスデータｒ１２３４ｊが格納され、レジスタ１２
にはアドレスデータｒ５Ｅ２８Ｊが格納され、レジスタ
選択信号Ｓ、は「０」に設定されていることとする。

第５図において、時刻ｔ１〜ｔ７における動作は第４図
と同様である。すなわち、時刻ｔ１においてＤＲＡＭ８
にロウ・アドレスｒ１２ＨＪがラッチされ、時刻ｔ、〜
ｔ７においては、レジスタ１１のインクリメントに伴っ
て、コラム・アドレス［３４Ｈｊ〜ｒ３９ＨＪが順次ラ
ッチされる。これにより、ＤＲＡＭ８におけるアドレス
ｒ１２３４ＨＪ〜ｒ１２３９Ｈｊが順次アクセスされる
。なお、この期間においては、信号ＷＥが“ｌ“レベル
であるから、これらアドレスに対してデータの続出しが
行われる。

次に、アドレスセレクトデコーダ２によって選択信号Ｓ
、かｒｌＪに変更されると、セレクタｌにおいてレジス
タ１２が選択され、その内容「５Ｅ２８ＨＪがアドレス
データＡＤ、として出力される。一方、選択信号Ｓ、は
比較器２２の入力端Ａにも供給され、ここで、今回の値
「１」とラッチ回路２１にラッチされた前回の値「０」
とが比較される。そして、両者不一致であるため、ペー
ジ範囲検出信号Ｓ３が“Ｉ”レベルになる。ＤＲＡＭコ
ントローラ５は、ページ範囲検出信号Ｓ３が“ｌ”レベ
ルになったことを検出すると、信号ＲＡＳを“ｌ”レベ
ルに立ち上げる。次に、ゲート回路６がＯＮ状態に設定
され、ロウ・アドレスｒ５ＥＨ」がＤＲＡＭ８に供給さ
れる。

次に、時刻がｔ１３になると、信号ＲＡＳが立ち下がり
、ロウ・アドレスｒ５ＥＨｊがＤＲＡＭ８にラッチされ
る。次に、ゲート回路６がＯＦＦ状態になるとともにゲ
ート回路７がＯＮ状態になり、コラム・アドレスｒ２８
ＨＪがＤＲＡＭ８に供給される。次に、時刻がｔ１４に
なると、信号ＣＡＳが立下り、コラム・アドレスｒ２８
ＨＪがＤＲＡＭ８にラッチされる。これにより、ＤＲＡ
Ｍ８において、アドレスｒ５Ｅ２８ＨＪがアクセスされ
る。

ここで、時刻ｔ７からページ範囲検出信号Ｓ１か立ち上
がるまでの動作に着目すると、以下の動作が行われるこ
とが判る。

ステップ■”・選択信号Ｓ、が変更され、変更された選
択信号Ｓ、が比較器２２の入力端Ａに供給される。

ステップ■°：比較器２２において、入力端Ａ。

Ｂに入力されたデータの一致／不一致が判定される。不
一致が判定されると、ページ範囲検出信号Ｓ３が立ち上
がる。

上記ステップ■”および■”の動作は、第３図に示す動
作を従来例（第２図）において実行した場合のステップ
■および■の動作に近似しているが、比較器４において
比較されるデータのデータ長が８ビツトであるのに対し
て、比較器２２において比較されるデータのデータ長は
３ビツトである。

したがって、ステップ■”に要する時間をステップ■に
要する時間よりも小とすることができることが判る。

このように、本実施例のデータ処理装置によれは、アド
レスデータＡ　Ｄ　＋のベージか変更される際、セレク
タｌにおいてレンスタ１１〜１８か切り換えられた場合
においても、切換が行われない場合よりも短い時間でＤ
ＲＡＭ８をアクセスすることが可能である。したかって
、本実施例によるデータ処理装置は、処理速度をきわめ
て高速にすることかできる。

「発明の効果」以上説明した通り本発明によれば、指定アドレス情報の
上位アドレスの変化の有無の判定を行うことが不要とな
り、記憶制御回路において上位アドレスの出力を開始す
る時刻が早くなる。したがって、データ処理装置におけ
る動作速度を高速にすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のデータ処理装置のブロック
図、第２図は従来のデータ処理装置のブロック図、第３
図および第４図は第２図における各部の波形図、第５図
は第１図における各部の波形図である。 ■・・・・セレクタ（選択手段）、５・・・・・・Ｄ　
ＲＡ　Ｍコントローラ（記憶装置制御回路）、６．７・
・・・・・ゲート回路（記憶装置制御回路）、８・・・
・・・ダイナミックＲＡＭ　（記憶装置）、２１・・・
・・・ラッチ回路（検出手段）、２２・・・・・比較器
（検出手段）。

Claims

【特許請求の範囲】　複数のアドレス情報と、何れかの前記アドレス情報を
指定する選択情報とが入力され、この選択情報で指定さ
れたアドレス情報を指定アドレス情報として出力する選
択手段と、前記指定アドレス情報によってアクセスされ
る記憶装置を制御する記憶装置制御回路であって、前記
指定アドレス情報の上位アドレスが変化したことを示す
検出信号が入力されると、前記記憶装置に前記上位アド
レスを供給し、前記検出信号が入力されない場合には前
記記憶装置に前記指定アドレス情報の下位アドレスを供
給する記憶装置制御回路と、前記選択情報が変化すると、前記検出信号を前記記憶装
置制御回路に供給する検出手段とを具備することを特徴
とするデータ処理装置。