JPH05159584A

JPH05159584A - 連想記憶装置

Info

Publication number: JPH05159584A
Application number: JP3349030A
Authority: JP
Inventors: Toshiyuki Hiraki; 俊行平木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-12-06
Filing date: 1991-12-06
Publication date: 1993-06-25
Anticipated expiration: 2013-06-18
Also published as: JP2766416B2

Abstract

(57)【要約】【目的】エントリ数の増加に拘らず、メモリテストに
要する時間を短縮することができ、また、不良ビットが
存在した場合においても、不良ビットを含むエントリを
特定するのに要する時間を短縮することができる連想記
憶装置を得る。【構成】従来の連想記憶装置にエントリ制御回路５０
を設け、エントリデコーダ１６ａを制御することによっ
て任意の複数のエントリ４のトランスミッションゲート
１７を導通させる。これにより、当該トランスミッショ
ンゲート１７につながっているエントリ４の比較結果が
同時にセンスアンプ１８に伝わり、選択されているエン
トリ全てが一致しているか否かに縮退して出力できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリのタ
グメモリなどに用いられる連想記憶装置に係わり、特に
そのメモリテスト機構に関するものである。

【０００２】

【従来の技術】従来の連想記憶装置を用いたタグメモリ
を図５に示す。図において、１はデータを記憶し、かつ
記憶データと入力データの内容を比較する機能を有する
連想メモリ（Content Addressable Memory；以下、ＣＡ
Ｍという）セル、２は前記ＣＡＭセル１をマトリクス状
にｉ×ｊ配列したＣＡＭアレイ、３はＣＡＭセル１での
比較結果を検出するためのマッチライン（一致検出手
段）、４は前記ＣＡＭアレイ２のうち一方向（ワード線
方向）配列のＣＡＭセル１からなり、１本のマッチライ
ン３につながるエントリ、５は検索時に特定のビット列
をマスクするためのマスクレジスタ、６は前記マスクレ
ジスタ５へセットするマスクデータ、７は前記マスクレ
ジスタ５の内容を対応する個々のＣＡＭセル１に伝達す
るマスクデータ線である。

【０００３】また、８は入力アドレス、９は前記入力ア
ドレス８の上位ｉビットからなるタグアドレス、１０は
前記タグアドレス９を対応する個々のＣＡＭセル１に伝
達するタグアドレス線、１１は前記入力アドレス８の下
位ｐビットからなるエントリアドレス、１２はマスクデ
ータ線７とタグアドレス線１０を入力とする論理積回路
（無効化手段）、１３，１４はビット線（ビット線１４
は負論理であるので、以下、バービット線１４と記
す）、１５，１５’は論理積回路１２の出力またはタグ
アドレス線１０の電位をドライブしてビット線１３，バ
ービット線１４に伝えるドライバー、１６は前記エント
リアドレス１１をデコードして前記エントリ４のうち１
エントリを選択するエントリデコーダ、１７は前記エン
トリデコーダ１６の出力がゲートに接続され、一端が前
記マッチライン３に接続されたトランスミッションゲー
ト、１８は前記トランスミッションゲート１７の他端に
つながるセンスアンプ、３０はエントリデコーダ１６の
出力信号であるエントリ選択信号である。

【０００４】このような従来の連想記憶装置を使用した
タグメモリの動作は以下の通りである。まず、通常動作
での比較動作を説明する。通常動作においては、ｉビッ
トのマスクデータ６を例えば全て“１”にしてマスクレ
ジスタ５に与えておく。ここで、外部からの入力アドレ
ス８が入力されると、この入力アドレス８の一部である
タグアドレス９のｉビットは、検索データとしてタグア
ドレス線１０を介してＣＡＭアレイ２に伝わる。この
時、マスクレジスタ５の内容が全て“１”なので、タグ
アドレス９の値がそのまま論理積回路１２，ドライバー
１５を介してビット線１３に伝わり、またドライバー１
５’を介してタグアドレス９の反転データがバービット
線１４に伝わる。

【０００５】次に、個々のＣＡＭセル１において、ビッ
ト線１３，バービット線１４に伝えられたタグアドレス
９と記憶されているデータとの比較が同時に行なわれ
る。この比較は、ＣＡＭセル１の比較機能によって行な
われる。各エントリ４において全てのＣＡＭセル１が一
致すれば、当該エントリ４のマッチライン３は一致を示
すレベル，例えば“Ｈ”レベルに保たれる。逆に、１つ
のエントリ４内で１ビットでも不一致であれば、当該エ
ントリ４のマッチライン３は不一致を示すレベル，例え
ば“Ｌ”レベルとなる。また、入力アドレス８の一部で
あるエントリアドレス１１のｐビットはエントリデコー
ダ１６でデコードされ、そのデコード結果により選択さ
れたエントリ４のトランスミッションゲート１７が導通
状態となる。そのマッチライン３に示されたレベルをセ
ンスアンプ１８で増幅し、検索データであるタグアドレ
ス９と記憶内容との比較結果を示す一致信号として出力
される。

【０００６】前記ＣＡＭセル１は図６に示すように、ビ
ット線１３，バービット線１４およびワード線４０に接
続された一般的なランダムアクセスメモリ（ＲＡＭ）素
子６０と、ビット線１３，バービット線１４に接続され
た２個のトランジスタ１９，２０と、マッチライン３と
ＧＮＤ間に接続されたディスチャージトランジスタ２１
とから構成されており、例えば前記ＲＡＭ素子６０に
“１”である“Ｈ”レベルが記憶されているときに、検
索データとして“０”である“Ｌ”レベルがビット線１
３を介して、また“Ｈ”レベルがバービット線１４を介
して入力された場合、前記ディスチャージトランジスタ
２１はオンするので、マッチライン３は不一致を示す
“Ｌ”レベルとなる。また、検索データが“１”である
“Ｈ”レベルの場合、前記ディスチャージトランジスタ
２１はオンされないので、マッチライン３は一致を示す
“Ｈ”レベルに保たれる。

【０００７】以上のように、エントリ４内の全てのＣＡ
Ｍセル１において、検索データと記憶データが一致すれ
ばマッチライン３は“Ｈ”レベルに保たれ、１ビットで
も不一致であれば“Ｌ”レベルとなり、エントリデコー
ダ１６で選択されたエントリ４の結果が一致信号として
センスアンプ１８より出力される。

【０００８】次に、メモリテスト時の動作について説明
する。メモリテストではタグメモリの全ＣＡＭセル１の
テストを行なう。まず、全ＣＡＭセル１に例えば全て
“１”を書き込む。次に、比較結果が常に一致するよう
に、入力アドレス８のタグアドレス９のｉビットを全て
“１”に固定し、エントリアドレス１１のｐビットが
“００・・・０”から“１１・・・１”までの２^p通り
に対して先に述べた比較動作を繰り返す。その結果が全
て一致を示せば、全ＣＡＭセル１が正常に動作している
ことが確認できる。また、あるエントリ４で不一致とな
れば、そのエントリ４内に不良のＣＡＭセル１が存在す
ることになる。

【０００９】一方、一般的な連想記憶装置では、比較し
たくないビット列をマスクレジスタ５に設定することが
できる。この機能を用いて、マスクデータ６をマスクレ
ジスタ５にセットし、１ビットのみの比較を行なうこと
で、そのエントリ４のビット内容を判定し、不良のＣＡ
Ｍセル１を特定することができる。

【００１０】このマスク機能の動作について説明する。
まず、マスクレジスタ５に“０”をセットすると、セッ
トされたビット列のビット線１３は、論理積回路１２に
より検索データとして与えられたタグアドレス９の値に
関係なく“Ｌ”レベルとなり、当該ビット列のビット線
１３，バービット線１４は共に“Ｌ”レベルとなる。す
なわち、このビット線１３，バービット線１４に“Ｌ”
レベルが伝わったビット列につながるＣＡＭセル１は、
そのディスチャージトランジスタ２１がオフするため、
マスク状態となる。これによって、マスクされていない
ビット列の比較結果のみで一致，不一致を検出する。

【００１１】ここでまず、マスクレジスタ５にマスクデ
ータ６として“１，０，・・・，０”をセットし、入力
アドレス８のタグアドレス９に全て“１”を与える。こ
のマスクレジスタ５の値はマスクデータ線７を経て、タ
グアドレス９の値はタグアドレス線１０を経て論理積回
路１２に入力される。そして、マスクレジスタ５の１ビ
ット目（ＭＲ0）の値は“１”であるので、ビット線１
３は“Ｈ”レベルが，バービット線１４は“Ｌ”レベル
が伝わる。また、マスクレジスタ５の２ビット目以降
（ＭＲ1〜ＭＲi-1）の値は“０”であるので、そのビッ
ト列につながる（０，１）から（ｊ−１，ｉ−１）のＣ
ＡＭセル１はマスクされる。

【００１２】これにより、（０，０）から（ｊ−１，
０）のＣＡＭセル１のうち記憶データが“１”のＣＡＭ
セル１では、そのディスチャージトランジスタ２１はオ
フし、そのＣＡＭセル１を含むエントリ４のマッチライ
ン３は一致を示す“Ｈ”レベルを保つ。逆に、記憶デー
タが“０”のＣＡＭセル１では、そのディスチャージト
ランジスタ２１はオンし、そのＣＡＭセル１を含むエン
トリ４のマッチライン３は不一致を示す“Ｌ”レベルと
なる。そして、エントリアドレス１１で指定されたエン
トリ４のマッチライン３のレベルがセンスアンプ１８で
増幅され、一致信号が出力される。

【００１３】同様の比較動作を、マスクデータ６が
“０，０，・・・，１”までのｉ回行なうことで、エン
トリアドレス１１で指定されたエントリ４のＣＡＭセル
１のメモリテストが行なえる。この機能を用いて、不良
のＣＡＭセル１を特定することができる。

【００１４】

【発明が解決しようとする課題】以上のような構成の従
来の連想記憶装置のメモリテストでは、１エントリ毎の
比較結果を順次出力することによりテストを行なってい
た。また、ビット不良を特定化する際には、不良と判断
されたエントリに対して連想記憶装置のマスク機能を用
いて不良ビットを特定化していた。従って、ビット不良
が存在しない場合においても、エントリ数分比較動作を
行なわなくてはならず、また、不良ビットが存在する場
合、不良ビットを含むエントリを特定化するための比較
動作に要する時間が長大化するという問題がある。

【００１５】本発明は上記のような問題点を解消するた
めになされたもので、エントリ数の増加に拘らず、メモ
リテストに要する時間を短縮することができ、また、不
良ビットが存在した場合においても、不良ビットを含む
エントリを特定するのに要する時間を短縮することがで
きる連想記憶装置を得ることを目的とする。

【００１６】

【課題を解決するための手段】本発明の請求項１では、
記憶しているデータと入力されたデータとを比較する機
能を有するメモリセルがマトリクス状に配列されたメモ
リアレイと、前記メモリアレイのワード線方向に配列さ
れてエントリを形成している全メモリセルが記憶してい
るデータと入力された検索データとが一致しているか否
かを検出する一致検出手段と、検索データと共に入力さ
れたエントリアドレスをデコードして前記エントリを選
択するエントリデコーダとを備え、選択されたエントリ
の一致検出結果を出力するようにした連想記憶装置にお
いて、任意の複数のエントリを同時に指定するためのエ
ントリ指定信号を出力するエントリ制御手段と、前記エ
ントリ指定信号に基づき複数のエントリを同時に選択す
る複数エントリ選択手段とを備えたものである。

【００１７】また、請求項２では、マスク機能を有する
連想記憶装置に上記と同様のエントリ制御手段と複数エ
ントリ選択手段とを備えたものである。

【００１８】また、請求項３では、上記請求項１または
請求項２の連想記憶装置のエントリ制御手段を、所定ビ
ットのシフトレジスタで構成し、各ビットの出力をエン
トリ指定信号としたものである。

【００１９】

【作用】本発明の請求項１における連想記憶装置では、
エントリ指定信号に従い任意の複数のエントリの比較結
果を縮退し、これら複数のエントリの一致信号として出
力できる。

【００２０】また、請求項２では、任意のビット列を検
索の対象から除かせるようにするためのマスク信号と組
み合わせることにより、任意のエントリの任意のビット
列，つまり任意のブロックについて検索することが可能
である。

【００２１】また、請求項３では、シフトレジスタを用
いてエントリ指定信号を変化させることにより、不良ビ
ットを含むエントリを効率的に特定することができる。

【００２２】

【実施例】以下、本発明の一実施例を図について説明す
る。なお、前記図５，図６と同一または相当部分には同
一の符号を用いて説明を省略する。図１は、本発明によ
る連想記憶装置を用いたタグメモリの一実施例を示す構
成図である。図において、５０は任意の複数のエントリ
を同時に指定するためのエントリ制御回路、５１はエン
トリ制御回路５０の出力信号で、エントリデコーダ１６
ａに入力されるｐビットのエントリ指定信号である。エ
ントリデコーダ１６ａは、従来の機能の他に、上記エン
トリ指定信号５１に基づき複数のエントリを同時に選択
する機能が付加されている。

【００２３】図２は、セット／リセット機能付きＤラッ
チで構成したエントリ制御回路５０の一構成例である。
図において、５２はエントリアドレスに対応して設けら
れたｐビットのセット／リセット機能付きＤラッチで、
エントリデコーダ１６ａを制御するための設定値を保持
しておくエントリ制御レジスタである。５３はエントリ
制御レジスタ５２に値を設定するエントリレジスタ設定
信号、５４はエントリ制御レジスタ５２をセットするセ
ット信号、５５はエントリ制御レジスタ５２をリセット
するリセット信号、５６はエントリ制御レジスタ５２の
同期をとるクロック信号、５７は論理和回路であり、各
エントリ制御レジスタ５２はクロック入力により１ビッ
トシフトレジスタとして機能する。

【００２４】図３は、エントリデコーダ１６ａの一構成
例である。図において、１６１はエントリアドレス１１
のｐビットの反転信号を生成するインバータ、１６２は
エントリアドレス１１の各ビット信号又はその反転信号
とエントリ指定信号５１の各ビット信号のそれぞれ対応
するものの論理和をとる論理和回路、１６３はエントリ
毎に各論理和回路１６２の出力の論理積をとる論理積回
路であり、その出力がエントリ選択信号３０となる。上
記論理和回路１６２により本願の複数エントリ選択手段
が実現されている。

【００２５】次に動作について説明する。通常の比較動
作は、まず図２に示すリセット信号５５によりエントリ
制御レジスタ５２の値を全て“０”にリセットしたから
行なう。その後の動作は、従来例で述べた動作と同じで
あるので省略し、ここでは、本発明における連想記憶装
置のメモリテスト方法について説明する。本メモリテス
トでは、従来例で述べたエントリアドレス１１で指定さ
れる各々のエントリ４の比較結果を順次出力してテスト
するのではなく、エントリ制御回路５０を用いて複数の
エントリ４の比較結果を縮退させて行なう。

【００２６】まず、全ＣＡＭセル１に例えば全て“１”
を書き込む。そして、比較結果が常に一致するように入
力アドレス８のタグアドレス９を全て“１”に固定し、
比較動作を行なう。この比較動作は通常の比較動作と同
じである。次に、エントリ制御回路５０のエントリ制御
レジスタ５２に、エントリレジスタ設定信号５３もしく
はセット信号５４により値を設定する。ここではセット
信号５４を用いた場合について説明する。まず、セット
信号５４によりエントリ制御レジスタ５２の値を全て
“１”にセットする。設定された値は、エントリ指定信
号５１としてエントリデコーダ１６ａに入力される。エ
ントリデコーダ１６ａでは、エントリ指定信号５１とエ
ントリアドレス１１を受けて、図３に示した回路に従
い、デコードしてその結果を出力する。今、エントリ指
定信号５１は全て“１”であるので、論理和回路１６２
によりエントリアドレス１１の如何に拘らず、エントリ
デコーダ１６ａの出力であるエントリ選択信号３０は全
て“１”となり、全エントリ４のトランスミッションゲ
ート１７は全て導通状態なる。すなわち、この全エント
リの比較結果がセンスアンプ１８に伝わる。センスアン
プ１８は、全ＣＡＭセル１の一致信号として縮退した結
果を出力する。

【００２７】この比較結果が一致を示せば、全ＣＡＭセ
ル１が正常に動作していることが確認でき、この１回の
比較動作でメモリテストを終了することができる。ま
た、不一致となれば、どこかに不良のＣＡＭセル１が存
在することになるので、検索領域を１回目の比較動作時
より小さくして２回目の比較動作を行なう。１回目の比
較動作が不一致であったとし、２回目の比較動作を行な
う。タグアドレス９は前回同様全て“１”にしたままで
行なう。

【００２８】２回目の比較動作では、まずエントリ制御
レジスタ５２の値をクロック信号５６に従い、“１，
１，１，・・・，１”から“０，１，１，・・・，１”
へと右へ１ビットシフトさせる。この値がエントリ指定
信号５１としてエントリデコーダ１６ａに入力される。
エントリデコーダ１６ａでは、このエントリ指定信号５
１とエントリアドレス１１を受けてデコードしてその結
果を出力するが、エントリ指定信号５１の第２ビット目
以降全て“１”であるので、エントリアドレス１１の第
２ビット目以降はマスクされる。つまり、エントリ指定
信号５１の“０”に対応するエントリアドレス１１の第
１ビット目が有効となる。

【００２９】ここで、エントリアドレス１１の第１ビッ
ト目を“０”とすると、このエントリデコーダ１６ａの
出力は、全エントリ４の上位１／２エントリ分，つまり
２^p／２^kエントリ（ｐ：エントリアドレスのビット数、
ｋ：エントリアドレスの有効ビット数）が“１”とな
る。例えば、エントリアドレス１１が８ビットであれ
ば、１２８（２⁸／２¹）エントリが“１”となる（以
下、エントリアドレスを８ビットとして説明する）。そ
して、この１２８エントリのトランスミッションゲート
１７が導通状態となり、その比較結果がセンスアンプ１
８に伝わる。センスアンプ１８は、この１２８エントリ
の全ＣＡＭセル１の一致信号として縮退した結果を出力
する。

【００３０】この比較結果が一致を示せば、全エントリ
の上位１２８エントリが正常に動作していることが確認
できる。また、不一致となれば、この１２８エントリの
どこかに不良のＣＡＭセル１が存在することになるの
で、検索領域を２回目の比較動作時より小さくして３回
目の比較動作を行なう。２回目の比較動作が不一致であ
ったとし、３回目の比較動作を行なう。タグアドレス９
は前回同様全て“１”にしたままで行なう。

【００３１】３回目の比較動作では、前回同様にエント
リ制御レジスタ５２の値をクロック信号５６に従い、
“０，１，１・・・，１”から“０，０，１，・・・，
１”へと右へ１ビットシフトさせる。この値がエントリ
指定信号５１としてエントリデコーダ１６ａに入力され
る。エントリデコーダ１６ａでは、前回同様このエント
リ指定信号５１とエントリアドレス１１を受けてデコー
ドしてその結果を出力するが、エントリ指定信号５１の
第３ビット目以降全て“１”であるので、エントリアド
レス１１の第３ビット目以降はマスクされる。つまり、
エントリ指定信号５１の“０”に対応するエントリアド
レス１１の上位２ビットが有効となる。

【００３２】ここで、エントリアドレス１１の第１ビッ
ト目，第２ビット目を“０，０”とすると、このエント
リデコーダ１６ａの出力は、全エントリ４の上位１／４
エントリの６４（２⁸／２²）エントリが“１”となる。
そして、この６４エントリのトランスミッションゲート
１７が導通状態となり、その比較結果がセンスアンプ１
８に伝わる。センスアンプ１８は、この６４エントリの
全ＣＡＭセル１の一致信号として縮退した結果を出力す
る。

【００３３】この比較結果が一致を示せば、全エントリ
の上位６４エントリが正常に動作していることが確認で
き、下位６４エントリに不良のＣＡＭセル１が存在する
ことになる。また、不一致となれば、この上位６４エン
トリのどこかに不良のＣＡＭセル１が存在することにな
る。３回目の比較結果が一致であったとし、４回目の比
較動作を行なう。タグアドレス９は前回同様全て“１”
にしたままで行なう。

【００３４】４回目の比較動作では、３回目の比較動作
が一致していることから、下位６４エントリ内に不良の
ＣＡＭセル１が存在することになるので、下位６４エン
トリ内の上位３２エントリを比較の対象とする。前回同
様にエントリ制御レジスタ５２の値をクロック信号５６
に従い、“０，０，１，・・・，１”から“０，０，
０，１，・・・，１”へと右へ１ビットシフトさせる。
この値がエントリ指定信号５１としてエントリデコーダ
１６ａに入力される。エントリデコーダ１６ａでは、こ
のエントリ指定信号５１とエントリアドレス１１を受け
てデコードしてその結果を出力するが、エントリ指定信
号５１の第４ビット目以降全て“１”であるので、エン
トリアドレス１１の第４ビット目以降はマスクされる。
つまり、エントリ指定信号５１の“０”に対応するエン
トリアドレス１１の上位３ビットが有効となる。

【００３５】ここで、エントリアドレス１１の第１ビッ
ト目，第２ビット目，第３ビット目を“０，１，０”と
すると、このエントリデコーダ１６ａの出力は、全エン
トリ４の１／８エントリ分の３２（２⁸／２³）エントリ
が“１”となる。そして、この３２エントリのトランス
ミッションゲート１７が導通状態となり、その比較結果
がセンスアンプ１８に伝わる。センスアンプ１８は、こ
の３２エントリの全ＣＡＭセル１の一致信号として縮退
した結果を出力する。

【００３６】この比較結果が一致を示せば、検索した３
２エントリが正常に動作していることが確認でき、残り
の３２エントリに不良のＣＡＭセル１が存在することに
なる。また、不一致となれば、この３２エントリのどこ
かに不良のＣＡＭセル１が存在することになる。以上の
ようにして、比較領域を全エントリから順に１／２ずつ
狭めて比較することによって、不良のＣＡＭセル１を含
むエントリ４を特定化することができる。図４に、１回
目の比較動作から４回目の比較動作までのタグメモリの
比較領域を示す。

【００３７】特定化されたエントリ４内に含まれる不良
のＣＡＭセル１の特定化は、従来例で説明したマスク機
能を用いて１ビットのみの比較を順次行ない、そのエン
トリ４のビット内容を判定することで特定化できる。ま
た、エントリ指定信号とマスク信号とを組み合わせるこ
とにより、任意のエントリの任意のビット列，つまり任
意のブロックについて検索することが可能である。

【００３８】なお、本実施例では、エントリ制御回路を
複数の１ビットＤラッチで順次シフトできるように構成
し、このようなシフトレジスタを用いてエントリ指定信
号を変化させることにより、不良ビットを含むエントリ
を効率的に特定することができるようにした場合につい
て説明したが、複数の１ビットレジスタに独立に値をセ
ットして動作させる構成にしてもよいことは言うまでも
ない。

【００３９】

【発明の効果】以上のように、本発明の連想記憶装置に
よれば、エントリ指定信号に従い任意の複数のエントリ
の比較結果を全部一致しているか否かに縮退して出力で
きる構成にしたので、各エントリの比較結果を順次出力
せずともメモリテストが行なえ、メモリテストに要する
時間を短縮することができる。また、不良ビットが存在
する場合においても、検索領域を順に狭めて比較するこ
とで、不良ビットを含むエントリの特定化に要する時間
を短縮できるなどの効果が得られる。

【００４０】また、任意のビット列を検索の対象から除
かせるようにするためのマスク信号と上記のエントリ指
定信号を組み合わせることにより、任意のエントリの任
意のビット列，つまり任意のブロックについて検索する
ことが可能となる。

【００４１】また、シフトレジスタを用いてエントリ指
定信号を変化させることにより、不良ビットを含むエン
トリの特定化を効率的に行なうことができる。

【図面の簡単な説明】

【図１】本発明の連想記憶装置を用いたタグメモリの一
実施例を示す構成図である。

【図２】図１のエントリ制御回路の一構成例を示す回路
図である。

【図３】図１のエントリデコーダの一構成例を示す回路
図である。

【図４】１回目の比較動作から４回目の比較動作までの
タグメモリの比較領域を示す図である。

【図５】従来の連想記憶装置を用いたタグメモリの一例
を示す構成図である。

【図６】ＣＡＭセルの一構成例を示す回路図である。

【符号の説明】

１ＣＡＭセル（メモリセル）２ＣＡＭアレイ（メモリアレイ）３マッチライン（一致検出手段）４エントリ５マスクレジスタ８入力アドレス９タグアドレス（検索データ）１１エントリアドレス１２論理積回路（無効化手段）１６，１６ａエントリデコーダ３０エントリ選択信号５０エントリ制御回路（エントリ制御手段）５１エントリ指定信号５２エントリ制御レジスタ（シフトレジスタ）１６２論理和回路（複数エントリ選択手段）

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【手続補正書】

【提出日】平成４年１０月１４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】ここでまず、マスクレジスタ５にマスクデ
ータ６として“１，０，・・・，０”をセットし、入力
アドレス８のタグアドレス９に全て“１”を与える。こ
のマスクレジスタ５の値はマスクデータ線７を経て、タ
グアドレス９の値はタグアドレス線１０を経て論理積回
路１２に入力される。そして、マスクレジスタ５の１ビ
ット目（ＭＲ0）の値は“１”であるので、ビット線１
３は“Ｈ”レベルが，バービット線１４は“Ｌ”レベル
が伝わる。また、マスクレジスタ５の２ビット目以降
（ＭＲ1〜ＭＲi-1）の値は“０”であるので、そのビッ
ト列につながるＣＡＭセル１はマスクされる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】これにより、第１列目のビット線につなが
るＣＡＭセル１のうち記憶データが“１”のＣＡＭセル
１では、そのディスチャージトランジスタ２１はオフ
し、そのＣＡＭセル１を含むエントリ４のマッチライン
３は一致を示す“Ｈ”レベルを保つ。逆に、記憶データ
が“０”のＣＡＭセル１では、そのディスチャージトラ
ンジスタ２１はオンし、そのＣＡＭセル１を含むエント
リ４のマッチライン３は不一致を示す“Ｌ”レベルとな
る。そして、エントリアドレス１１で指定されたエント
リ４のマッチライン３のレベルがセンスアンプ１８で増
幅され、一致信号が出力される。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】次に動作について説明する。通常の比較動
作は、まず図２に示すリセット信号５５によりエントリ
制御レジスタ５２の値を全て“０”にリセットしてから
行なう。その後の動作は、従来例で述べた動作と同じで
あるので省略し、ここでは、本発明における連想記憶装
置のメモリテスト方法について説明する。本メモリテス
トでは、従来例で述べたエントリアドレス１１で指定さ
れる各々のエントリ４の比較結果を順次出力してテスト
するのではなく、エントリ制御回路５０を用いて複数の
エントリ４の比較結果を縮退させて行なう。

Claims

【特許請求の範囲】

【請求項１】記憶しているデータと入力されたデータ
とを比較する機能を有するメモリセルがマトリクス状に
配列されたメモリアレイと、前記メモリアレイのワード
線方向に配列されてエントリを形成している全メモリセ
ルが記憶しているデータと入力された検索データとが一
致しているか否かを検出する一致検出手段と、検索デー
タと共に入力されたエントリアドレスをデコードして前
記エントリを選択するエントリデコーダとを備え、選択
されたエントリの一致検出結果を出力するようにした連
想記憶装置において、任意の複数のエントリを同時に指定するためのエントリ
指定信号を出力するエントリ制御手段と、前記エントリ
指定信号に基づき複数のエントリを同時に選択する複数
エントリ選択手段とを備えたことを特徴とする連想記憶
装置。
【請求項２】記憶しているデータと入力されたデータ
とを比較する機能を有するメモリセルがマトリクス状に
配列されたメモリアレイと、前記メモリアレイのワード
線方向に配列されてエントリを形成している全メモリセ
ルが記憶しているデータと入力された検索データとが一
致しているか否かを検出する一致検出手段と、前記一致
検出手段による一致検出に際して各ビット列毎に比較機
能を無効化する無効化手段と、前記無効化手段を機能さ
せるか否かをそれぞれのビット列について設定するため
のデータがセットされるマスクレジスタと、検索データ
と共に入力されたエントリアドレスをデコードして前記
エントリを選択するエントリデコーダとを備え、選択さ
れたエントリの一致検出結果を出力するようにした連想
記憶装置において、任意の複数のエントリを同時に指定するためのエントリ
指定信号を出力するエントリ制御手段と、前記エントリ
指定信号に基づき複数のエントリを同時に選択する複数
エントリ選択手段とを備えたことを特徴とする連想記憶
装置。
【請求項３】エントリ制御手段は、所定ビットのシフ
トレジスタで構成され、各ビットの出力をエントリ指定
信号としたことを特徴とする請求項第１項または請求項
第２項記載の連想記憶装置。