SU673035A1 - Устройство дл одновременного суммировани нескольких двоичных чисел - Google Patents

Description

ферного регистра, второй вход - с выходом второго буферного регистра, третий вход - с выходом третьего буферного регистра , четвертый вход - с выходом регистра поразр дных сумм, первый выход суммирующего блока соединен с входом четвертого буферного регистра, а второй выход - с входом п того буферного регистра .

Цель достигаетс  также тем, что суммирующий блок содержит в каждом разр де логические элементы Исключающее ИЛИ, И и ИЛИ, причем входы первого элемента Исключающее ИЛИ и первого элемента И подключены к первому и второму входам соответствующего разр да суммирующего блока, третий и четвертый входы которого подключены к входам второго элемента Исключающее ИЛИ, выход первого элемента Исключающее ИЛИ соединен с первыми входами третьего элемента Исключающее ИЛИ и второго элемента И, вторые входы которых подключены к третьему входу соответствующего разр да суммирующего блока, четвертый, вход которого соединен с первым выходом третьего элемента И, второй вход которого соединен с выходом третьего элемента Исключающее ИЛИ, а выход - с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу четвертого элемента И, входы четвертого элемента Исключающее ИЛИ подключены к выходам первого и второго элементов Исключающее ИЛИ, а выход - к первым входам четвертого элемента И и п того элемента Исключающее ИЛИ, вторые входы которых подключены к входу переноса из предыдущего разр да суммирующего блока , входы второго элемента ИЛИ соединены с выходами первого и второго элементов И, а выход - с выходом переноса в последующий разр д суммирующего блока, выходы п того элемента Исключающее ИЛИ и первого элемента ИЛИ подключены соответственно к первому и второму .выходам данного разр да суммирующего блока.

На фиг. 1 представлена функциональна  схема устройства; на фиг. 2 - два разр да суммирующего блока.

Устройств о. содержит трехвходовые сумматоры 1, 2, 3, 4, буферные регистры 4, 5, 6, суммирующий блок 7, буферные регистры 8, 9, 10, трехвходовый сумматор 11, регистр поразр дных сумм 12, регистр поразр дных переносов 13, входные шины слагаемых 14, 15, 16, 17, 18, 19 устройства, выходную шину 20 поразр дных сумм устройства и выходную шину 21 поразр дных переносов устройства.

Суммирующий блок 7 содержит в каждом разр де элементы Исключающее ИЛИ 22, 23, 24, 25, элементы И 26, 27, элемент ИЛИ 28, элемент Исключающее ИЛИ 29, элементы И 30, 31, элемент ИЛИ 32, входы

33, 34, 35, 36 разр да блока, вы.ходы 37, 38 разр да блока, вход 39 переноса из предыдущего разр да блока, выход 40 переноса из предыдущего разр да блока. Сложение двоичных чисел на предлагаемом устройстве может производитьс  непрерывно. В то врем  как информаци  первых шести слагаемых, обработанна  на логике первого уровн  (сумм1аторы 1, 2, 3)

(фиг. 1) и на логике второго уровн  (суммирующий блок 7), поступает на буферные регистры 8, 9, 10 второго уровн , на входные щины слагаемых 14, 15, 16, 17, 18, 19 подаетс  следующа  группа слагаемых.

Одновременно с поступлением информации первых шести слагаемых, обработанной на логике третьего уровн  (сумматор М) и имеющей вид поразр дных сумм и перекосов результата сложени , на регистры поразр дных сумм 12 и поразр дных переносов 13, информаци  второй группы слагаемых , обработанна  на логике первого уровн , поступает на буферные регистры 4, 5, 6 первого уровн . Таким образом, осуществл етс  совмещение во времени нескольких последовательных операций сложени .

Устройство работает в режиме с накоплением суммы.

Результат сложени  очередной группы слагаемых добавл етс  к результату сложением следующей группы слагаемых на стадии его формировани .

Таким образом, производитс  накапливание суммы.

Структура суммирующего блока 7 показана на примере выполнени  двух разр дов (фиг. 2).

Разр ды слагаемых G/..I.I и bi+ (uj + bi)

подаютс  .на входы 33 и 34 разр да блока и соответственно на входы элемента Исключающее ИЛИ 22 и wa входы элемента И 31. Разр ды слагаемых c,-.fi и (Ci и di) подаютс  на входы разр да блока

н соответственно на входы элемента Исключающее ИЛИ 24. Кроме того, рНзр д слагаемого Гс,) подаетс  на первый вход элемента Исключающее ИЛИ 23 и на второй вход элемента И 30. .

Разр д слагаемых d,--M (di) подаетс  на

второй вход элемента И. Выход элемента Исключающее ИЛИ 22 соединен с вторым входом элемента Исключающее ИЛИ 23, с первым входом элемента Исключающее

ИЛИ 25 и с первым входом элемента И 30, второй вход элемента Исключающее 11ЛИ 25 соеданен с выходом элемента Исключающее ИЛИ 24, выход элемента Исключающее ИЛИ 23 соединен с первым входом элемента И 26, выход элемента Исключающее ИЛИ 25 соединен с первым вхоиом элемента И 27 и с первым входом элемента Исключающее ИЛИ 29, выход элемента И 26 соединен с первым входом

элемента ИЛИ 28, второй вход элемента

ИЛИ 28 соединен с выходом элемента И 27, выход элемента И 30 соединен с нервым входом элемента ИЛИ 32, второй вход элемента ИЛИ 32 соединен с выходом элемента И 31, выход элемента ИЛИ 25 соединен со входами элемента И 27 и элемента Исключающее ИЛИ 29 последующего разр да блока. На выходе элемента ИЛИ 28 формируетс  разр д норазр дного нереноса p/+i (Рг), на выходе элемента Исключающее ИЛИ 29 формируетс  разр д норазр дной суммы.

Замена двух сумматоров комбинационной схемой суммирующего блока позвол ет на 10% увеличить частоту синхронизации , иснользуемой в устройстве, и повысить быстродействие устройства.

Использование предлагаемого изобретени  позвол ет также сэкономить но ср-авнению с прототипом 68 схем сложени  но модулю два и 68 элементов И-ИЛИ дл  68-разр дного сумматора.

Claims (2)

1. Устройство дл  одновременного суммировани  нескольких двоичных чисел, содержащее трехвходовые сумматоры, регистры поразр дных сумм и поразр дных переносов и буферные регистры, входы первого сумматора соединены с входными щинами первого, второго и третьего слагаемых устройства , входы второго сумматора соединены с входными шинами четвертого, п того и шестого слагаемых устройства, выходы первого сумматора и выход суммы второго сумматора соединены со входами третьего сумматор-а, выход суммы третьего сумматора соединен с входом первого буферного регистра, выход переноса третьего сумматора соединен с входом второго буферного регистра, выход переноса второго сумматора соединен с входом третьего буферного регистра, первый вход четвертого сумматор.а соединен с выходом -четвертого буферного регистра, второй вход четвертого сумматора соединен с выходом п того буферного регистра, третий вход четвертого сумматора соединен с выходом щестого буферного регистра, выход суммы четвертого сумматора соединен с входом регистра поразр дных сумм, выход переноса четвертого сумм.атора соединен с входом регистра норазр дных переносов, выход регистра поразр дных сумм соединен с выходной Щиной норазр дных сумм устройства, выход регистра поразр дных переносов соединен с выходной шиной поразр дных переносов устройства и с входом шестого буферного регистра, отличающеес  тем, что, с целью увеличени  быстродействи  устройства, в него введен суммирующий блок, первый вход которого соединен с выходом первого буферного регистр|а, второй вход - с выходом второго буферного регистра, третий вход - с выходом третьего буферного регистра, четвертый вход - с выходом регистра поразр дных сумм, первый выход суммирующего блока соединен с входом четвертого буферного регистра, а второй выход - с входом п того буферного регистра.

2. Устройство дл  одновременного суммировани  нескольких двоичных чисел по п. 1, отличающеес  тем, что суммирующий блок содержит в каждом разр де

логические элементы Исключающее ИЛИ, И и ИЛИ, причем входы первого элемента Исключающее ИЛИ и первого элемента И подключены к первому и второму входам соответствующего разр да суммирующего блока, третий и четвертый входы которого подключены к входам второго элемента Исключающее ИЛИ, выход первого элемента Исключающее ИЛИ соединен с первыми входами третьего элемента Исключающее ИЛИ и второго элемента И, вторые входы которых подключены к третьему входу соответствующего разр да суммирующего блока, четвертый вход которого соединен с первым выходом третьего элемента И, второй вход которого соединен с выходом третьего элемента Исключающее ИЛИ, а выход - с нервым входом первого элемента ИЛИ, второй вход которого подключен к выходу.четвертого элемента И, входы четвертого элемента Исключающее ИЛИ подключены к выходам первого и второго элементов Исключающее ИЛИ, а выход - к первым входам четвертого элемента И н п того элемента

Исключающее ИЛИ, вторые входы которых подключены к входу переноса из предыдущего разр да суммирующего блока, входы второго элемента ИЛИ соединены с выходами нервого и второго элементов И, а выход -

с ВЫХОДОМ переноса в последующий разр д суммирующего блока, выходы п того элемента Исключающее ИЛИ и первого элемента ИЛИ подключены соответственно к первому и второму выходам данного разр да суммирующего блока.

Источники информации, прин тые во внимание при экспертизе:

1.Гаврилов Ю. В. и Пучко А. Н. Арифметические устройства быстродействующих

SUBAIi. М., «Советское радио, 1970, с. 133-180.

2.Устройство дл  выполнени  арифметических операций с плавающей зап той в

вычислительной системе 1В.М 360, 91. Экспресс-информаци  «Вычислительна  техника , № 29, 1967.

( if Г5 ГВ

L

17 tff tg JiI

202

35 36

J L

J L

/o

13

(риг. 1

39

Г

3ff