RU1837316C - Устройство дл распределени задач в вычислительной системе - Google Patents

Description

сл

с

Изобретение относитс  к вычислитель- ой технике, в частности к устройствам дл  распределени  задач в вычислительной системе .

| Целью изобретени   вл етс  увеличение количества обслуженных задач за ди- р ективное врем  в вычислительной системе, Поставленна  цель достигаетс  тем, что в устройство, содержащее матрицу пхп триггеров (где п - число задач), первую и вторую пруппы блоков элементов И, группу элементов ИЛИ-НЕ, первую и вторую группу элементов И, группу триггеров, первый и Еторой и третий элементы ИЛИ. элемент И, г ервый элемент задержки, первую группу f егистров, блок элементов ИЛИ, первый и Е торой блоки преобразовани  кодов, матрицу элементов сравнени , причем Р-й инфор- ационный вход устройства подключен к ходам установки в 1 Tpj/итеров Р-й строки атрицы триггеров (, п, где п - число адач), К-й вход (, п) номера задачи устройства соединен с информационным входом Р-го регистра первой группы, вход запуска устройства соединен с первым входом первого элемента ИЛИ и входами установки в О триггеров группы, К-й вход сброса устройства соединен с входами установки в О триггеров К-й строки матрицы, выход КР-го триггера матрицы подключен к К-му входу Р-го элемента ИЛИ-НЕ группы, выход первого элемента ИЛИ соединен с первым входом элемента И, выходы элементов ИЛИ-НЕ группы подключены к соответствующему входу второго элемента ИЛИ, первым входам элементе И первой группы, выходы которых соединены с входами установки в 1 триггеров группы и с вторыми входами блоков элементов И первой группы , выход М-го разр да Р-го регистра соединен с.М-м входом соответственно Р-го блока элементов И первой группы, выходы триггеров группы с (п+1)-ми входами элементов ИЛ И-НЕ группы, выход второго эле00 Сл ч|

со

мента ИЛИ соединен с выходом конец работы устройства и с вторым входом элемента И, выход которого через элемент задержки соединен с (п+2)-м входом первого элемента ИЛИ, с первым входом блоков элементов И второй группы и синхровыхо- дом устройства, группа выходов блока элементов ИЛИ соединена с вторыми входами блоков элементов И второй группы, выходы которых соединены с соответствующим информационным выходом устройства, выход третьего элемента ИЛИ соединен с третьим входом элемента И, группа входов готовности устройства подключена к группе входов первого преобразовател  кодов, группа выходов которого соединена с группой выходов готовности устройства, с третьими входами блоков элементов И второй группы и с группой входов третьего элемента ИЛИ, выход Р-го элемента И второй группы подключен к Р-му входу второго блока преобразовани  кодов группы, группа выходов которого соединена с вторыми входами элементов И первой группы. В него дополнительно введены треть  группа элементов И, втора  и треть  группа регистров, регистр, блок элементов И, перва  и втора  группа элементов задержки, треть  группа блоков элементов И, группа вычитателей, причем выход Р-го элемента ИЛИ-НЕ группы подключен к первому входу Ргго элемента И третьей группы, второй вход которого соединен с выходом первого элемента ИЛИ, выход Р-го элемента И третьей группы подключен к Р-м элементам задержки первой и второй группы, и по вторым входам блоков элементов И третьей группы, К-й вход времени решени  задачи устройства соединен с информационным входом Р-го регистра второй группы, выход М-го разр да которого подключен к М-му разр ду первой группы информационных входов Р-го коммутатора, к t-му разр ду второй группы информационных входов всех коммутаторов подключен t-й выходной разр д регистра, информационные входы которого подключены к выходам блока элементов И, с первыми входами которого соединены входы установки текущего времени, выходы Р-х элементов задержки первой и второй группы подключены соответственно к первому и второму управл ющим входам Р-го коммутатора, М-й разр д информационного выхода Р-го коммутатора соединен с М-м разр дом первой группы информационных входов Р-го вычитател  группы, г-й информационный выход которого подключен к первым входам r-гр разр да РК-ых(,(п-1), К(Р+1), п)и ко вторым входам r-го разр да РК-ых элементов сравнени  матрицы, выход признака

Меньше РК-го элемента сравнени  матрицы соединен с (К-1) входом, а выход признака Больше с К-ым входом Р-го элемента И второй группы, К-й вход директивного времени окончани  решени  задачи устройства , соединен с информационным входом Р-го регистра третьей группы, выход М-ro разр да которого соединен с М-м входом Р-го блока элементов третьей группы, выход t-ro

0 разр да которого соединен с t-м разр дом второй группы информационных входов вычитател  группы, выход первого элемента ИЛИ подключен к входам установки в О вычитателей устройства и ко вторым входам

5 блока элементов И. Схема устройства приведена на фиг. 1.

Устройство содержит матрицу 1 размером пхп (л - число задач) из триггеров 2, третью группу элементов ИЗ, вторую группу

0 регистров 4, регистр 5, блок элементов И б, первый и второй блоки 7 преобразовани  кодов, содержащих блок элементов И-НЕ 8, блок элементов ИЛИ-НЕ 9, первую группу элементов И 10, группу триггеров 11, пер5 вый элемент ИЛИ 12, элемент И 13, первый элемент 14 задержки, второй элемент ИЛИ 15, первую группу регистровое, первую группу блоков элементов И 17, блокэлемен- тов ИЛИ 18, первую группу элементов 19

0 задержки, матрицу элементов 20 сравнени , вторую группу элементов И 21, вторую группу блоков элементов И 22, третий элемент ИЛИ 23, вторую группу элементов 24 задержки, третью группу регистров 25,

5 третью группу блоков элементов И 26, группу 27 вычитателей, группу 28 коммутаторов, выход 29 конца работы устройства, сигнальный выход 30 готовности устройства, группу информационных выходов 31 устройства,

0 выход 32 синхронизации устройства, группу входов установки в единицу устройства 33, группу входов 34 номера задачи устройства, вход 35 запуска устройства, группу входов 36 установки в ноль устройства, вход 37 ус5 тановки текущего времени, группу входов 38 времен решени  задачи устройства, группу входов 39 директивного времени окончани  решени  задачи устройства, входы 40 готовности устройства. Увеличение количе0 ства обслуженных задач за директивное врем  в вычислительной системе достигаетс  за счет назначени  дл  каждой задачи динамического приоритета. Динамический приоритет (Гг) задачи вычисл етс  по сле5 дующей формуле:

П Г -Т -Тр,

где Т-директивное врем  окончани  решени  задачи (врем  не позже которого задача должна быть решена); Т1 - текущее врем ;

Тр - врем  решени  задачи (априорно известно).

Устройство работает следующим образом . В исходном состо нии триггеры 2, 11 и вычитатели 27 обнулены. Первоначально в триггеры 2 по входам заноситс  информа- ии  о топологии графа (вершины которого соответствуют задачам, а ветви информаци- с нно-управл ющим св з м между ними). Номер триггера, установленного в единич- ое состо ние, определ етс  пересечением строки с номером, равным номеру начальной вершины ветви, и столбца с номером, равным номеру ее конечной вершины. В соответствующий регистр 4 по входу 38 за- к оситс  планируемое врем  решени  задачи на ЭВМ, в соответствующий регистр 25 г о входу 39 - директивное врем  выполне- и  операции, в соответствующий регистр 6 по входу 34 - код номера задани  и ис- одные данные дл  его выполнени , В работе устройства можно выделить три этапа. На г ервом производитс  определение независимых заданий. На выходах соответствую- цих элементов ИЛИ-НЕ 9 в столбцах, которые соответствуют начальным вершинам информационно-управл ющего графа, По в тс  высокие потенциалы, т.к. начальные вершины не содержат вход щих вет- i ей, и триггеры 2 в этих столбцах наход тс  нулевом состо нии. Импульс запуска по ЕХОДУ 35 устройства устанавливают в нуле- toe состо ние триггеры 11, и пройд  через элемент ИЛИ 12 поступает на следующие глементы:

открывает элемент И 6 и по входу 37 в регистр 5 заноситс  значение текущего времени из счетчика времени вычислительной (истемы;

открывает те элементы И 3, которые соответствуют независимым задани м.

Сигналы с открытых элементов И 3: открывают соответствующие им элеенты И 26 и содержимое регистров 25 за- йюситс  в вычитатели 27;

I проход т через соответствующие элементы 19 задержки и, поступив на первый управл ющий вход коммутаторов 28, подключают выходы регистров 4, соответствующих независимым задани м ко входу иычитателей. 27; при этом, содержимое вы- итателей 27 уменьшаетс  на величину содержимого соответствующих регистров 4; проход т через соответствующие зле1енты 24 задержки и вторые управл ющие

ходы коммутаторов 28, при этом выходы регистра 5 подключаютс  к входам соответтвующих вычитателей 27, содержимое коорых уменьшаетс  на величину регистра 5.

локи элементов 19 и 24 задержки задержиt

вают сигнал, поступающий с элементов И 3 на врем , необходимое дл  приема информации с регистров 25 в вычитатели 27 и на врем  приема информации с регистров 4 и

вычитани  в вычитател х 27 соответственно .

На втором этапе производитс  выбор среди независимых заданий тех, которые будучи представленными в графе, имеют

0 минимальный динамический приоритет. Значени  П вычислены на первом этапе и наход тс  в вычитател х 27.

Таким образом, значени  П соответствующих независимым задани м, представ5 ленные в двоичных кодах с выхода вычитателей 27, подаютс  на матрицу 20 элементов сравнени . На выходе элементов И 21 по вл ютс  единичные сигналы в том случае, если в соответствующих вершинах

0 графа значение П - минимально.

Второй блок 7 преобразовани  кода выбирает среди единичных сигналов с выхода элемента И 21 один, который вырабатываетс  на элементе И 21 с младшим номером, и

5 подаст его на вход соответствующего элемента И 10, сигнал с выхода которого откроет соответствующий блок элементов И 17 и установит в единичное состо ние триггер 11.

0 На третьем этапе обеспечиваетс  распределение независимых выбранных заданий по свободным ЭВМ, выдача ЭВМ вычислительной системы исходных данных дл  обслуживани  заданий, установка в ну5 левое состо ние триггеров 2 матрицы 1 тех строк, номера которых соответствуют кодам номеров задач, обслуженных Э В М и обнуление вычитателей. Выбранный блок элементов И 17 пропускает на вход блока

0 элементов ИЛИ 18 код номера задани  и исходных данных с выхода соответствующего регистра 16. По входам 40 устройства подаютс  сигналы готовности от процессоров комплекса на входы первого блока 7

5 преобразовани  кода, который выбирает среди них младший и оповещает его по соответствующему выходу 30 готовности устройства о том, что ему предстоит обслужить очередное задание. Сигнал с выхода эле0 мента 14 задержки, необходимой дл  учета времени срабатывани  устройства в совокупности с с.игналом с соответствующего выхода первого блока преобразовани  кода , открывает блок элементов И 22 и пропу5 , екает на его выход, т.е. на вход младшей свободной ЭВМ в вычислительной системе код номера выбранного задани  и исходные данные дл  его выполнени . Момент выдачи определ етс  сигналом на синхровыходе 32 устройства.

В том случае, если еще остались независимые задани  (сигнал на выходе элемента ИЛИ 15 имеет единичное значение) и в комплексе остались свободные процессоры, сигнал на выходе элемента ИЛИ 23 имеет единичное значение, устройство будет запущено вновь сигналом с выхода элемента И 13. При окончании обработки одного из заданий поступит сигнал по соответствующему входу 36 установки в ноль устройства, который установит в нулевое состо ние триггеры соответствующей строки матрицы 1 и, пройд  через элемент ИЛИ 12, установит в О вычитатели устройства и далее при наличии независимых заданий и свободных процессоров вновь запустит устройство. Окончание обслуживани  всех заданий сигнализируетс  нулевым значением на выходе 29 устройства.

Таким образом, введение в устройство новых элементов, включенных по соответствующей схеме, выгодно отличает его от известных устройств тем, что позвол ет выбирать задачи и распредел ть их дл  решени  между ЭВМ вычислительной системы так, чтобы количество обслуженных задач за директивное врем  было максимально .

Ф о р м у л а и з о б р е т е н и  

Устройство дл  распределени  задач в вычислительной системе, содержащее матрицу пхп триггеров (где п - число задач), первую и вторую группы блоков элементов И, группу элементов ИЛИ-НЕ, первую и вторую группы элементов И, группу триггеров, первый, второй и третий элементы ИЛИ, элемент И, первый элемент задержки, первую группу регистров, блок элементов ИЛИ, первый и второй блоки преобразовани  кодов , матрицу элементов сравнени , причем Р-й информационный вход устройства подключен к входам установки в Г| тр иггеров Р-й строки матрицы триггеров (, п, где п - число задач), К-й вход (, п) номера задачи устройства соединен с информационным входом Р-го регистра первой группы, вход запуска устройства соединен с первым входом первого элемента ИЛИ и входами установки в О триггеров группы, К-й вход сброса устройства соединен с входами установки в О триггеров К-й строки матрицы, выход КР-го триггера матрицы подключен к К-му входу Р-го элемента ИЛИ-НЕ группы, выход первого элемента ИЛИ соединен с первым входом элемента И, выходы элементов ИЛИ-НЕ группы подключены к соответствующему входу второго элемента ИЛИ, первым входам элементов И первой группы, выходы которых соединены с входами установки в 1 триггеров группы и с вторыми

входами блоков элементов И первой группы , выход М-ro разр да Р-го регистра соединен с М-м входом соответственно Р-го блока элементов И первой группы, выходы

5 триггеров группы с (п+1)-ми входами элементов ИЛИ-НЕ группы, выход второго элемента ИЛИ соединен с выходом Конец работы устройства и с вторым входом элемента И, выход которого через элемент за0 держки соединен с (п+2)-м входом первого элемента ИЛИ, с первым входом блоков элементов И второй группы и с синхровходом устройства, группа выходов блока элементов ИЛИ соединена с вторыми входами бло5 ков элементов И второй группы, выходы которых соединены с соответствующим информационным выходом устройства, выход третьего элемента ИЛИ соединен с третьим входом элемента И, группа входов готовно0 сти устройства подключена к группе входов первого преобразовател  кодов, группа выходов которого соединена с группой выходов готовности устройства, с третьими входами блоков элементов И второй группы

5 и с группой входов третьего элемента ИЛИ, выход Р-го элемента И второй группы подключен к Р-му входу второго блока преобразовани  кодов группы, группа выходов которого соединена с вторыми входами эле0 ментов И первой группы, отличающее- с   тем, что, с целью увеличени  количества обслуженных задач за директивное врем  в вычислительной системе, в него введены треть  группа элементов И, втора  и треть 

5 группы регистров, регистр, блок элементов И, перва  и втора  группы элементов задержки , треть  группа блоков элементов И, группа вычитателей, причем выход Р-го элемента ИЛИ-НЕ группы подключен к перво0 му входу Р-го элемента И третьей группы, второй вход которого соединен с выходом первого элемента ИЛИ, выход Р-го элемента И третьей группы подключен к Р-м элементам задержки первой и второй групп и к

5 вторым входам блоков элементов И третьей группы, К-й вход времени решени  задачи устройства соединен с информационным входом Р-го регистра второй группы, выход М-го разр да которого подключен к М-му

0 разр ду первой группы информационных входов Р-го коммутатора, к t-му разр ду второй группы информационных входов всех коммутаторов подключен t-й выходной разр д регистра, информационные входы кото5 рого подключены к выходам блока элементов И, с первыми входами которого соединены входы установки текущего времени , выходы Р-х элементов задержки первой и второй групп подключены

соответственно к первому и второму управл чющим входам Р-го коммутатора, М-й разр д информационного выхода Р-го коммутатора соединен с М-м разр дом первой фуппы информационных входов Р-го вычи- т отел  группы, r-й информационный выход к ггорого подключен к первым входам г-го разр да РК-х (, (п-1), К(, и к втором входам r-го разр да КР-х элементов с эавнени  матрицы, выход признака Мень- u е РК-го элемента сравнени  матрицы соединен с (К-1)-м входом, а выход признака больше с К-м входом Р-го элемента И вто

рой группы, К-й вход директивного времени окончани  решени  задачи устройства соединен с информационным входом Р-го регистра третьей группы, выход М-го разр да которого соединен с М-м входом Р-го блока элементов И третьей группы, выход t-ro разр да которого соединен с t-м разр дом второй группы информационных входов вычитателей группы, выход первого элемента ИЛИ подключен к входам установки в О вычитателей группы устройства и к вторым входам блока элементов И.