SU1756889A1 - Устройство дл распределени заданий процессорам - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в высокопроизводительных многопроцессорных и многомашинных системах . Цель изобретени  - сокращение объема оборудовани . Устройство содержит триггеры 1, 2, 9, формирователь импульсов 3, счетчики 4, 5, группу мультиплексоров 6, элементы И 7, 10, 14-16, 19. блок пам ти 8, элемент ИЛИ-НЕ 11. регистр 12. узел приоритета 13, элементы ИЛИ 17,18, генератор тактовых импульсов 20. В устройстве поиск идет от наименее загруженного процессора к наиболее загруженному. 1 ил.

Description

СП

с

Ч

ел о

00 00

о

Изобретение относитс  к автоматике и вычислительной технике, а именно к приоритетным устройствам дл  распределени  заданий процессорам, и предназначено дл  использовани  в высокопроизводительных многопроцессорных и многомашинных системах .

Известно устройство дл  распределени  заданий процессорам, содержащее блок пам ти, блок выделени  наименьшего кода, узел приоритета, группу реверсивных счетчиков if. группу элементов И.

Недостатком устройства  вл етс  низка  достоверность функционировани  ввиду отсутстви  контрол  соответстви  загрузки процессоров их производительности .

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство распределени  заданий процессорам, содержащее блок пам ти, узел приоритета, группу реверсивных счетчиков, первую группу элементов И, первую группу триггеров , группу мультиплексоров, счетчик, элемент задержки, генератор тактовых импульсов, вторую группу триггеров, вторую и третью группы элементов И, регистр, первый и второй элементы ИЛИ, группу элементов ИЛИ-НЕ, первый-шестой элементы И, формирователь импульсов, элемент РАВНОЗНАЧНОСТЬ , элемент ИЛИ-НЕ, первый и второй триггеры.

Недостатком устройства  вл етс  низка  надежность при выходе из стро  его элементов.

Цель изобретени  - сокращение объема оборудовани .

Дл  поиска наименее загруженного процессора, способного выполнить запрашиваемую функцию (может быть несколько одинаково загруженных процессоров) с помощью счетчика формируетс  последовательность состо ний очереди задани , начина  с нулевого (отсутствие за вок в очереди ). Таким образом, поиск идет от наименее загруженного процессора к наиболее загруженному. Данный режим позвол ет уменьшить общее число элементов устройства , не тер   при этом достоверности фун- кционировани , при увеличении надежности устройства в целом.

На чертеже изображена функциональна  схема предлагаемого устройства.

Устройство содержит триггеры 1 и 2, формирователь 3 импульсов, счетчик 4, группу 5 реверсивных счетчиков, группу 6 мультиплексоров, элемент И 7, блек 8 пам ти , группу 9 триггеров, группу 10 элементов И, элемент ИЛИ-НЕ 11, регистр 12, узел 13 приоритета, элементы И 14-16, элементы

И/Ж 17 и 18, группу 19 элементов И, генератор 20 тактовых импульсов, вход 21 пуска, вход 22 сброса, вход 23 запроса, выход 24 зан тости, сигнальный выход 25, группу

сходов признака выполнени  зада- РИЯ, вход 27 кода задани , группу выходов Отказ процессора, группу сигнальных выходов 29i-29k.

Устройство работает следующим обра0 ом.

Перед началом работы подачей нулевого импульса на вход 22 устройство переводитс  а исходное состо ние. При этом триггеры 1 и 2, счетчики группы 5, триггеры

5 группы 9 и регистр 12 переводитс  в нулевое состо ние. Нулевой уровень сигнала на пр мом выходе триггера 2 индицирует состо ние Свободно устройства (выход 24) и запрещает прохождение тактовых импуль0 сов через элемент И 7. Нулевой уровень сигнала из пр мом выходе триггера 1 запрещает рзботу генератора 20 тактовых импульсов . Единичный уровень сигнала на выходе элемента ИЛИ 18 разрешает про5 хождение тактовых импульсов на синхров- ход триггера 2. На сигнальном выходе 25 и на выходе группы 29 - нулевые уровни сигналов . Подачей единичного импульса на вход 21 триггер 1 переводитс  в единичное

0 состо ние (Работа) и высоким уровнем сигнала на пр мом выходе разрешает работу генератора 20 тактовых импульсов. Синхроимпульсы проход т через элемент И 14 на синхровход триггера 2 и контролируют

5 приход сигнала Запрос на вход 23. Управл ющий монитор системы устанавливаетс  на входах 27 устройства код запрашиваемой функции.

На выход блока 8 пам ти выдаетс  со0 держимое строки, при этом разр ды, содержащие 1, соответствуют процессорам, способным выполнить запрашиваемую функцию . Через врем , определ емое быстродействием блока 8 пам ти, управл ющий

5 монитор устанавливает единичный потенциальный сигнал Запрос на вход 23 уст- ройства. По отрицательному фронту очередного синхроимпульса триггер 2 переводитс  в единичное состо ние и высоким

0 уровнем сигнала на пр мом выходе разрешает прохождение тактовых импульсов через элемент И 7. Единичный сигнал с пр мого выхода триггера 2 поступает также на сигнальный выход 24 устройства (состо 5 ние Зан то устройства) и на вход формировател  3 импульсов. По импульсному сигналу с выхода формировател  3 импульсов счетчик 4 обнул етс , а в триггеры 9 группы заноситс  информаци , поступаю- щз  на входы группы 28 Отказ процессора

устройства. При этом на выходе элемента ИЛИ 18 устанавливаетс  нулевой уровень сигнала, который запрещает прохождение синхроимпульсовчерез элемент И 14. Одновременно управл ющий монитор, получив от устройства сигнал Зан то, снимает сигнал Запрос с входа 23 устройства. Если какой-либо процессор неработоспособен (нулевой сигнал на инверсном выходе соответствующего триггера группы 9) или очередь задани  его переполнена (нулевой сигнал на выходе переноса соответствующего счетчика группы 5), то информаци  о таком процессоре, поступающа  от блока 8 пам ти через соответствующий элемент И группы 10, не проходит и он не участвует в распределении запроса.

Если на данный момент нет процессоров , способных выполнить запрашиваемую функцию, то на выходе 25 устройства формируетс  единичный сигнал в виде команды Отказ по функции, который переводит в единичное состо ние элемент ИЛИ 18 и тем самым разрешает прохождение тактовых импульсов через элемент И 14. При этом триггер 2 переводитс  в нулевое состо ние (состо ние Свободно устройства). Управл ющий монитор, получив сигнал Свободно , снимает код запрашиваемой функции с входов 27 устройства. Через некоторое врем  может быть проведена повторна  попытка распределить данный запрос.

Если есть процессоры, способные выполнить запрашиваемую функцию, то происходит процесс распределени  запроса на наименее загруженный процессор. Распределение ведетс  следующим образом. Происходит сравнение состо ни  счетчика 4, первоначально равного нулю и увеличивающегос  с каждым тактовым импульсом на 1, с состо нием счетчиков группы 5, соответствующим очереди задани  процессора. Совпадение определ етс  наличием единичного сигнала на выходе соответствующего мультиплексора группы 6 и свидетельствует об обнаружении наименее загруженого процессора.

Если найденный процессор способен выполнить запрашиваемую функцию (единичный сигнал на выходе соответствующего элемента И группы 10), то информаци  о нем проходит через соответствующий элемент И группы 19 и поступает на вход регистра 12. Таких процессоров может быть несколько, поэтому в регистре 12 фиксируютс  все наименее загруженные процессоры , способные выполнить запрашиваемую функцию. С помощью узла 13 приоритета выбираетс  один из них, и на соответствующем выходе 29 группы формируетс  единичный сигнал, который, поступа  на суммирующий вход соответствующего счетчика группы 5, модифицирует очередь задани  процессора. Одновременно элемент ИЛИ

18 переводитс  в единичное состо ние и разрешает прохождение синхроимпульсов через элемент И 14 на синхровход триггера 2. При этом триггер 2 переводитс  в нулевое состо ние (состо ние Свободно устройства ). Выбранный процессор получает с системной магистрали код запрашиваемой функции, а управл ющий монитор, получив от устройства сигнал Свободно, снимает код запрашиваемой функции с входов 27

устройства. Нулевой уровень сигнал а на пр мом выходе триггера 2 запрещает прохождение тактовых импульсов через элемент И 7, и модификаци  состо ни  счетчика прекращаетс . На зтом процесс

распределени  задани  завершаетс . В дальнейшем устройство работает аналогично вышеописанному.

Предлагаемое устройство распределени  заданий процессором и известное представл ютсобой последовательные схемы по надежности. Следовательно, интенсивность отказов устройств может быть определена следующим образом:

30

m

Я Ј ni -Я| i 1

где Я) - интенсивность отказов элементов

группы;

п, - число элементов в 1-й группе; m - число групп в устройстве. Большинство цифровых микросхем имеют интенсивность отказов До .

Тогда Я N До - где N - число микросхем, используемых в устройстве. Если условитьс , что в предлагаемом устройстве и известном соответствует одна микросхема, то можно рассчитать среднюю интенсивность

отказов обоих устройств. Предлагаемое устройство содержит N 5k + 15 элементов (k - число процессоров в системе), известное - N 8k + 19. Интенсивность отказов определ етс  соответственно:

Я + 15)- ,

Я (8k + 19) ).

Таким образом, предлагаемое устройство позвол ет повысить надежность устройства Bl (8k+ 19)/(5k-M5)p33. При минимальном числе процессоров в системе (k 2) I 1,4. При увеличении k I увеличиваетс  и в пределе равно 1,6.

Таким образом, изменение режима работы устройства и уменьшение благодар  этому числа его элементов позвол ют повысить надежность устройства в 1,4-1,6 раза, не снижа  при этом достоверности функци- онировани .

Claims (1)

1. Формула изобретени 

   Устройство дл  распределени  заданий процессорам, содержащее блок пам ти, узел приоритета, группу триггеров, генератор тактовых импульсов, группу мультиплексоров , регистр, два элемента ИЛИ, два триггера, четыре элемента 1/1, формирова- тель импульсов, счетчик, элемент ИЛИ-НЕ, группу реверсивных счетчиков, две группы элементов И, при этом вход кода задани  устройства соединен с адресным входом блока пам ти, информационные выходы ко- торого соединены с первыми входами соответствующих элементов И первой группы, информационные выходы регистра соединены с входами узла приоритета, пр мой выход первого триггера соединен с первым входом первого элемента И, входом запуска формировател  импульсов и одновременно  вл етс  выходом зан тости устройства, выход формировател  импульсов соединен со входом сброса счетчика, выход первого элемента И соединен со счетным входом счетчика, информационные выходы которого соединены с адресными входами мультиплексоров группы, выходы узла приоритета соединены с суммирующими входами соот- ветствующих счетчиков группы, группа входов признака выполнени  задани  устройства соединена с вычитающими входами соответствующих счетчиков группы, информационные выходы которых соедине- ны с информационными входами соответствующих мультиплексоров группы, а выходы переноса - с вторыми входами соответствующих элементов И первой группы, каждый вход группы входов Отказ процес-

   сора устройства соединен с информационным входом соответствующего триггера фуппы, инверсные выходы которых соединены с гренами входами соответствующих элементов И первой группы, выходы которых соединены с входами элемента ИЛИ- НЕ, вход Сброс устройства соединен с сходами сброса первого и второго триггеров , счетчиков группы, регистра и триггеров группы, вход Пуск устройства соединен с информационным входом второго триггера, вход Запрос - с информационным входом второго триггера, пр мой выход второго триггера соединен с входом запуска генератора тактовых импульсов, пыход которого соединен с вторым входом первого и пер- вчм входом оторсно элементов И, выход элемента ИЛИ-НЕ соединен с первым входом третьего элемента И, второй вход которого соединен с пр мым выходом первого триггера , а выход  вл етс  сигнальным выходом устройства и соединен с первым входом второго элемента ИЛИ, отличающеес  тем, ч го, с целью сокращени  объема оборудовани , в устройстве выходы первою элемента И м формировател  импульсов соединены соответственно с первым и вто рым входами первого элемента ИЛИ, ВЫХОДУ учла приоритета  вл ютс  группой сигнальных выходов устройства и соединены с группой входов FJToporo элемента ИЛИ, выход первого элемента ИЛИ соединен с синхров- ходами триггеров фуппы и регистра, инверсные выходы триггеров группы соединены с входами четвертого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, выход второго элемента И соединен с синхровходом первого триггера, выходы мультиплексоров группы соединены с первыми входами соответствующих элементов И второй группы, вторые входы которых соединены с выходами соответствующих элементов И первой группы, а выходы - с соответствующими входами регистра.