SU1509895A1 - Устройство дл распределени заданий процессорам - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в многопроцессорных системах. Цель изобретени  - повышение быстродействи . Устройство содержит блок регистров, блок элементов ИЛИ, два блока элементов И, три элемента ИЛИ элемент И, каждый канал- два элемента И и элемент ИЛИ, блок элементов И (кроме первого канала). В устройстве происходит распараллеливание процесса приема очередной задачи и подготовки устройства к приему следующей задачи. 2 ил.

Description

Изобретение относитс  к вычисли- тельной технике и может быть использовано в многопроцессорных системах дл  оперативного распределени  задач между процессорами.

Цель изобретени  - повьшейие быстродействи  устройства.

На фиг. 1 приведена функциональна  схема пр.едалагаемого устройства; на фиг.2 - функциональна  схема блока регистров.

Устройство дл  распределени  зада ний процессорам (фиг.1) содержит каналы и в каждом канале триггер 1, блок 2 элементов И, элементы И 3 и 4, элемент ИЛИ 5, а также общие дд  всего устройства блок 6 регистров, блок 7 элементов ИЛИ, элемент ИЛИ 8, блоки 9 и 10 элементов И, элементы ИЛИ 11 и 12, элемент И 13, группы инфор «мационных входов 14, тактовый вход 15, ответные входы 16, сигнальные вьтходы 17, группы информационных выходов 18.

Блок 6 регистров содержит регист- ры 19, блоки 20 элементов ШШ, элементы ЯПИ 21 и 2, блоки 23 элементов И, элементы И 24 и 25, блок 26 элементов И и элемент И 27.

Устройство работает следующим образом .

В начальном состо нии триггеры 1 обнулены, блок 6 регистров не- содержит никакой информации, на егб выходе - нулевой сигнал. Цепи установки в исходное состо ние условно не показаны. На выходе элемента ИЛИ 12 присутствует нулевой сигнал, следовательно , блок 10 элементов И открыт, а блок 9 элементов И закрыт.

На входы 14 устройства поступают коды задач дн  распределени  по процессорам .

О1

о

CD 00 СО СП

3150

Поступление кода задачи на вход 14 устройства синхронизируетс  последовательностью синхроимпульсов на входе 15 сдвинутых относительно им- пульсов по входу 14, т„е. код задачи на входе 14 по вл етс  до по влени  очередного синхроимпульса на вх б- де 15 и снимаетс  до по влени  следующего за ним синхроимпульса.

Задача, поступивша  первой на входы 14 устройства, проходит через блок 2.1 элементов И дл  обслуживани  в первый процессор. Код задачи также формирует единичньй сигнал на выходе элемента ИЛИ 8, который открывает элемент И 13. Очередной импульс с входа 15 проходит через элемент И 13 и элементы ИЛИ 5 на С-входы всех триггеров 1. Но по заднему фронту эт го импульса в единичное состо ние устанавливаетс  только триггер 1.1, как только на его единичном входе единичный сигнал. Одновременно с кодом .задачи на выходе процессора присутствует.единичный сигнал с выхода 17. По заднему фронту этого сиг нала производитс  прием задачи в процессор . После того, как триггер 1,1 установитс  в единичное состо ние, нулевой сигнал с его инверсного выхода закрывает блок 2.1 элементов И и, действу  на инверсный вход элемента И 3.2, открывает его. В результате этого по вл етс  единичньй сиг- нал на выходе элемента И 3.2 Этот сигнал открывает блок 2.2 элемент- тов И и очередна  задача потупает в процессор этого канала аналогично

описанному.

После того, как последний свободный процессор возьмет задачу на об.- служивание, на выходе элемента ИЛИ 11 по витс  нулевой сигнал, который, действу  на инверсный вход элемента ИЛИ 12, вызовет на его выходе единичный сигнал. Этот сигнал закрьшает блок 10 элементов И и открьгеает блок 9 элементов И дл  того, чтобы очередна  задача поступила дл  хранени  в блок 6 регистров. После того, как задача запишетс  в блок 6 регистров, на его сигнальном выходе по вл етс  единичный сигнал, который через эле- мент ИЛИ 12 поддерживает нулевой сигнал на входе блока 10 элементов И и единичный сигнал на входе блока 9 эл ментов И. Это обеспечивает возмож

с

5 0 5 0 5

0

5

0

ность выдавать задачи на обслуживание в соответствии с очередностью их поступлени  в устройство.

После того, как очерёдна  задача поступит в бкрк 6 регистров, она ждет освобождени  процессоров. На выходе элемента ИЛИ 8 посто нный единичный сигнал.

Как только один из процессоров закончит обслуживать задачу, он выставл ет единичный сигнал на соответствующем входе 16. Сигнал с входа 16 открывает соответствующий элемент И 4 и поступает на нулевой вход соответствующего триггера 1. Таким образом , импульс с входа 15, пройд  через элемент И 4 и элемент ИЛИ 5, устанавливает триггер 1 в нулевое состо ние. На выходе элемента Р1ЛИ J1 по вл етс  единичный сигнал, ко- торый открывает элемент И 13 и, если есть нераспределенные задачи в блоке 6 регистров или на информационном входе 14, то очередной синхроимпульс проходит через откры- тый элемент И 13 и записывает задачу в освободившийс  процессор. з

Формула и э обреиени 

Устройство дл  распределени  заданий процессорам, содержащее каналы, каждый из которых содержит триггер, первый элемент И, и все каналы,кроме перво го, содержат блок элементов И, а также общие дл  всего устройства блок регистров, блок элементов ИЛИ, первый и второй блоки элементов- И, три элемента ИЛИ, элемент И, причем группа информационных входов устройства подключена к группам информационных входов первого и второго блоков элементов И, выходы первого блока элементов И подключены к группе информационных входов блока регистров, в.ыходы второго блока элементов И подключены к первым входам блока элементов ШШ, выходы которого подключены к группам информационных входов блоков элементов И каналов, инверсный выход триггера i-ro канала (, ..., п; п - число заданий) подключен к соответствзтощим инверсным входам первых элементов И каналов с (i+1)-ro по п-й, к пр мому . входу первого элемента И i-ro канала и к соответствующему входу первого элемента ИЛИ, выход которого подклю7

Claims (1)

1. Устройство для распределения заданий процессорам, содержащее каналы, каждый из которых содержит триггер, 35 первый элемент И, и все каналы,кроме первого, содержат блок элементов И, а также общие для всего устройства блок регистров, блок элементов ИЛИ, первый и второй блоки элементовИ, три элемента ИЛИ, элемент И, причем группа информационных входов устройства подключена к группам информационных входов первого и второго блоков элементов И, выходы первого блока элементов И подключены к группе информационных входов блока регистров, выходы второго блока элементов И подключены к первым входам блока элементов ИЛИ, выходы которого подключены к группам информационных входов блоков элементов И каналов, инверсный выход триггера i-ro канала (х=1, ..., η; η - число заданий) подключен к соответствующим инверсным входам первых элементов И каналов с (i+1)-ro по η-й, к прямому . входу первого элемента И i-ro канала и к соответствующему входу первого элемента ИЛИ, выход которого подклю5 чен к· первому входу элемента И и к инверсному входу второго элемента ИЛИ, выход второго элемента ИЛИ подключен к управляющим входам первого и второго блоков элементов И, синхронизирующий вход устройства подключен к второму входу элемента И, третий вход которого соединен с выходом третьего элемента ИЛИ, первая группа входов которого соединена с группой выходов блока регистров, выходы блоков элементов И каналов являются группами информационных выходов устройства, отличающеес я тем, что, с целью повышения быстродействия, в устройство введены в каждый канал второй элемент И и элемент ИЛИ, причем группа информационных входов устройства подключена к второй группе входов третьего элемента ИЛИ, выход элемента И подключен к первым входам элементов ИЛИ каналов, в каждом канале выход второго элемента И подключен к второму входу элемента ИЛИ своего канала, выход элемента ИЛИ канала подключен к тактовому входу триггера своего канала, синхронизирующий вход устройства под ключен к первым входам вторых эле- зо ментов И каналов, в каждом канале ответный вход устройства подключен к второму входу второго элемента И, g в каждом канале, начиная с второго, выход первого элемента И подключен к управляющему входу блока элементов И своего канала и является сигнальным выходом устройства, выход первого 10 элемента ИЛИ подключен к управляющему входу блока регистров, информационные выходы которого подключены к вторым входам блока элементов ИЛИ, в каждом канале, начиная с второго, 15 выход первого элемента И подключен к единичному входу триггера, каждый ответный вход устройства соединен с нулевым входом триггера соответствующего канала, в первом канале инверс20 ный выход триггера соединен с единичным входом триггера, с управляющим входом блока элементов И и является первым сигнальным выходом устройства, тактовый вход которого соединен 25 с тактовым входом блока регистров, управляющий вход которого соединен с выходом первого элемента ИЛИ, прямой вход второго элемента ИЛИ соединен с сигнальным выходом блока регистров.