SU1425680A2 - Устройство дл тестового контрол цифровых блоков - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике, может быть использовано дл  контрол  цифровых блоков. Целью изобретени   вл етс  повьшение оперативности контрол . Устройство содержит входную- и выходную шины св зи с ЭВМ, буферный регистр 1, буферный блок пам ти 2, блок пам ти управлени  адресацией

Description

Входна  шина св зи сЗЁМ

выходна  шина се зи с эан

€

(/)

;3, группу регистров 4, группу реги- ;строи кодов управлени  записью 5, счетчнк логических номеров 6, блок пам ти 7, счетчик длины вектора тес- :тового набора 8, блок микропрограмм- 1НОГО управлени  9, блок обмена с кон- |тролируемым цифровым блоком 10, ре- |гистр набора 11, выходной коммутатор И 2. Устройство позвол ет при транс

; Изобретение относитс  к автоматике и вычислительной технике, может быть спользовано д   контрол  цифровых блоков и  вл етс  усовершенствованием устройства по авт. св. № 1251084, I Цель изобретени  - повышение опе- зативности контрол .

На фиг, 1 представлена функциональна  схема устройства; на фиг. 2 блок микропрограммного управлени ; на фиг, 3 - блок обмена с контроли- jjyeMbiM цифровым блоком; на фиг. 4 - блок регистров кодов.управлени  записью; на фиг, 5 - группа счетчиков; а фиг, 6 - адресньй мультиплексор.

Устройство содержит входную и выходную шины св зи с ЭВМ, буферный регистр 1, буферный блок 2 пам ти, 0ЛОК 3 пам ти кодов управлени  адре- Нацией, группу сметчиков, группу 5 регистров кодов управлени  записью, счетчик 6 логических номеров, блок 7 пам ти, счетчик 8 длины вектора тестового набора, блок 9 микропрограмм- кого управлени , блок 10 обмена с контролируемым цифровым блоком, регистр 11 набора и выходной коммутатор 12,

Блок 9 микропрограммного управлени  (фиг. 2) содержит модификатор адреса , состо щий из коммутатора 13, программного регистра 14, блок 15 пам ти микрокоманд, мультиплексора 16, шифратора 17, дешифратора 18, адрес- ного мультиплексора 19-, блока 20 синхронизации , триггеров 21 и 22, элемента КПИ 23, а также блок 3 содержит блок 24 пам ти масок каналов, блок 25 пам ти тестовых наборов, блок 26 па-

л ции сложных программ контрол  и занесении их в канальный блок пам ти занимать меньший ее объем. Так как производите.тгьность устройства контрол  с использованием канальной пам ти определ етс  в основном временем загрузки этой пам ти от внешних устройств , количество перегрузок уменьшаетс  примерно в три раза. 6 ил.

м ти кодов управлени  коммутаторов входов-выходов.

Блок 10 обмена с контролируемым цифровым блоком (фиг, 3) содержит блок пам ти, образованный регистром 27 масок каналов, регистром 28 тестовых наборов, регистром 29 кодов управлени  коммутатором входов-выходов, коммутатор 30 входов-выходов, элемент 31 задержки, разр дный блок 32 сравнени , элемент ИЛИ 33, коммутатор 34 результата.

Группа 5 регистров кодов управлени  записью (фиг, 4) содержит элементы И 35 и 36, группу регистров управлени  записью в регистры блока обмена с контролируемым цифровым блоком 37- 39, Первую группу элементов И 40, вторую группу элементов И 41, третью группу, элементов И 42,

Группа 4 счетчиков (фиг, 5) содержит группу счетчиков 43 и элемент И-ИЛИ-НЕ 44,

Адресный мультиплексор 19 (фиг, 6) содержит регистр 45 начального адреса тестового набора, коммутатор 46, адресный регистр 47, шифратор 48, регистр 49 конечного адреса, схему 50 сравнени , счетчик 51 адреса стека , стек 52 подпрограмм.

Устройство работает следующим образом .

Цифровой контролируемый блок подключаетс  к входам-выходам коммутатора входов-выходов блока обмена с контролируемым цифровым блоком (объект контрол , цепи питани  и общего сброса на чертежах не показаны),

В тесте содержитс  таблица соответстви  логических номеров контролируемого цифрового блока физическим контактам его выходных разъемов, а также таблица соответстви  логически номеров физическим номерам разр дов данных блока пам ти управлени  адресацией . В блок 7 пам ти по входной шине св зи с ЭВМ записываютс  физические номера контактов контролируемого цифрового блока и физические номера разр дов данных блока пам ти управлени  адресацией, соответствующие логическим номерам.

Запись информации в блок 7 пам ти осуществл етс  следующ11м образом. Код логического номера контакта контролируемого цифрового блока или разр да данных блока пам ти управлени  адресацией по входной шине св зи с ЭВМ заноситс  в счетчик 6 логических номеров.

По адресу на выходе счетчика 6 логических номеров в блок 7 пам ти с шины св зи с ЭВМ заноситс  код физического адреса контакта контролируемого блока или физический номер разрда данных блока пам ти управлени  адресацией .

По входной шине св зи с ЭВМ в бло 9 микропрограммного управлени  занос тс , микропрограммы работы устройства . Адрес микрокоманд заноситс  в

При этом по микрокоманде блока 9 микропрограммного управлени  включаетс  триггер 21 и через элемент ИЛИ 23 осуществл етс  блокировка тактовых сигналов, поступающих с выхода

1 в регистр 11 набора заноситс  информаци  нового значени  теста, и

40

буферньш регистр 1, коды микрокоманд-,,

в блок 15 пам ти микрокоманд, началь- блока 20 синхронизации. После изме- ный адрес теста - в регистр 45 началь- нени  содержимого буферного регистра ного адреса тестового набора, а конечный адрес заноситс  в регистр 49 конечного адреса тестового набора, коды частоты функционального контрол  и временного положени  строба контрол , обеспечивающего прием информации с контролируемого цифрового блока, занос тс  в блок 20 синхронизации.

В тестовом наборе, необходимом дл  каждого такта контрол , содержатс  входные воздействи  и эталонные реакции , коды маскировани  каналов цифрового блока, коды управлени  коммутато- ром входов-выходов, а также признаки

процесс записи повтор етс .

Таким образом,в буферный блок 2 пам ти занос тс  данные, необходимые дл  одного такта контрол . Запись информации буферного блока 2 пам ти в дс блоки 3, 24, 25, 26 пам ти осуществл етс  следующим образом.

Код выборки устройства заноситс  в буферный регистр 1, информаци  с выходов буферного блока пам ти пода- :д етс  на информационные входы блоков 3, 24, 25, 26 пам ти. В регистр 45 начального адреса тестового набора заноситс  код начального адреса теста . В программный регистр 14 заноситс  адрес подпрограммы записи информации в блоки 3, 24, 25, 26 пам ти . По микрокоманде, поступающей с выхода дешифратора 18, осуществл етс  запись информации из буферного

дл  организации динамических подпрограмм и циклов.

Вначале тестовый набор заноситс  в буферный блок 2 пам ти следующим образом,

В буферный регистр 1 заноситс  код выбранного запоминающего устройства.

0

5

,

5 Q

0

В счетчик 6 логических номеров заноситс  начальный логический номер контакта цифрового контролируемого блока или разр да данных блока пам ти управлени  адресацией. В счетчик 8 длины векторов заноситс  код длины группы шин, которым соответствует данна  тестова  последовательность.

Тестовый набор заноситс  в регистр 11 набора. Код информации блока 7 пам ти выбирает информационный разр д буферного блока 2 пам ти, в который записываетс  код информации старшего разр да регистра 11 набора. Запись осуществл етс  по микрокоманде, фор- мируемой дешифратором 18. По микрокоманде блока модификации адреса увеличиваетс  на единицу значение счетчика 6 логических номеров и уменьшаетс  на единицу состо ние счетчика 8 длины векторов тестового набора, а также осуществл етс  сдвиг влево информации в регистре 11 набора. Процесс записи, информации выполн етс  по новому информационному разр ду буферного блока 2 пам ти. Приведенные операции повтор ютс  до тех пор, пока содержимое счетчика длины векторов не станет равным нулю.

При этом по микрокоманде блока 9 микропрограммного управлени  включаетс  триггер 21 и через элемент ИЛИ 23 осуществл етс  блокировка тактовых сигналов, поступающих с выхода

,,

блока 20 синхронизации. После изме- нени  содержимого буферного регистра 1 в регистр 11 набора заноситс  информаци  нового значени  теста, и

блока 20 синхронизации. После изме- нени  содержимого буферного регистра

0

блока 20 синхронизации. После изме- нени  содержимого буферного регистра

процесс записи повтор етс .

Таким образом,в буферный блок 2 пам ти занос тс  данные, необходимые дл  одного такта контрол . Запись информации буферного блока 2 пам ти в с блоки 3, 24, 25, 26 пам ти осуществл етс  следующим образом.

Код выборки устройства заноситс  в буферный регистр 1, информаци  с выходов буферного блока пам ти пода- :д етс  на информационные входы блоков 3, 24, 25, 26 пам ти. В регистр 45 начального адреса тестового набора заноситс  код начального адреса теста . В программный регистр 14 заноситс  адрес подпрограммы записи информации в блоки 3, 24, 25, 26 пам ти . По микрокоманде, поступающей с выхода дешифратора 18, осуществл етс  запись информации из буферного

5

10

20

25

блока 2 пам ти в выбранный блок пам ти . Операции повтор ютс  дл  всех типов устройств, при этом в буферный регистр 1 предварительно занос тс  коды выборки соответствуюпщх блоков пам ти устройства.

После перезаписи информации из буферного блока 2 пам ти в блоки 3, 24, 25, 26 пам ти в буферньй блок 2 пам ти занос тс  только изменени  в тестовой последовательности последую- 1цего такта,

После заполнени  информацией бло- ков 3, 24, 25, 26 в регистр 49 ко- нечного адреса тестовой последоваельности заноситс  код конечного ад jpeca,

I В программный регистр 14 заноситс  |начальный адрес программы выдачи |Тестов,

i Затем запускаетс  блок 20 син- |хронизации, который обеспечивает вы- рачу тактовых импульсов, поступающих на входы регистров блока 9 микропро- граммного управлени . Кроме того, Ьлок 20 синхронизации вьщает строби- сигнал, обеспечивающий прием {информации с выходов контролируемого Цифрового блока. По входной шине св - и с ЭВМ регистры 37-39 группы. 5 ре- |гистров кодов управлени  записью устанавливаютс  в состо ние, обеспечивающее прохождение через группы эле- :| ентов И 40-42 тактовых сигналов за- Циси на синхронизирующие входы регистров 27-29 блока обмена с контроли- руемым цифровым блоком 10.

По микрокоманде блока 9 микропро- t paMMHoro управлени  код начального адреса из регистра 45 начального адреса тестового набора заноситс  в регистр .47 адреса тестовых воздействий . Выбранна  по данному адресу информаци  из блоков 24-26 заноситс  в Соответствующие регистры 27-29 блока пам ти, а из блока 3 поступает на входы группы 4 счетчиков и входы адресного мультиплексора 19.

Рассмотрим процесс организации динамических подпрограмм при выдаче , 50 тестовых воздействий на входы контролируемого цифрового блока.

При параллельной выдаче тестовых . воздействий из блоков 24-26 пам ти ма входы контролируемого цифрового блока с любого адреса вьщачи возможно ветвление на подпрограмму, наход щуюс  в этих же блоках пам ти.

5

30

35

40

45

0

5

0

Обычно при выполнении подпрограммы количество задействованных контактов цифрового блока гораздо меньше, чем при выполнении основной программы . Поэтому состо ни , полученные после выполнени  фрагмента основной программы дл  контактов, на задействованных в подпрограмме, необходимо, сохранить.

В св зи с этим подпрограмма оформл етс  таким образом, что ее перва  строка  вл етс  входной информацией дл  группы 5 регистров в блок пам - ти, образованный регистрами 27-29.

При по влении признака Вызов подпрограммы на управл ющем входе адресного мультиплексора 19 блока 9 микропрограммного управлени  коммутатор 46 подключает к адресному регистру 47 информационные шины данных блока 3 пам ти управлени  адресацией.

По синхросигналу, поступающему от блока 20 синхронизации в адресный регистр 47, записьшаетс  адрес перехода на подпрограмму.

Считываема  по этому адресу информаци  из блоков 24-26 пам ти по сигналу , формируемому элементом И 35, заноситс  в регистры 37-39. Одновременно в стек 52 подпрограмм по адре- су, определ емому счетчиком 51 адреса стека, заноситс  адрес возврата из подпрограммы. Адрес возврата формируетс  при помощи шифратора 48 путем сложени  единицы с адресом блока.24-26 пам ти, на котором произошло обращение к подпрограмме.

Кроме того, по сигналу Вызов подпрограммы осуществл етс  продвижение счетчика 51 адреса стека на единицу .

После выполнени  подпрограммы на управл ющий вход адресного мультиплексора 19 блока 9 микропрограммного управлени  поступает признак Возврат из подпрограммы. Коммутатор 46 подключает к входам адресного регистра выход стека 52 подпрограмм.

По.синхросигналу, поступающему от блока 20 синхронизации, в адресный регистр 47 записываетс  адрес возврата из подпрограммы. Одновременно с этим по принципу Возврат из подпрограммы элемент И 36 формирует сигнал сброса, которьй устанавливает регистры 37-39 блока регистров управлени  записью в состо ние, разрешающее прохождение сигналов побитной

0

5

0

5

10

15

25

записи через группы элементов И 40- 42 на входы регистров 27-29 блока обмена с контролируемым цифровым блоком 10.

Происходит также вычитание единицы от значени  счетчика 51 адреса стека.

Применение стека 52 подпрограмм и счетчика 51 адреса стека позвол ет реализовать вложенные подпрограммы. Количество вложений определ етс  емкостью стека 52 подпрограмм.

Организаци  динамических циклов и вложенных динамических циклов происходит следующим образом.

При поступлении признака Начало цикла от разр дов кода операции блока 3 пам ти на входы группы 4 счетчиков по синхросигналу, поступающему 20 от блока 20 синхронизации блока 9 микропрограммного управлени  9 осуществл етс  запись значени  переменной цикла в один из счетчиков группы 43 от информационных разр дов данных блока 3.

При поступлении признака Конец цикла на входы группы 4 счетчиков по синхросигналу, поступающему от блока 20 синхронизации блока 9 микропрограммного управлени , формируетс  сигнал вычитани  единицы от значени  счетчика переменной цикла.

Кроме того, по признаку Конец цикла при помощи элемента .И-ИЛИ-НЕ 44 осуществл етс  проверка содержимого счетчика переменной цикла на нуль.

При неравенстве нулю содержимого счетчика переменной цикла сигнал, поступающий с выхода элемента И-ИЛИ-НЕ .Q 44 на управл ющий вход адресного муль- .типлексора 19 блока 9 микропрограммного управлени , при помощи коммутатора 46 подключает к входам адресного ;регистра информационные выходы дан- ,ных блока 3 пам ти управлени  адреса цией.

По синхросигналу, поступающему от блока 20 синхронизации, в адресный регистр 47 заноситс  адрес, на едини30

35

,-45

счетчиков из группы 4. Количеств вложений определ етс  количество счетчиков в группе.

Процесс формировани  теста пр жаетс  до тех пор, пока содержим адресного регистра 47 не станет но коду регистра 49 конечного ад тестового набора.

Сигнал с выхода схемы 50 срав ни  поступает на управл ющий вхо мультиплексора 16, что обеспечив перевод адресного регистра 47 в жим хранени  информации, а нова  тестова  последовательность не ф мируетс . Результаты контрол  с ходов разр дного блока 32 сравне через элемент 11ПИ 33 поступают н управл ющий вход мультиплексора что обеспечивает фиксирование ре тата Конец проверки или Брак триггерах 21 и 22 и выдачу сообщ на выходную шину св зи с ЭВМ. На дикацию можно передавать данные, ступающие с выходов коммутатора и выходного коммутатора 12.

Дл  выдачи данных на индикацию необходимо в счетчик 6 логических номеров занести начальный логичес номер контакта объекта контрол , счетчик 8 длины векторов - код дл вектора.

В программный регистр 14 от вх ной шины св зи с ЭВМ заноситс  на чальный адрес микропрограммы выда результата контрол .

В буферный регистр 1 заноситс  код выбираемого регистра, который переключает необходимое направлен коммутатора 34 результата.

Код с выхода блока 7 пам ти вы рает необходимый информационный р р д при помощи выходного коммутат 12. .По микрокоманде блока 9 микро программного управлени  в регистр набора заноситс  информаци  с вых да выходного коммутатора 12.

Затем содержимое счетчика 6 ло ческих номеров увеличиваетс  на е ницу, а содержимое счетчика 8 дли

цу больший адреса, на котором проис- 50 векторов уменьшаетс  на единицу.

ходит занесение значени  переменной цикла в один из группы 4 счетчиков.

Если содержимое счетчика равно нулю, при помощи шифратора 48 к содержимому адресного регистра 47 добавл етс  единица. I

При организации вложенных динамических циклов используетс  несколько

10

15

25

20

. Q -

30

35

45

счетчиков из группы 4. Количество вложений определ етс  количеством счетчиков в группе.

Процесс формировани  теста продолжаетс  до тех пор, пока содержимое адресного регистра 47 не станет равно коду регистра 49 конечного адреса тестового набора.

Сигнал с выхода схемы 50 сравнени  поступает на управл ющий вход мультиплексора 16, что обеспечивает перевод адресного регистра 47 в режим хранени  информации, а нова  тестова  последовательность не формируетс . Результаты контрол  с выходов разр дного блока 32 сравнени  через элемент 11ПИ 33 поступают на управл ющий вход мультиплексора 16, что обеспечивает фиксирование результата Конец проверки или Брак в триггерах 21 и 22 и выдачу сообщени  на выходную шину св зи с ЭВМ. На индикацию можно передавать данные, поступающие с выходов коммутатора 34 и выходного коммутатора 12.

Дл  выдачи данных на индикацию необходимо в счетчик 6 логических номеров занести начальный логический номер контакта объекта контрол , а в счетчик 8 длины векторов - код длины вектора.

В программный регистр 14 от входной шины св зи с ЭВМ заноситс  начальный адрес микропрограммы выдачи результата контрол .

В буферный регистр 1 заноситс  код выбираемого регистра, который переключает необходимое направление коммутатора 34 результата.

Код с выхода блока 7 пам ти выбирает необходимый информационный разр д при помощи выходного коммутатора 12. .По микрокоманде блока 9 микропрограммного управлени  в регистр 11 набора заноситс  информаци  с выхода выходного коммутатора 12.

Затем содержимое счетчика 6 логи- ческих номеров увеличиваетс  на единицу , а содержимое счетчика 8 длины

50 векторов уменьшаетс  на единицу.

что обеспечивает коммутацию информации нового логического номера. Процесс заполнени  регистра 11 набора продолжаетс  до тех пор, пока содер- жимое счетчика 8 длины векторов не станет равным нулю.

Информаци  с выходов регистра 11 набора вьщаетс  на выходную шину св зи с ЭВМ, что позвол ет локализовать неисправность объекта контрол .

Claims (1)

1. Формула из.обретени 

   Устройство дл  тестового контрол  Цифровых блоков по авт.св. № 1251084 |этличающеес  тем, что, с елью повышени  оперативности конт- Ьол , оно дополнительно содержит бло Пам ти кодов управлени  адресацией, руппу счетчиков, группу регистров |кодов управлени  режима записи, при- keM адресньш вход блока пам ти кодов управлени  адресацией соединен с вы- кодом пол  адреса буферного регистра нфopмaциoнныe входы блока пам ти содов управлени  адресацией соедине- йы с выходами пол  кодов управлени  ресацией буферного блока п ам ти, ресные входы которого соединены с выходами пол  адреса блока микропро- jr paMMHoro управлени , вход чтени - Записи блока пам ти кодов управлени  ресацией соединен с выходом пол  | правлени  блока микропрограммного управлени , выходы пол  кодов опера- |;ии блока пам ти кодов управлени  ресацией соединены с входами запи

   от ej cSffotJ laifffii/

   К5.Ю Ю K5,,S,10 Фиг. 2

   си-чтени  соответствующих регистров кодов управлени  записью группы и управл ющими входами мультиплексора блока микропрограммного управлени , а также входом разрешени  и блокировки счетчиков группы, выходы пол  кода рещени  блока пам ти кодов управлени  соединены с информационными входами счетчиков группы и с информационными входами адресного мультиплексора блока микропрограммного .управлени , выходы заема счетчиков группы соединены с управл ющими входами адресного мультиплексора блока микропрограммного управлени , синхро- входы счетчиков группы и синхровходы регистров кодов управлени  записью группы соединены с выходами пол  стробирующих сигналов блока микропрограммного управлени , .информационные входы регистров кодов управлени  записью группы соединены с выходами пол  управлени  блока микропрограммного управлени , входы разрешени  регистров кодов управлени  записью группы соединены с выходами пол  режимов работы блока микропрограммного управлени .

   к контро/iupyefiofty i/i/p/joffofiy S/to/fy . Фиг. 3

   Qm9

   ОтЗ

   ОТЗ

   ВызоУ

   OmS

   ги

   втЗ

   boyfyama In

   X

   37

   i

   кю

   38

   0

   f(fO

   WJ

   V

   3ff

   Я10

   1

   J

   Фиг. 5

   О т 8. св зи

   ОтЗ

   От От 18

   О т го

   К 3.2,25.26 Фие.6

   Н16