SU1251084A1 - Устройство дл тестового контрол цифровых блоков - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может, быть использовано при диагностике цифровых блоков. Цель изобретени  - расшире ние класса решаемых задач за счет обеспечени  процесса формировани  тестов, параллельных процессу контрол . Устройство содержит буферный регистр, счетчик логических номеров, регистр набора, блок пам ти, буферный блок пам ти, счетчик длины вектора тестового набора, выходной коммутатор , блок микропрограммного управлени , блок обмена с контролируемым цифровым блоком. В устройстве , распределение входов/выходов объекта контрол  осуществл етс  не программно , а за счет введени  блоков пам ти. Когда содержимое счетчика логических номеров увеличиваетс  на единицу, содержимое счетчика длины векторов уменьшаетс  на единицу, что обеспечивает коммутацию нового логического номера и вьщачи нового теста. 1 з.п.ф-лы, 6 ил. % W с

Description

1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  диагностики цифровых блоков,,

Цель изобретени  - расширени  класса решаемых задач за счет обеспечени  процесса формировани  тестов параллельно процессу контрол .

На фиг,1 представлена функциональна  блок-схема устройства} на фиг.2 - блок микропрограммного управлени ; на: фиг.З - блок обмена с цифровым контролируемым блоком; на фиг. 4 - коммутатор входов/выходов и разр дный блок сравнени ; на фиг.5 - буферный блок пам ти; на фиг.6 - модификатор адреса.

Устройство (фиг,О содержит шину 1 задани  началы ых условий устройства , шину 2 задани  кода логического номера входа/выхода контролируемого цифрового блока, шину 3 задани  кода физического адреса входа выхода контролируемого цифрового блокаJ шину задани  длины вектора тестовой .последовательности устройства , группу 5 выходов результата контрол , буферный регистр 6, счетчик 7 логических номеров, регистр 8 набора, блок 9 пам ти буферн11Й бло 10 пам ти, счетчик И длины вектора тестового набора, вьгходной коммутатор 12, блок 13 микропрограммного упра1влени , блок 14 обмена с контролируемым цифровьм блоком 14,

Блок 13 микропрограммного управлени  (фиг.2) содержит модификацию адреса, состо щий из коммутатора 15 программного регистра 16, блока 17 пам ти микрокоманд, мультиплексора шифратора 19, дешифратора 20, адресного мультиплексора 21, блока 22 синхронизации , триггеров 23 и 24, элемента ИЛИ 25, а также блок 13 содержит блок пам ти, образованный блоко пам ти каналом 26, блоком пам ти тетовых наборов 27, блоком 28 пам ти кодов управлени  коммутатором входо выходов,

Блок 14 обмена с контролируемым цифровым блоком (фиГгЗ) содержит узел пам ти, образованньй регистром 29 каналов, регистром 30 тестовых наборов, регистром 3 кодов управлени  коммутатором входов/выходов, коммутатор 32 входов/вь ходов, элемент 33 задержки, разр дный блок 34 срав

нени , элемент ИЛИ 35, коммутатор 36 результата.

Коммутатор входов/выходов (фиг,4) содержит вентили 37, регистр 38, ,по- строенный на -триггерах.

Разр дный блок сравнени  (фиг.4) построен на элементах И-НЕ 39, элементах 40 равнозначности, элементах ИНЕ 41, регистрах 42.

Буферный блок пам ти (фиг.З) содержит блок 43 пам ти и дешифратор 44 управлени .

Мультиплексор адреса (фиг.6) содержит регистр 45 начального адреса тестового набора, коммутатор 46, адресный регистр 47, шифратор 48, регистр 39 конечного адреса тестового набора , схему 50 сравнени ,

Устройство работает следующим образом .

Цифровой контролируемый блок подключаетс  к входам/выходам коммутатора входов/выходов блока обмена с контролируемьм цифровым блоком (объект контрол  не показан).

В тесте содержитс  таблица соответстви  логических номеров контролируемого цифрового блока его физическим контактам выходных разъемов. В блок пам ти 9 шины 3 задани  кода физического адреса входа/выхода устройства записываютс  физические номера контактов контролируемого цифрового блока, соответствующие логическим номерам.

Запись информации в блок 9 пам ти осуществл етс  следующим образом.

Код логического номера контакта цифрового контролируемого блока через шину 2 заноситс  в счетчик 7 логических номеров.

По данному адресу в блок 9 пам ти заноситс  код физического адреса контакта контролируемого блока с шины 3. С шины 1 задани  начальных условий в блок 13 микропрограммного управлени  занос тс  микропрограммы работы. Адрес микрокоманд заноситс  в буферный регистр 6, коды микрокоманд - в пам ть микрокоманд 17, на- чальньй адрес теста - в регистр 45 начального адреса тестового набора, .а конечный адрес заноситс  в регистр 49 конечного адреса тестового набора, коды частоты функционального контрол  и временного положени  строба контрол , обеспечивающего прием информации с контролируемого цифрового

10

f5

20

блока, занос тс  в блок 22 синхронизации .

В тестовом наборе, необходимом дл  каждого такта контрол , содержатс  входные воздействи  и эталлон- ные реакции, коды маскировани  каналов цифрового блока и коды управлени  коммутатором входов/выходов.

В начале тестовый набор заноситс  в буферный блок пам ти IО следующим образом,

В буферный регистр 6 заноситс  код выбранного запоминающего устройства . В счетчик 7 логических номеров заноситс  начальный логический номер контакта цифрового контролируемого блока. В счетчик II длины векторов заноситс  код длины группы шин, ко- . торым соответствует данна  тестова  последовательность. Тестовый набор заноситс  к регистр 8 набора. Код информации блока 9 пам ти при помощи дешифратора 44 управлени  выбирает информационный разр д буферного блока 10 пам ти, в который записьша- 25 етс  код информации старшего разр да регистра 8 набора. Запись осуществл етс  по микрокоманде, формируемой дешифратором 20. По микрокоманде блока информации-адреса увеличиваетс  на единицу значение счетчика 7 логических номеров и уменьшаетс  на единицу состо ние счетчика 11 длины векторов тестового набора, а также осуществл етс  сдвиг влево информа- ции в регистре 8 набора. Процесс за- писи информации вьтолн етс  по новому информационному разр ду-буферного блока 10 пам ти. Приведенные операции повтор ютс  до тех пор,пока содержимое счетчика 11 длины векторов не станет равно нулю.

При этом на микрокоманде блока I3 микропрограммного управлени  включаетс  триггер 23 и через элемент ИЛИ 35 осуществл етс  блокировка тактовых сигналов, поступающих с выхода блока 22 синхронизации.

После изменени  содержимого буферного регистра 6 в регистр 8 набора 50 заноситс  информаци  нового значени  теста, и процесс записи повтор етс .

Таким образом, в буферный блок пам ти 10 занос тс  данные, необходимые дл  одного такта контрол . 55

Запись информации буферного блока 10 пам ти в блоки 26, 27 и 28 пам ти осуществл ютс  следующим образом.

30

35

40

45

10

f5

20

25

0

5

510844

Код выборки устройств заноситс  в буферный регистр 6, информаци  с выходов буферного блока 10 пам ти подаетс  на информационные входы блоков 26, 27 и 28 пам ти. В регистр 45 начального адреса тестового набора заноситс  КОД- начального адреса теста , В программный регистр 16 заноситс  адрес подпрограммы записи информации в блоки 26, 27 и 28 пам ти. По микрокоманде, поступающей с выхода дешифратора 20, осуществл етс  запись информации из буферного блока IО пам ти в выбранный блок пам ти. Операции повтор ютс  дл  всех типов устройств , при этом в буферный регистр 6 предварительно занос тс  коды выбор- ки соответствующих блоков устройства.

После перезаписи информации из блока Юпам ти в блоки 26, 27, 28 пам ти в буферный блок 10 пам ти заноситс  только изменени  в тестовой последовательности последующего такта . После заполнени  информацией блоков 26, 27 и 28 в регистр 49 конечного адреса тестовой последовательности заноситс  код конечного адреса В программный регистр 16 заноситс  начальный адрес программы выдачи тестов .

Затем запускаетс  блок 22 синхронизации , который обеспечивает вьща- чу тактовых импульсов, поступающих на входы регистров блока 13 микропрограммного управлени . Кроме того, блок 22 синхронизации выдает строби- рующий сигнал, обеспечивающий прием информации с выходов контролируемого цифрового узла в регистр 38, построенный на триггерах.

По микрокоманде блока. 13 микроп- программного управлени  код начального адреса из регистра 45 начального адреса тестового набора заноситс  в адресный регистр 47 адреса тестовых воздействий. Выбранна  по данному адресу информаци  из блоков 26, 27 и 28 заноситс  в соответствующие регистры 29, 30 и 31 блока пам ти.

Информаци  с выхода регистра 31 управлени  коммутаторов входов/выходов обеспечивает управление коммутатором входов/выходов 32 с выхода регистра 30 тестовых наборов, коды воздействий и эталонных реакций поступают соответственно на входы груп пы вентилей 37 с трем  состо ни ми и входы элементов 40 равнозначности

30

35

0

5

51

Коды воздействий через вентили 37 с трем  состо ни ми поступают на контролируемый блок 1 А. Реакци  объекта контроле запоминаетс  регис тром 40, код выходов которого по сту- пает на другие входы элементов АО равнозначности. В разр дном блоке ЗА сравнени  обеспечиваетс  сравне- ние эталлоных и считанных реакций только тех разр дов, по которым на соответствующнег элементы И-НЕ 39 поступают сигналы высокого уровн  напр жени  с выходов регистра 29 масок каналов. Результаты сравнени  через элементы И-НЕ 41 поступают на ин- формационные регистры 42, которые фиксируют отказы, обнаруженные   объекте контрол , В каждом следующем такте контрол  код с выхода адрес- ного регистра 47 увеличиваетс  на единицу.при помоги шифратора 48. Новое значение кода адреса тестового слова через коммутатор 46 заноситс  в адресный регистр 47 и обеспечивает выборку из блоков 26, 27, 28 пам ти информации дл  нового такта контрол  Процесс формировани  теста продолжаетс  до тех пор, пока содержимое адресного регистра 47 не станет равно коду регистра 49 конечного адреса тестового набора. Сигнал с выхода схемы 50 сравнени  поступает на управл ющий вход мультиплексора 18, что обеспечивает перевод адресного регистра 47 в р.ежим хранени  инфор- мации, и нова  тестова  последовательность не формируетс . Результаты контрол  с выходов разр дного блока ЗА сранени  через элемент ИЛИ 35 поступают на управл ющий вход-мульти-. плексора 18 что обеспечивает фиксирование результата Конец проверки или Брак в триггерах 25 и 24 и выдачу сообщени  элемейтами индикации не показаны). .

На ивдикацию можно передавать данные , поступающие с выходов коммутатора 36 результата и выходного коммутатора 12,

Дл  вьздачй данных блока 14 обмена с контролируемым блоком на индикацию необходимо в счетчик 7 логических номеров занести начальный логический номер контакта объекта контрол , а в счетчик I длины векторов - код дли- ны вектора, В программный регистр 16 заноситс  начальный адрес микропрограммы выдачи результатов контрол .

084 .6

В буферный регистр 6 заноситс  код выбираемого регистра, который переключает необходимое направление коммутатора 36 результата. Код с .выхода блока 9 пам ти выбирает необходимый информационный разр д при помощи выходного коммутатора 12, По микрокоманде блока 13 микропрограммного управлени  в регистр В набора заноситс  информаци  с выхода выходного коммутатора 12, Затем содержимое счетчика 7 логических номеров увеличиваетс  на единицу, а счетчик длины векто ров 11 уменьшаетс  на единицу, что обеспечивает коммутацию информации нового логического номера. Процесс заполнени  регистра 8 набора- продолжаетс  до тех пор, пока содержимое счетчика I1, длины векторов, не станет равным нулю. Информаци  с выходов регистра 8 набора выводитс  на индикацию, что позвол ет локализовать неисправности объекта контрол ,.

Claims (2)

1. Устройство дл  тестово о контрол  цифровых блоков, содержащее регистр набора, счетчик длиньГ вектора тестового набора, выходной коммутатор буферньй регистр, блок пам ти и блок обмена С контролируемым цифровым блоком , отли 1ающеес  тем, что, с целью расширени  класса решаемых задач за счет обеспечени  процесса формировани  тестев параллельно

. процессу контрол , оно содержит счетчик логических номеров, буферный блок пам ти, блок микропрограммного управлени  и блОк обмена -с контролируемым цифровым блоком, содержащий узел пам ти, регистр входов/выходов, коммутатор входов/выходов, разр дньй блок сравнени , элемент задержки, эле мент ИЛИ и коммутатор результата, .. причем информационные входы буферного регистра и группа .входов кода логических условий блока микропрограммного управлени  подключены к шине задани  начальных условий устройства, информахщонные входы счетчика логических номеров подключены к шине задани  кода логического номера входа/

ыхода контролируемого цифрового блока устройства,- информационные входы блока пам ти подключены к шине задани  кода физического адреса входа/

.ыхода контролируемого цифрового блока устройства, информационные

входы счетчика длины вектора тесто вого набора подключены к шине зада- им  длины вектора тестовой последо- нательноети устройства, группа информационных входов регистра набора подключена к шине задани  кода тестового набора устройства, группа выходов признаком микрокоманд буферного регистра соединена с группой информационных входов буферного блока па- м ти, группа выходов признаков адреса буферного регистра соединена с группой входов кода логической операции блока микропрограммного управлени , группа входов начальной за- грузки которого соединена с группой выходов буферного бйока пам ти, адресные входы которого соединены с группой выходов блока пам ти и группой адресных, входов выходного ком- мутатора, выход которого соединен с информационным входом регистра набора , п-й выход к«торого (где п-дли- на тестового набора) соединен с входом считьшани  буферного блока па- м ти, разр дные выходы счетчика логических номеров соединены с адресными входами блока пам ти, выход нулевого разр да счетчика длины вектора тестового набора и выход элемен- та ИЛИ соединены с входами управлени  переходом блока микропрограммного управлени , выход признака синхронизации блока микропрограммного управлени  соединен со стробирзто- щим входом коммутатора входов/выходов и через элемент задержки с входом синхронизации разр дного блока сравнени , группа выходов равно всех разр дов равнени  которого соединена с группой входов элемента ИЛИ и с первой группой информационных входов коммутатора результата, выходы которого соединены с информационными входами выходного комму- татора, выходы признаков микрокоманд блока микропрограммного управлени  соединены с информационными входами узла пам ти блока обмена с контролируемым цифровым блоком, группа вы- ходов признаков Номеров входов/выходов которого соединена с группой входов разрешени  соответствующих разр дов разр дного блока сравнени  и с группой управл ющих уходов коммутатора результата, перва  группа информационных входов разр дного блока сравнени  соединена с группой выходов признака эталонной реакции узла пам ти блока об мена с контролируемым цифровым блоком , втора  группа информационных входов разр дного блока сравнени  соединена с группой выходов.коммутаг тора входов/выходов и второй группой информационных входов коммутатора результата, треть  группа инфор- мациоиных входов которого соединена с группой выходов признаков тестового набора узла пам ти блока обмена с контролируемым цифровым блоком и с группой информационных входов коммутатора входон/выходов, четверта  группа информационных входов которого .соединена с группой выходов буферного регистра, .группа управл кацих вх одрв коммутатора входов/выходов соединена с группой выходов признаков входов/выходов узла пам ти блока обмена с контролируемым цифровым блоком , группа входов/выходов коммутатора результата соединена с группой входов/выводов контролируемого цифрового блока, первый, второй, третий и четвертый разр дные выходы второй группы адресных выходов блока .микро -. программного управлени  соединены с синхровходом регистра набора, с сум- ;мирующнм входом счетчика логических номеров, с входом записи буферного блока пам ти и с вычитающим входом счетчика длины вектора тестового набора соответственно, группы выходов регистра набора  вл етс  группой выходов результата контрол  устройства,

2. Устройство п6п,Г отлич а- ю щ е е с   тем, что,блок микропрограммного управлени  содержит блок модификации адреса и блок пам ти, причем группа входов кода логических условий блока модификащш адреса соединена с группой входов кода логических условий блока, группа входов кода логической операции которого соединена с группой входов выбора полей блока пам ти, группа информационных входов которо.го соединена с группой входов начальной загрузки блока, входы управлени  переходом которого соединены с входами управлени  переходом блока модификации адреса, перва  группа адресных выходов которого соединена с группой адресных входов блока пам ти, вход считывани  которого ,соединен с выходом признака перехода

к следующему адресу микрокоманды блока модификации адреса, выход признака синхронизации контролируемого цифрового блока которого соединен с выходом признака синхронизации блбка, .выходы блока пам ти соединены с выходами признаков микрокоманд блока,

первый, второй, третий и четвертый разр дные выходы второй группы адресных выходов которого соединены с первым , вторым, третьим и четвертым разр дными выходами второй группы адресных вьЬсодов блока модификации адреса.

От шины 1

Фие.1

Qtn} ОтЩ

fci WW

к If

кП

От 26

Ст27

От 28

От В

От 13

К 18

Фиг.3

От 30От 29

ФигЛ

От 6 ОтВ От 9

РтГЗ

и гв,г7,м Фиг.5

От2в

OmU

К 26,27,28

К 18

Фиг. 6

Редактор Т. Митейко

Составитель А, Сиротска 

ТехредКорректор И, Муска

Заказ 4412/46Тираж 671 И.Гайдош Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д.4/3

Производственно-полиграфическое предпри тие, у, Ужгород, ул. Проектна , 4