SU1196692A1 - Устройство дл контрол логических блоков - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКиВ, содержащее блок пам ти, схему сравнени , регистр теста, блок управлени , элемент сравнени , причем блок управлени  содержит первый триггер, выходы тестовой информации блока пам ти соединены с информационньми входами блока записи, выходы которого соединены с информационными входами регистра теста, информационные выходы которого соединены с соответст ,вующими входами/вькодами контролируемого логического блока, о т л и чающеес  тем, что, с целью повьшени  достоверности контрол  и расширени  функциональных возможностей за счет контрол  логических блоков, содержащих логические элементы типа счетчиков, оно содержит генератор контрольных импульсов, счетчик, ключ, триггер задани  geжима контрол , группу переключателей , переключатель режима контрол , коммутатор входов/выходов, а блок управлени  содержит триггер, одновибратор , первый и второй счетчики, кнопку сбросаi кнопку пуска, дешифратор тактов контрол , два дешифратора , два элемекта ИЛИ, генератор тактовых импульсов,, шесть элементов И, п-разр дный регистр, причем выходы тактовой информации блока пам ти соединены .с информационными вхо- дами дешифратора тактов контрол , первый выход которого соединен с первым входом первого элемента И,. выход которого соединен с единичным входом первого разр да,п-разр дного регистра,, единичные входы второго, третьего и четвертого разр дов которого соединены с вторым, третьим и четвертым выходами дешифратора тактов контрол , нулевой вход первого разр да п-разр дного регист-. ра соединен с четвертым выходомСЛ дешифратора такта контрол , нулевой вход второго разр да п-разр дного регистра соединен со стробирующим выходом первого дешифратора и нулевым входом четвертого разр да п-разр дного регистра, нулевой вход третьего разр да п-разр дного регистра соединен с выходом равно элемента сравнени  и нулевым входом триггера задани  режима контрол , вход сброса а-разр дного регистра подключен к кнопке сброса И соединен с нулевыми входами первого и второго триггеров, входом сброса счетчика и нулевым входом триггера задани  режима контрол , пр мой выход первого разр да п-разр дного регистра Iсоединен с первыми входами второго и третьего элементов И, вторые входы которых соединены с выходом генератора тактовых импульсов блока управлени  и с синхровходами первого и второго счетчиковj выход метки конца тестов блока пам ти соединен

Description

через одновибратор с единичным входо второго триггера, нулевой вход которого соединен с входом сброса первого счетчика, выходы которого соединены с информационными входами второго дешифратора, третий выход которого соединен с третьим входом второго элемента И, вьйсод которого соединен с входом записи блока записи , четвертый, п т|)1Й, шестой и седьмой, выходы второго дешифратора соединены с соответ ствующими входами первого элемента 1ЩИ, выход которого соединен с третьим входом третьего элемента И, вькод которого соединен с входом считывани  блока записи , пр мой и инверсные выходы вто . рого разр да п-разр дного регистра соединены с первыми входами четвертого и п того элементов И соответственно , группа вькодов регистра тестов соединена с группой управл ющих входов коммутатора входов/выходов, управл ющий вход которого соединен с вьЕкодом четвертого элемента И, информационные выходы коммутатора входов/выходов соединены с соответствую щими входами/выходами контролируемого логического блока, перва  группа информационных входов схемы сравне ,ни  соединена с группой выходов регистра тестов, втора  группа информационных входов схемы сравнени  соединена с группой выходов контролируемого логического блока,.выход равно схемы сравнени  соединен с вторым входом п того элемента И, тре тий вход которого соединен с четвертым выходом первого дешифратора и вторым входом четвертого элемента И, третий и шестой выходы первого де }Ифратрра соединены с входом записи регистра теста и первым входом шесто го элемента И соответственно, инверс ны выходы третьего и четвертого разр дов п-разр дного регистра сое2 динены с вторым входом шестого элемента И и с входом сброса второго счетчика, выходы которого соединены с информационными входами первого дешифратора, третий вход шестого элемента ,И соединен с инверсным выходом первого триггера, единичный вход которого соединен с выходом п того элемента И, третий вход которого соединен с инв.ерсньм выходом второго разр да п-разр дного регистра , дев тый выход второго дешифратора соединен с нулевым входом второго триггера и вторым входом первого элемента И, первый йход второго элемента ИЛИ подключен к кнопке пуска , второй вход второго элемента ИЛИ соединен с выходом шестого элемента И, выход второго элемента ИЛИ соединен с входом считывани  блока пам ти, выход генератора контрольных импульсов соединен с информационным входом ключа, управл ющий вход которого соединен с выходом триггера задани  режима контрол , группа выходов счетчика соединена с первой группой информационных входов элемента сравнени , втора  группа информационных входов которого соединена через соответствующие ключи группы с шиной, задани  эталона , единичный вход триггера задани  режима контрол  соединен с входом установки устройства, информационный чход контролируемого логического блока подключен через переключатель режима контрол  к информационному выходу ключа и к инфор .мационному входу олока определени  неисправности типа обрыва, выходы регистра тестов соединены с информационными входами коммутатора входов (выходов, информационные выходы которых соединены с соответструюш ми входами/выходами, контролируемого логического блока.

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  логических блоков различных электронньпс цифровых систем.

Цель изобретени  - повьш1енне достоверности контрол  и расширение функционал| ных возможностей за счет контрол  логических блоков, 3 На фиг. 1 и 2 изображено устройс во дл  контрол  логических блоков. Устройство содержит блок 1 пам ти , блок 2 записи, регистр 3 теста, Ьсоммутатор 4 входов/выходов, схему 5 сравнени ,контролируемый логичес кий блок 6, блок 7 управлени , генератор 8 контрольньпс импульсов, ключ 9, триггер 10 режима контрол , счетчик 11, элемент 12 сравнени , группа переключателей 13, переключа тель 14 режима контрол , блок 15 определени  неисправности типа обры ва, кнопку 1б установки. Ьлок управлени  (фиг. 2) содержит триггер 17, счетчик 18, дешифра тор 19, элемент ИЛИ 20, элемент И 21, генератор 22 тактовых импульсов , элемент И 23, дешифратор 24 . тактов контрол , элемент И 25, п-ра р дный регистр 26, элемент И 27, счетчик 28, дешифратор 29, элемент И 30, триггер 31, элемент И 32, эле мент ИЛИ 33, кнопку 34 пуска, кнопку 35. сброса, однойиоратор 36. Блок 15 определени  неисправност типа обрыва представл ет соОой логи ческий пробник с щупом, которьй может быть выполнен по авт. св. № 799118. щуп зонда переключателем 14 с режима контрол , который представл  ет из себ  механический пер,еключатель -на два положени , может подключатьс  либо к блоку 15, либо к ключу 9. Дл  управлени  триггером 10 предусмотрена кнопка 16 установки . Блок пам ти может быть выполнен на базе стандартного устройства под готовки данных (например, на базе устройства Аккорд-05 ), в состав которого вход т накопитель на магнитной ленте и дисплейньй модуль. Запись тестового набора в блок пам  ти производитс  символами в коде ГОСТ 13052-74. Дл  формировани  про извольного п-разр дного набора, сос то щего из О и 1, используютс  символы, 4 младших разр дов которых отображают комбинации от 0000 до 1111. . Таким образом, п-разр дный набор организуетс  из п/4 символов. Тесто вые наборы обрамл ютс  определенным метками, указывающими на начало (НН и конец (КН) набора. Еабор, определ ющий входные и выходные цепи ТЭЗа 24 дополн етс  после НН соответствующей меткой (НЦ), а набор, предусматривающий подключение зонда к внутренним точкам ТЭЗа, меткой (ВЗ) перед КН. Информаци  о месте подключени  зонда и количества подаваемых импульсов воспроизводитс  на дисплейном модуле при считывании теста с кассетного накопител . Из блока пам ти в блок записи поступают только i младших разр да каждого символа, а в блок управлени  дп  различени  меток (типа КО, КН, НЦ, ВЗ) полные коды. Коммутатор входы/выходы служит дл  коммутации входов и выходов блока 6 и выполнен на базе п-разр дного регистра и п-к.оммутирующих элементов , управл емых сигналами с выходов данного регистра (1 на выходе i-ой  чейки регистра означает, что i-а  цепь ТЭЗа - входна  цепь) , коммутирующие элементы соедин ют соответствующие выходы регистра тёста с входными цеп ми контролируемого логического блока 6.Ввод наборов дл  контрол  блока 6осуществл етс  а:втоматически с блокировкой ввода при несравнении реакции блока 6 с эталонным набором. Перед тестированием логического блока 6 .кнопкой 35 Сброс в блоке 7управлени  триггеры 17 и 31 и празр дный регистр 26, счетчик 11 и триггер 10 устанавливаютс  в нулевое состо ние. Процесс тестировани  начинаетс  нажатием кнопки 34 .Пуск блока 7 управлени . В результате на выходе элемента ИЛИ 33 формируетс  сигнал S , разрешающий Ввод набора из блока 1 пам ти в блок 2 записи и блок7 управлени . Символы, образующие набор, поступают из блока 1 пам ти в блок 7 в сопровождении сигнала, который подаетс  на (т ч- 1)-й вход блока 7. По этому сигналу устанавливаетс  в 1 триггер 17, в результате чего происходит модификаци  счетчика 18 от генератора 22 импульсов, состо ни  счетчика дешифратора дешифрируютс  дешифратором 19. Сигналы с выходов дешифратора 19 используютс  « дл  организации записи 4 младших разр дов каждого символа набора в первые 4-е  чейки блока 2 записи (.сигнал Sj, формируемый элементом И 23)} сдвига информации на 4-е разр да и. в блоке 2 записи при формиро вании п-разр дного набора (сигналы Sjj, формируемые элементами ИЛИ 20 и И 21). По достижении счетчиком 18 состо ни  9 сигналом с дешифратора 19 триггер 17 устанавливаетс  в О и прием символа в блок записи 2 завершаетс . Аналогично принимаютс  .последующие символы набора. Сигналы S , к Sj выдаютс  в олок 2 записи по прочтению дешифратором 24 метки НН. При этом в 1-ю  чейку п-разр дрегистра 26 записьшаетс  1 и разблокируютс  элементы И 21 и И 23. При вводе первого набора, определ ющего входные и выходные цепи контролируемого блока 6, по прочтению метки НЦ дешифратор 24 записывает 1 во 2-ю  чейку п-разр дного реги ра 26, в результате чего разблокиру етс  элемент И 27, формирующий сигнал Sj. При распознавании метки кон ца набора КН по сигналу с дешифратора 24 устанавливаетс  в 1 4-   чейка п-разр дного регистра 26. Пр этом разрешаетс  модификаци  счетчи ка 28 импульсами генератора 22 тактовых импульсов, состо ние счетчика дешифрируетс  дешифратором 29. По достижению счетчиком 28 состо ний: 3 формируетс  сигнал-S), но которому производитс  перезапись набора из блока 2 в блок 3, 4 элемент И 27 вьщает сигнал Sf, по которому производитс  переза пись набора цепей из блока 3 в блок 6 элементами И 32 и ИЛИ 33 фор мируетс  запрос S f на считьтание последующего набора/ 7 производитс  установка в О  чеек 2 и ч регистра 26. После записи набора через коммутатор 4 входов/выходов входные цепи контролируемого блока 6 подключаютс  к соответствующим  чейкам регистра 3 тестов, из регистра тестов 3 тесто вый набор подаетс  на первую группу входов схемы 5 сравнени  и одновременно через коммутатор входа/выходов на контролируемьш блок 6. На вторую группу входов схемы 5 поступает информаци  с выходов блока 6. Результат сравнени  с выхода схемы 5 выдаетс  на элемент И 30 блока 7 управлени , результат строоируетс  сигналом с дешифратора 29 по достижению счетчиком 28 состо ни  4. При от- сутствии ошибки сравнени  реакции контролируемого блока 6 и эталонного набора элементы И 32 и ИЛИ 33 при состо нии счетчика 28, равным 6. формируют сигналы запроса S на ввод следующего набора. В случае ошибки триггер 31 устанавливаетс  в 1, блокируетс  элемент И 32, и на пр мой выход триггера 31 подаетс  сигнал ошибки, которьш индицирует оператору наличие ошибки. Отличие фактической реакции контролируемого от эталонной определ етс  с помощью элементов индикации, вход щих в схему 5 сравнени . Если процедурой проверки контролируемого блока 6 предусматриваетс  подача определенного количества импульсов на одну из внутренних контрольных точек блока 6 с помощью блока 15 определени  неисправностей, то в тестовый набор вводитс  метка включени  ВЗ. При распознавании ВЗ дешифратора 24 в 3-ю  чейку п-разр дного регистра 26 записьшаетс  l, блокируетс  элемент И 32-, и запрос на считывание очередного набора (сигнал ЗУ) не формируетс . При подведении щупа блока 15 к указанной точке контролируетс  наличие контакта щупа. После чего щуп блока 15 переключателем 14 режима контрол  подключаетс  к ключу 9 и через кнопку 1б подаетс  сигнал на установку в l триггера 10. При зтом отпираетс  ключ 9, импульсы с генератора 8 контролируемых импульсов подаютс  на счетчик 11 и одновременно через переключатель 14 на контрольную точку. При совпадении кодов счетчика 11 кода, набранного на переключател х группы 13, элемент 12 сравнени  производит сброс триггера 10 и установку в О 3-ей  чейки п-разр дного регистра 26 блока управлени . После чего кнопкой 34 Пуск блока 7 формируетс  запрос на ввод очередного набора.

Фиг.1

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ, содержащее блок памяти, схему сравнения, регистр теста, блок управления, элемент сравнения, причем блок управления содержит первый триггер, выходы . тестовой информации блока памяти соединены с информационными входами блока записи, выходы которого соединены с информационными входами регистра теста, информационные выходы которого соединены с соответст. вующими входами/выходами контролируемого логического блока, отличающееся тем, что, с целью повышения достоверности контроля и расширения функциональных возможностей за счет контроля логических блоков; содержащих логические элементы типа счетчиков, оно содержит генератор контрольных импульсов, счетчик, ключ, триггер задания режима контроля, группу переключателей, переключатель режима контроля, коммутатор входов/выходов, а блок управления содержит триггер, одновибратор, первый и второй счетчики, кнопку сброса; кнопку пуска, дешифратор тактов контроля, два дешифратора, два элемента ИЛИ, генератор тактовых импульсов,, шесть элементов И, η-разрядный регистр, причем выходы тактовой информации блока памяти соединены .с информационными входами дешифратора тактов контроля, первый выход которого соединен с первым входом первого элемента И, выход которого соединен с единичным входом первого разряда,п-разрядного регистра,, единичные входы второго, третьего и четвертого разрядов которого соединены с вторым, третьим и четвертым выходами дешифратора тактов контроля, нулевой вход _Λ первого разряда ri-разрядного регист- 3 ра соединен с четвертым выходом· дешифратора такта контроля, нулевой вход второго разряда п-разрядного регистра соединен со стробирующим выходом первого дешифратора и нулевым входом четвертого разряда п-разрядного регистра, нулевой вход третьего разряда п-разрядного регистра соединен с выходом равно элемента сравнения и нулевым входом триггера задания режима контроля, вход сброса п-разрядного регистра подключен к кнопке сброса и соединен с нулевыми входами первого и второго триггеров, входом сброса счетчика и нулевым входом триггера задания режима контроля, прямой выход первого разряда п-разрядного регистра (соединен с первыми входами второго и третьего элементов И, вторые входы которых соединены с выходом генератора тактовых импульсов блока управления и с синхровходами первого и второго счетчиковвыход метки конца тестов блока памяти соединен

   СЬ Х> Ю >

   через одновибратор с единичным входом второго триггера, нулевой вход которого соединен с входом сброса первого счетчика, выходы которого соединены с информационными входами второго дешифратора, третий выход которого соединен с третьим входом второго элемента И, выход которого соединен с входом записи блока записи, четвертый, пятый, шестой и седьмой; выходы второго дешифратора соединены с соответствующими входами первого элемента ИЛИ, выход которого соединен с третьим входом третьего элемента И, выход которого соединен с входом считывания блока записи, прямой и инверсные выходы второго разряда η-разрядного регистра соединены с первыми входами четвертого и пятого элементов И соответственно, группа выходов регистра тестов соединена с группой управляющих входов коммутатора входов/выходов, управляющий вход которого соединен с выходом четвертого элемента И, информационные выходы коммутатора входов/ выходов соединены с соответствующими входами/выходами контролируемого логического блока, первая группа информационных входов схемы сравнения соединена с группой выходов регистра тестов, вторая группа информационных входов схемы сравнения соединена с группой выходов контролируемого логического блока,.выход равно схемы сравнения соединен с вторым входом пятого элемента И, третий вход которого соединен с четвертым выходом первого дешифратора и · вторым входом четвертого элемента И, третий и шестой выходы первого дешифратора соединены с входом записи , регистра теста и первым входом шестого элемента И соответственно, инверсныр выходы третьего и четвертого разрядов η-разрядного регистра сое динены с вторым входом шестого элемента И и с входом сброса второго счетчика, выходы которого соединены с информационными входами первого дешифратора, третий вход шестого элемента И соединен с инверсным выходом первого триггера, единичный вх'од которого соединен с выходом пятого элемента И, третий вход которого соединен с инверсным выходом второго разряда η-разрядного регистра, девятый выход второго дешифратора соединен с нулевым входом второго триггера и вторым входом первого элемента И, первый вход второго элемента ИЛИ подключен к кнопке пуска, второй вход второго элемента ИЛИ соединен с выходом шестого элемента И, выход второго элемента ИЛИ соединен с входом считывания блока памяти, выход’ генератора контрольных импульсов соединен с информационным входом ключа, управляющий вход которого соединен с выходом триггера задания режима контроля, группа выходов счетчика соединена с первой группой информационных входов элемента сравнения, вторая группа информационных входов которого соединена через соответствующие ключи группы с шиной, задания эталона, единичный вход триггера задания режима контроля соединен с входом установки устройства, информационный вход контролируемого логического блока подключен через переключатель режима контроля к информационному выходу ключа и к информационному входу блока определения неисправности типа обрыва, выходы регистра тестов соединены с информационными входами коммутатора входов (выходов, информационные выходы которых соединены с соответствующими входами/выходами, контролируемого логического блока.