SU1553978A1 - Устройство дл тестового контрол цифровых блоков - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при контроле цифровых блоков. Цель изобретени  - повышение быстродействи . Устройство содержит блок 9 микропрограммного управлени , блок обмена 10 с контролируемым блоком, счетчик 2 логических номеров, блок пам ти 4, буферный блок пам ти 5, регистр набора 3, выходной коммутатор 7, регистр сдвига 8, буферный регистр 1. 1 з.п. ф-лы, 8 ил.

Description

S

Ё

СЛ СП

СО

со 1

оо

Изобретение относитс  к вычислительной технике и может быть использовано при диагностике цифровых блоков .

Цель изобретени  - повышение быстродействи .

На фиг.1 представлена функциональна  схема устройства; на фиг„2 - блок обмена с контролируемым цифровым блоком; на фиг.З - блок микропрограммного управлени ; на фиг04 - формирователь сигналов управлени ;на фиг.5 временна  диаграмма формировател  сигналов управлени ; на фиг.6 - пол  блоков пакета; на фиг.7 блок-схема лгоритма; на фиг.8 - таблица.

Устройство (фиг.1) содержит входную шину св зи с ЭВМ, буферный регистр 1, счетчик 2 логических номеров , регистр 3 набора, блок 4 пам ти, буферный блок 5 пам ти, счетчик 6 длины векторов, выходной коммутатор 7, регистр 8 сдвига, блок 9 микропрограммного управлени , блок 10 обмена с контролируемым цифровым блоком, выходную шину св зи с ЭВМ.

Блок 10 обмена с контролируемым цифровым блоком (фиг.2) содержит блок 11 пам ти маскировани  каналов, блок 12 пам ти тестовых наборов, блок 13 пам ти управлений коммутатором входов-выходов, регистр 14 сдвига кодов маскировани , регистр 15 сдвига тестовых наборов, регистр 16 сдвига кодов управлени  коммутатором входов- выходов, коммутатор 17 входов-выходов , элемент 18 задержки, разр дный блок 19 сравнени , коммутатор 20 результата , элементы ИЛИ 21...24.

Блок 9 микропрограммного управлени  (фиг.З) содержит синхронизатор 25, коммутатор 26, шифратор 27, формирователь 28 сигналов управлени , программный регистр 29, блок 30 пам - ти микрокоманд, дешифратор 31, триггеры 32 и 33, элемент ИЛИ-НЕ 34, мультиплексор 35, модификатор 36 адреса узла пам ти, триггер 37 пуска, элемент И 38, элемент ИЛИ 39.

Формирователь 28 сигналов управлени  (фиг.4) содержит элемент НЕ 40, регистр 41 сдвига, счетный триггер 42 элемент НЕ 43, триггер 44, элемент ИЛИ-НЕ 45.

На временной диаграмме (фиг.5) работы формировател  28 сигналов управлени  представлены сигналы на входе и выходе элемента НЕ 40, на выхо

0

0

25

45 50

,

30

35

40

55

дах первого и второго разр дов регистра сдвига 41, на выходе элемента ИЛИ-НЕ 45, на пр мых выходах счетных триггеров 42 и 4, на инверсном выходе счетного триггера 44,

Устройство работает следующим образом .

Цифровой контролируемый блок подключаетс  к входам-выходам коммутатора 17 блока 10 обмена (объект контрол  не показан).

В тесте содержитс  таблица соответстви  логических номеров контролируемого цифрового блока его физическим контактам выходных разъемов. В блок 4 пам ти по адресам, соответствующим логическим номерам, записываютс  коды физических номеров контактов входов-выходов контролируемого цифрового блока. Запись информации в блок 4 пам ти осуществл етс  следующим образом Код логического номера контакта цифрового контролируемого блока через входную шину св зи с ЭВМ заноситс  в счетчик 2 логических номеров . По данному адресу в блок 4 пам ти заноситс  код физического адреса контакта контролируемого блока с входной шины св зи с ЭВМ.

С входной шины св зи с ЭВМ в блок 9 микропрограммного управлени  занос тс  микропрограммы работы. Адрес микрокоманд заноситс  в программный регистр 29, коды микрокоманд - в блок 30 пам ти микрокоманд, начальный адрес теста - в регистр начального адреса тестового набора, а конечный адрес - в регистр конечного адреса тестового набора модификатора 36 адреса узла пам ти. Коды частоты функционального контрол  и временного положени  строба контрол , обеспечивающего прием информации с контролируемого цифрового блока, занос тс  в синхронизатор 25.

В тестовом наборе, необходимом дл  каждого такта контрол , содержатс  входные воздействи  и эталонные реакции, коды маскировани  каналов контролируемого цифрового блока и коды управлени  коммутатором входов- выходов.

Вначале тестовый набор заноситс  в буферный блок 5 пам ти следующим образом.

В буферный регистр 1 заноситс  код выбранного блока пам ти узла пам ти . В счетчик 2 заноситс  начальный

логический номер контакта контролируемого цифрового блока, в счетчик 6 - код длины группы шин, которым соответствует данна  тестова  последова- тельность. Тестовый набор заноситс  в регистр 3. Код информации блока пам ти 4 выбирает информационный разр д блока 5, в который записываетс  код информации старшего разр да регистра 3 набора. Запись осуществл етс  по микрокоманде, формируемой дешифратором 31. По микрокоманде увеличиваетс  на единицу значение счетчика 2 логических номеров и уменьшаетс  на единицу состо ние счетчика 6 длины векторов тестового набора, а также осуществл етс  сдвиг влево информации в регистре 3 набора.Процесс записи информации выполн етс  по новому информационному разр ду буферного блока 5 пам ти. Приведенные операции повтор ютс  до тех пор, пока содержимое счетчика 6 длины векторов +ie станет равно нулю. При этом по микрокоманде блока 9 микропрограммного управлени  включаетс  триггер 32 и через элемент ИЛИ-НЕ 3 осуществл етс  блокировка тактовых сигналов, поступающих с выхода синхронизатора 25.

После изменени  содержимого буферного регистра 1 в регистр 3 набора заноситс  информаци  нового значени  теста и процесс записи теста повтор етс  .

Таким образом, в буферный блок 5 пам ти занос тс  данные, необходимые дл  одного такта контрол „

Запись информации буферного блока 5 пам ти в регистр 8 сдвига осуществл етс  следующим образом.

Код выборки выбранного блока пам ти узла пам ти заноситс  в буферный регистр 1, информаци  с выходов буферного блока 5 пам ти записываетс  в младшие разр ды регистра 8 сдвига по микрокоманде блока 9 микропрограммного управлени . Затем выполн ютс  операции дл  записи в буферный блок

Сигнал с инверсного выхода триггера 37 пуска поступает на вход элемента ИЛИ 39 и разрешает прохождение - сигнала разрешени  выборки кристаллов на входы блоков 11, 12 и 13 пам 5 пам ти данных тестового набора еле- 5Q ти через элементы ИЛИ 22, 23 и 2h coдующего такта контрол , которые занос тс  затем в регистр 8 сдвига„ Таким образом в регистр 8 сдвига занос тс  данные, необходимые дл  нескольких тактов контрол .

В программный регистр 29 заноситс  адрес подпрограммы записи информации в блоки 11, 12 и 13 пам ти. По микрокоманде , поступающей с выхода дешифответственно .

Информаци  с выходов регистра 16 сдвига кодов управлени  коммутатором обеспечивает управление коммутатором 17. Коды воздействий и эталонных реакций с выходов регистра 15 сдвига тестовых наборов поступают соответственно на информационные входы коммутатора 17 и на группу вторых информа0

5

ратора 31, осуществл етс  параллельна  запись информации из регистра 8 сдвига в выбранный блок пам ти дл  нескольких тактов контрол , при этом i в буферный регистр 1 предварительно занос тс  коды выборки блоков узла пам ти, сигналы выборки на блоки 11, 12 и 13 пам ти поступают с выходов элементов 23, 2k и 25.

После перезаписи информации из блока 5 пам ти в регистр 8 сдвига в блок 5 пам ти занос тс  только изменени  в тестовой последовательности последующего такта.

После заполнени  информацией блоков 11, 12 и 13 пам ти в регистр конечного адреса модификатора 3& адреса узла пам ти заноситс  код конечного

0 адреса теста. В программный регистр 29 заноситс  начальный адрес подпрограммы выдачи тестов. Затем запускаетс  синхронизатор 25, который при помощи формировател  28 сигналов уп5 равлени  выдает тактовые импульсы, поступающие на входы регистров блока 9 микропрограммного управлени , сигнал разрешени  сдвига, поступающий на входы разрешени  сдвига регистров 1, 15 и 16 сдвига. По микрокоманде с с выхода дешифратора 31 блока 9 микропрограммного управлени  формируетс  сигнал, устанавливающий триггер 37 пуска в единичное состо ние. Сигнал с пр мого выхода триггера 37 пуска поступает на первый вход элемента И 38 и разрешает прохождение высокочастотного синхронизирующего сигнала на синхровходы регистров 14, 15 и 16 сдвига, а также стробирование сигнала , обеспечивающего прием реакции объекта контрол  в регистр приема информации, расположенный в коммутаторе входов-выходов 17.

Сигнал с инверсного выхода триггера 37 пуска поступает на вход элемента ИЛИ 39 и разрешает прохождение - сигнала разрешени  выборки кристаллов на входы блоков 11, 12 и 13 пам 0

5

0

5

Q ти через элементы ИЛИ 22, 23 и 2h coответственно .

Информаци  с выходов регистра 16 сдвига кодов управлени  коммутатором обеспечивает управление коммутатором 17. Коды воздействий и эталонных реакций с выходов регистра 15 сдвига тестовых наборов поступают соответственно на информационные входы коммутатора 17 и на группу вторых информационных входов блока 19 сравнени . Реакци  объекта контрол  запоминаетс  регистром коммутатора 17 код с выходов которого поступает на группу ин формационных входов блока 19 сравнени . В блоке 19 сравнени  обеспечиваетс  сравнение эталонных и считанных реакций только тех разр дов, по которым на группу входов разрешени  срав- i-ени  разр дного блока 19 сравнени  поступают сигналы высокого уровн  Напр жени  с выходов регистра Ik 4двига кодов маскировани  каналов.

При 4-разр дных регистрах сдвига ik, 15 и 16 в каждом такте работы блока 9 микропрограммного управлени  т|ри высокочастотных такта сдвига информации чередуютс  с одним высоко- i-астотным тактом записи информации Е данные регистры. Таким образом, считанный из блоков 11, 12 и 13 пам ти тестовый набор четырех тактов онтрол  последовательно подаетс  на Йходы контролируемого цифрового блока

Процесс формировани  теста продолжаетс  до тех пор, пока содержимое Адресного регистра модификатора 36 Адреса узла пам ти не станет равно коду регистра конечного адреса тесто- ioro набора. Сигнал результата сравнени  с выхода элемента ИЛИ 21 поступает на управл ющий вход мультиплексора 35, что обеспечивает фиксирование результата Годен или Брак К триггерах 32 и 33, сброс триггера 37 пуска и выдачу сообщени  элементами индикации (не показаны). На ин- Дикацию можно передавать данные, поступающие с выходов коммутатора 20 результата и выходного коммутатора 7.

Дл  выдачи данных блока 10 обмена С контролируемым цифровым блоком не- | бходимо в счетчик 2 логических номеров занести начальный логический но- мер контакта объекта контрол , а в Счетчик 6 длины векторов - код длины вектора.

В программный регистр 29 заноситс  начальный адрес микропрограммы вы- дачи результатов контрол . В буферный регистр 1 заноситс  код выбираемого регистра, который переключает необходимое направление коммутатора 20 ре™ : ультата„ Код с выхода блока k пам ти выбирает необходимый информационный разр д при помощи выходного коммутатора 7. По микрокоманде блока 9 микропрограммного управлени  в регистр

3 набора заноситс  информаци  с выхода выходного коммутатора 7. Затем содержимое счетчика 2 логических номеров увеличиваетс  на единицу, а счетчика длины векторов 6 уменьшаетс  на единицу, что обеспечивает коммутацию информации нового логического номера. Процесс заполнени  регистра 3 набора продолжаетс  до тех пор, пока содержимое счетчика 6 длины векторов не станет равным нулю. Информаци  с выхода регистра 3 набора выдаетс  на индикацию и выходную шину св зи ЭВМ, что позвол ет локализовать неисправности объекта контрол .

Claims (2)

1. Устройство дл  тестового контрол  цифровых блоков, содержащее буферный регистр, счетчик логических номеров, регистр набора, блок пам ти, счетчик длины векторов, буферный блок пам ти, выходной коммутатор, блок обмена с контролируемым блоком и блок микропрограммного управлени , причем блок обмена с контролируемым блоком содержит узел пам ти, коммутатор входов-выходов , разр дный блок сравнени  элемент задержки, элемент ИЛИ и коммутатор ,результата, причем группа разр дных выходов счетчика логических номеров соединена с группой адресных входов блока пам ти, информационные входы которого подключены к шине задани  начальных условий устройства, перва  группа выходов блока пам ти соединена с группой адресных входов выходного коммутатора, выход которого соединен с информационным входом регистра набора, выходы которого  вл ютс  выходами результата контрол  устройства, группа информационных входов регистра набора подключена к шине задани  начальных условий устройства , перва  группа выходов буферного регистра соединена с. первой группой информационных входов коммутатора результата блока обмена с контролируемым цифровым блоком, группа входов начальной загрузки блока микропрограммного управлени  подключена к шине задани  начальных условий устройства, выход переноса счетчика длины вектора и выход элемента ИЛИ блока обм ена с контролируемым блоком соединены с первым и вторым входами управлени  .переходом блока микропрограммного управлени , выходы с первого по четвертый признаков микрокоманд которого соединены с входами синхронизации регистра набора, счетчика логических номеров, счетчика длины векторов, буферного блока пам ти соответственно , группа информационных входов выходного коммутатора соединена с/группой выходов коммутатора результата блока обмена с контролируемым блоком, выход элемента задержки которого соединен с синхровходом разр дного блока сравнени , блока обмена с контролируемым блоком, вход элемента задержки и синхровход коммутатора входов-выходов которого соединены с первым синхровыходом блока микропрограммного управлени , группа адресных выходов блока микропрограммного управлени  подключена к группе адресных входрв узла пам ти, блока обмена с контролируемым блоком, группа выходов Равно разр дного блока сравнени  которого соединена с группой входов элемента ИЛИ блока обмена с контролируемым блоком и с первой группой информационных входов коммутатора результата , блока обмена с контролируемым блоком, втора  группа информационных входов которого соединена с группой выходов коммутатора входов- выходов блока обмена с контролируемым блоком и с первой группой информационных входов соответствующих разр дов разр дного блока сравнени  блока обмена с контролируемым блоком, адресные входы коммутатора результата соединены с второй группой выходов буферного регистра, группа информационных входов-выходов коммутатора входов-выходов  вл етс  группой входов- . выходов устройства дл  подключени  к входам-выходам контролируемого цифрового блока, отличающеес  тем,что, с целью повышени  быстродействи , оно содержит регистр сдвига, а блок обмена с контролируемым блоком содержит группу элементов ИЛИ, ре-. . гистр сдвига кодов маскировани  каналов , регистр сдвига тестовых наборов , регистр сдвига кодов управлени  входов-выходов, причем группа информационных входов регистра сдвига подключена к выходам буферного блока пам ти, вход сдвига информации регистра сдвига подключен к п тому выходу признаков микрокоманд блока микропрограммного управлени , разр дные выхо0

5

0

5

0

5

0

5

0

5

ды регистра сдвига подключены к информационным входам узла пам ти блока обмена с контролируемым блоком, перва , втора  и треть  группы выходов блоков пам ти подключены к группам информационных входов регистра сдвига кодов маскировани  каналов, регистра сдвига тестовых наборов, регистра сдвига кодов управлени  входов-выходов соответственно, группа управл ющих входов коммутатора входов-выходов блока обмена с контролируемым блоком соединена с группой выходов регистра сдвига кодов управлени  входов-выходов , группа информационных входов которого соединена с группой выходов регистра сдвига тестовых наборов блока обмена с контролируемым блоком, с группой вторых информационных входов разр дного блока сравнени  блока обмена с контролируемым блоком и с входами третьей группы информационных входов коммутатора результата блока обмена с контролируемым блоком, чет- верта  группа информационных входов которого соединена с группой входов разрешени  сравнени  разр дного блока сравнени  блока обмена с контролируемым блоком и с группой выходов регистра сдвига кодов маскировани  каналов , блока обмена с контролируемым блоком, синхронизирующие входы и выходы разрешени  сдвига регистра сдвига кодов маскировани  каналов, регистра сдвига тестовых наборов и регистра сдвига кодов управлени  входов- выходов соединены с вторым синхронизирующим выходом и выходом разрешени  сдвига блока микропрограммного управлени  соответственно, входы разрешени  узла пам ти подключены к первому выходу группы выходов кода операции блока микропрограммного управлени , первые входы элементов ИЛИ группы соединены с шиной задани  начальных условий устройства, вторые входы элементов ИЛИ группы соединены с вторым выходом разрешени  блока микропрограм- мног о уп ра вл ени .

2. Устройство поп.1, отли - чающеес  тем, что блок микропрограммного управлени  содержит блок пам ти микрокоманд, программный регистр , модификатор адреса узла пам ти, коммутатор, синхронизатор дешифратор триггер пуска, формирователь сигналов управлени , элемент И, элемент - ИЛИ, два триггера, элемент ИЛИ-НЕ,

мультиплексор, шифратор, причем группа информационных входов синхронизатора , перва  группа информационных входов программного регистра, перва   группа адресных входов блока пам ти микрокоманд и группа информационных входов модификатора адреса узла пам ти соединены с группой входов начальной загрузки блока, первый и второй Е)ходы управлени  переходом которого Соединены с первым и вторым входами правлени  мультиплексора, выход которого соединен с входом разрешени  Коммутатора, группа информационных уходов которого соединена с группой в ыходов блока пам ти микрокоманд, d группой информационных входов де- Шифратора и с группой информационных Входов мультиплексора, третий управл ющий вход которого соединен с выходом модификатора адреса узла пам ти, группа выходов которого соединена с группой адресных выходов блока, первый синхровыход которого соединен С первым выходом синхронизатора, второй выход которого соединен с Первым входом элемента И и входом синхронизации формировател  сигналов управлени , первый синхровыход которого соединен с вторым синхровыходом б;лока, выход разрешени  сдвига которого соединен с выходом элемента И, второй вход которого соединен с пр мым выходом триггера пуска, инверсный йыход которого соединен с первым вхоПтв

tali

т

О

5

S

0

5

0

35

дом элемента ИЛИ, выход которого соединен с вторым выходом разрешени  блока, первый выход разрешени  кото рого соединен с первым выходом дешифратора , второй выход которого соединен с входом установки триггера пуска , вход сброса которого соединен с выходом элемента ИЛИ-НЕ и с входом разрешени  синхронизатора, первый и второй входы элемента ИЛИ-НЕ соединены с выходами первого и второго триггера, D-входы которых соединены с третьим и четвертым выходами дешифратора , с п того по дев тый выходы / дешифратора соединены с выходами признака микрокоманд блока соответственно , группа выходов дешифратора соединена с адресными входами модификатора адреса узла пам ти, вход синхронизации которого соединен с вторым выходом формировател  сигналов управлени , с входом синхронизации программного регистра и с входами первого и второго триггеров, второй вход элемента И соединен с третьим выходом формировател  сигналов управлени , группа выходов коммутатора соединена с второй группой информационных входов программного регистра, втора  группа адресных входов блока пам ти микрокоманд соединена с группой выходов программного регистра и с группой входов шифратора, группа выходов которого соединена с группой адресных входов коммутатора. «л

Г

Р0)р 0ы SAOKQ пвм ти Мифекотмв

1 I { IH 15

Фиг 7