SU1532937A1 - Устройство дл сопр жени ЭВМ с каналами св зи - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в информационно-измерительных комплексах и вычислительных системах дл  сопр жени  с датчиками и приемниками информации по каналам последовательного кода в режиме асинхронного обмена без квитировани . Целью изобретени   вл етс  повышение производительности и сокращение аппаратурных затрат устройства. Цель достигаетс  тем, что в устройство, содержащее коммутатор входных каналов, блок преобразовани  последовательного кода в параллельный, генератор синхроимпульсов, приемопередатчик, блок выходных усилителей, введены блок пам ти микрокоманд, арифметико-логический блок, дешифратор микрокоманд, регистр режима и блок квитировани  обмена. Устройство работает в две фазы: параллельно-последовательное преобразование с одновременной выдачей в каждом канале последовательного кода

обработка информации и обмен с системным ЗУ в режиме ПДП в паузе между выдаваемыми словами последовательного кода. Прием входного последовательного кода осуществл етс  автономным последовательно-параллельным преобразователем с информационным буфером. По флагу готовности во второй фазе выполн етс  перепись прин той входной информации в РАЛУ с последующей переписью в системное ЗУ. 1 з.п. ф-лы, 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в информационно-измерительных комплексах и вычислительных системах дл  сопр жени  с приемниками и датчиками информации по выходным и входным каналам последовательного кода в режиме асинхронной выдачи информации.

Целью изобретени   вл етс  повышение производительности устройства и сокращение аппаратурных затрат.

На чертеже представлена блок-схема предлагаемого устройства.

Устройство содержит коммутатор 1 входных каналов, блок 2 преобразовани  последовательного кода в параллельный , шину 3 информационной магистрали устройства, приемопередатчик 4, блок 5 обмена, генератор 6 синхроимпульсов , блок 7 выходных усилителей (формирователей), блок 8 пам ти микрокоманд, арифметико-логический блок 9, регистр 10 режима, дешифратор 11 микрокоманд.

Из элемента И 12, элемента ИЛИ 13, триггеров 14 и 15 разделительных

элементов (разв зки) 16 и 17 и элемента 18 задержки состоит блок 27 Квитировани  обмена.

В качестве блока 2 преобразовани  последовательного кода в параллельный может быть использована БИС типа 588ВГ6, блока 8 пам ти микрокоманд - БИС типа , арифметико-логического блока 9 - БИС типа 588ВС2, блока 5 обмена - БИС 5883Г1.

На чертеже показаны также линии 19-2 внутренних св зей блоков, шина 25 и линии 26 св зи устройства с ЭВМ

Устройство работает следующим образом .

Работа устройства осуществл етс  под управлением микрокоманд, извлекаемых из блока 8, который устанавливает текущую микрокоманду на шину 19 и сигнал сопровождени  микрокоманды на линии 20 сопровождени  Микрокоманда поступает на входы микрокоманд блока 9 и блока 5, регистра 10 режима . Специально выделенные разр ды микрокоманды поступают на вход дешифратора 11, на вход разрешени  которого поступает сигнал сопровождени  микрокоманды. Прием микрокоманды в блок 9 осуществл етс  по сигналу , поступающему с выхода дешифратора 11. Прием микрокоманды в блок 5 и регистр 10 режима происходит по сигналу , поступающему с другого выхода дешифратора 11, Сигналы квитировани  приема микрокоманд с выходов блоков 9 и 5 через элемент 13 поступают на вход квитировани  блока 89 обеспечива  этим переход к следующей микрокоманде блока 8.

Условные ветвлени  исполн емой микропрограммы происход т по результату анализа признаков, поступающих на адресный вход блока 8. Такими призна ками  вл ютс  сигналы (формируемые бло- ком 9 в результате исполнени  микрокоманды и выдаваемые через выход призна ков и флаг готовности данных блока 2

В устройстве анализируютс  последовательно два процесса: обмен по информационной шине и выдача в последовательном коде информации, загруженной в регистры блока 9. Независимо от этих процессов в блоке 2 обеспечиваетс  прием входного последовательного кода по выбранному каналу и временное хранение прин той информации. Режим работы устройства

0

5

0

.

определ етс  состо нием регистра 10 загружаемого по шине 19 из блока 8.

Наличие в линии 21 разрешающего сигнала с выхода регистра 10 обеспечивает выдачу информации из блока 2 на шину 3 и прием информации в блок 9, который воспринимает этот сигнал квитировани , поступающий через разделительный элемент 16 на линию 22.

Наличие в линии 23 разрешающего сигнала с регистра 10 обеспечивает синхронную с синхроимпульсами генератора 6 выдачу из блока 9 через шину 3 информации на входы данных формирователей блока 7; при этом квитирование обмена блока 9 производитс  через линию 2k и разделительный элемент 17.

В отсутствие разрешающих сигналов на выходах регистра 10 обеспечиваетс  обмен информацией между блоком 9 и системной шиной через внутреннюю шину 3 и двунаправленный дву- 5 портовый приемопередатчик k. При этом сигналы обмена по системной шине 25 формируютс  блоком 5 на лини х управлени  системной шины, а сигналы квитировани  обмена по шине 3 блок 5 выдает в линии 22 и 2k.

Работа устройства может быть разделена на циклы и подциклы. В цикле обеспечиваетс  однократна  выдача заданного количества информационных слов, а а подцикле - одного слова по каждому выходному каналу одновременно.

В каждом цикле работа устройства начинаетс  с загрузки в регистры блока 9 адресов командной и информационной зон, формируемых и передаваемых вычислительной системой. Прин та  информаци  используетс  в дальнейшем как базова  дл  формировани  адресов обращений, вычисл емых в блоке 9.

В начале каждого подцикла выполн етс  проверка входного буфера блока 2, дл  чего блок 8 по флагу готов ности блока 2, формирующемс  в случае наличи  информации во входном буфере, производит установку регистра 10 режима и запись данных из блока 2 через шину 3 в блок 9 о Прием данных в блок 9 осуществл етс  по сигналу квитировани , поступающему по линии 21 с выхода регистра 10 режима через разделительный элемент 16. Затем производитс  выдача прин той информации на системную шину 25.

0

5

0

50

5

Дл  этого блок 5 устанавливает на лини х 26 управлени  системной шиной сигналы, соответствующие режиму пр мого доступа и выводу информации из устройства в системное ЗУ. Адрес записи, сформированный в блоке 9, поступает из порта данных блока 9 на шину 3 и через приемопередатчики k в системную шину 25 адрес-данные. По сигналу квитировани  обмена блока 5, блок 9 через шину 3 и приемопередатчик 4 передает в системную шину 25 информацию, считанную из блока 2. По окончании записи в системное ЗУ в блоке 9 исполнительный адрес модифицируетс , подготавлива сь дл  обеспечени  следующего ввода данных из буфера блока 2 в ЗУ системы. Ввод данных в системное ЗУ повтор етс  до сн ти  флага готовности, т.е запись в системное ЗУ всех слов последовательного кода, прин тых в течение времени подцикла. При записи слова состо ни  приема адрес, сформированный в блоке 9, передаетс  в системную шину 25 аналогично описанному , а в качестве данных из блока 9 в системное ЗУ передаетс  последний адрес обращени , что обеспечивает синхронизацию ввода данных с вычислительным процессом.

Затем производитс  считывание из системного ЗУ командного слова приема . В случае изменени  командного слова производитс  начальна  установка: формирование начального адреса зоны приема в регистре блока 9. При считывании командного слова блок 8 аналогично описанному устанавливает через блок 5 режим пр мого доступа, а адрес командного слова приема, сформированный в блоке 9, поступает на системную шину 25. Затем формируетс  сигнал ввода данных из ЗУ на лини х 26 управлени  системной шины и по сигналу квитировани  обмена блока 5 производитс  ввод информации в регистр блока 9 с шины 3. Затем производитс  считывание из выходной зоны системного ЗУ и запись в регистры блока 9 следующего слова, подлежащего выдаче, дл  каждого выходного канала Загрузка информации в регистры блока 9, выделенные дл  выдачи последовательного кода по каждому выходному каналу, производитс  аналогично описанному , т„е. блок 8 через блок 5 устанавливает режим пр мого досту0

5

0

5

0

5

0

5

0

5

па и сигналы управлени  обменом на шине, адреса обращени  к системному ЗУ, сформированные в блоке 9 Данные из ЗУ по системной шине 25 через приемопередатчики Ц и шину 3 поступают в блок 9 и по сигналам квитировани  обмена блока 5 и блока 9 занос тс  в соответствующие регистры блока 9.

На этой операции заканчиваетс  фаза обмена по системной шине и начинаетс  фаза выдачи последовательного кода, дл  чего на регистре 10 режима формируетс  разрешающий сигнал в линию 23.

В фазе выдачи слова последовательного кода из блока 9 путем последовательного одноразр дного сдвига содержимого регистра, загруженных в предыдущей фазе обмена на внутреннюю шину 3, выдаетс  параллельно информаци , представл юща  в каждом разр де первый выдаваемый бит дл  соответствующего выходного канала. При этом формирователи блока 7 обеспечивают выдачу соответствующих импульсов кода в выходные линии. В это врем  блок 9 под управлением микропрограммы подготавливает группы следующего информационного бита и бита четности дл  всех каналов, провер ет число выданных разр дов последовательного кода. Последней в этой фазе должна выполн тьс  команда выдачи группы битов четности дл  всех каналов.

Сигнал разрешени  выдачи последовательного кода в линии 23, поступающий с выхода регистра 10 режима, прив зываетс  триггером I t к синхроимпульсу генератора бис выхода элемента И 12 формируетс  сигнал на входы синхронизации формирователей блока 7 о При этом информаци  на шине 3 не мен етс , так как отсутствует сигнал квитировани  обмена по шине 3 о В это врем  с выходов формирователей блока 7 в линию поступают первые разр ды последовательного кода по каждому каналу Одновременно в блоке 9 аналогично описанному процессу , подготавливаетс  информаци  о следующем бите выдаваемого дл  каждого канала кода и корректируютс  очередные биты четности.

По окончании тактового импульса снимаетс  сигнал с управл ющих входов формирователей блока 7 и взводит- с  триггер 15, сигнал с выхода которого через разделительный элемент 17 квитирует блок 9 и обеспечивает выход на шину 3 подготовленной информации с выходов блока 9. Хот  подготов- 5 ка информации дл  очередного бита заканчиваетс  ранее окончани  тактового импульса, процесс приостанавливаетс , информаци  на шине 3 не мен етс  до получени  сигнала квитиро- ю вани .

При выдаче последнего бита выход- ного кода на шину 3 поступает содер- жимое регистра битов четности блока

9 после выдачи которых блок 8 по 15 признакам состо ни  блока 9формирует очередную микрокоманду, при необходимости обеспечива  ветвление микропрограммы , и снимает в линии 23 сигнал разрешени  выдачи последователь- 20 ного кода, выдаваемый регистром 100 Элемент 18 задержки, включенный между выходом генератора 6 и синхро- входами триггеров и 15, обеспечивает формирование сигнала квитирова- 25 ни  обмена при выдаче последовательного кода с задержкой по сн тию синхроимпульса , что обеспечивает сохран- ность информации на входах формировател  блока 7 До конца заднего фронта 30 выходного импульса.

В конце подцикла выполн етс  моди- фикаци  адресов обращений и формирование и запись в системное ЗУ слова состо ни . Дл  этого содержимое регистра блока 9, в котором хранитс  системный адрес выходной зоны, увеличиваетс  и обеспечиваетс  запись его содержимого по системному адресу слова состо ни  выдачи в ЗУ си- 40 стемы.

По результату проверки числа выданных слов выполн етс  переход либо к следующему подциклу, либо к началу очередного цикла. В следующем под- 45 цикле обращени  к системному ЗУ производ тс  по модифицированным адресам как при вводе, так и при выводе информации. Работа устройства в следующем ПОДЦИКЛе ПОЛНОСТЬЮ ПОВТОРЯ-ед

етс  и соответствует описанной.

35

Claims (2)

1. Формула изобретени 

   1„ Устройство дл  сопр жени  ЭВМ с каналами св зи, содержащее коммутатор входных каналов, группа информационных входов которого  вл етс  груп

   5 0 5 0

   0

   45 ед

   5

   55

   пой входов устройства дл  подключени  к информационным выходам каналов св зи , а выход соединен с информационным входом последовательного кода блока преобразовани  последовательного кода в параллельный, выходом подключенного к входу-выходу приемопередатчика , блок выходных усилителей, группа выходов которого  вл етс  группой выходов устройства дл  подключени  к информационным входам каналов св зи , блок обмена, группа входов-выходов которого и второй вход-выход приемопередатчика образуют группу входов-выходов устройства дл  подключени  к информационно-управл ющей шине ЭВМ, и генератор синхроимпульсов , отличающеес  тем, что, с целью повышени  производительности и сокращени  аппаратурных затрат устройства, в него введены блок пам ти микрокоманд, арифметико-логический блок, дешифратор микрокоманд , регистр режима и блок квитировани  обмена, причем выход генератора синхроимпульсов подключен к тактовому входу блока квитировани  обмена, первый и второй выходы которого соединены соответственно-со стробирующим входом блока пам ти микрокоманд и синхронизирующим входом блока выходных усилителей, информационным входом подключенного к первому входу-выходу приемопередатчика и информационному входу-выходу арифметико-логического блока, синхронизирующие входы-выходы приема и выдачи которого соединены соответственно с синхронизирующими входами-выходами приема и выдачи блока обмена и третьим и четвертым выходами блока квитировани  обмена, первый и второй входы режима которого подключены соответственно к первому и второму выходам регистра режима, а первый и второй синхронизирующие входы - соответственно к стробирующим выходам арифметико-логического блока и блока обмена, синхронизирующие входы которых соединены соответственно с первым и вторым выходами дешифратора микрокоманд, разрешающим входом подключенного к выходу признака готовности блока пам ти микрокоманд , информационный выход которого соединен с входами микрокоманд арифметико-логического блока и блока обмена и с информационными входами регистра режима и дешифратора микрокоманд , вторым выходом подключенного к синхровходу регистра режима, первый выход которого соединен с входом разрешени  блока преобразовани  последовательного кода в параллельный, выход готовности которого и выход признаков арифметико-логического блока подключены к адресному входу блока пам ти микрокоманд.
2. 2. Устройство по п. 1, отличающеес  тем, что блок квитировани  обмена содержит два триггера, : элемент И, элемент ИЛИ, элемент задержки и два элемента разв зки, причем синхровходы первого и второго триггеров соединены через элемент за

   :

   53293710

   держки с тактовым входом блока и первым входом элемента И, выход и второй вход которого подключены соответственно к второму выходу блока, выходу первого триггера и информационному входу второго триггера, установочным входом соединенный через первый элемент разв зки с первым входом режима, а выход - через второй элемент разв зки с третьим выходом блока, выход первого элемента разв зки , выход и первый и второй входы элемента ИЛИ и информационный вход первого триггера  вл ютс  соответственно четвертым и первым выходами, первым и вторым синхронизирующими входами и В.ТОРЫМ входом режима блока.

   10

   15

   Составитель В. Вертлиб Редактор М. Бандура Техред М.Ходанич Корректор О.Кравцова

   Заказ 8101/5

   Тираж 668

   ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Подписное