JP3275224B2

JP3275224B2 - ディジタル信号処理システム

Info

Publication number: JP3275224B2
Application number: JP29626394A
Authority: JP
Inventors: 輝雄石原; 英明福田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-11-30
Filing date: 1994-11-30
Publication date: 2002-04-15
Anticipated expiration: 2017-04-15
Also published as: JPH08162967A; US5890105A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力データの圧縮符号
化処理や誤り訂正符号化等を高速で実行できるディジタ
ル信号処理システムに関する。自動車電話や携帯電話が
広く普及したことにより、無線帯域の不足が問題となっ
てきている。そこで、ディジタル化と低ビットレート化
とによって、回線数を確保するように開発が進められて
いる。又低ビットレート化する為の符号化方式のアルゴ
リズムが複雑化し、これをプログラム（ファームウェ
ア）のみで実現しようとすると、処理量が膨大となり、
それに伴って作業領域としてのメモリ容量を大きくする
必要がある。又リアルタイムで処理する為には、高性能
なディジタル・シグナル・プロセッサ（ＤＳＰ）等の高
価なハードウェアを必要とすることになる。しかし、携
帯電話機等の携帯機器は、携帯を容易とする為に小型化
が要望され、且つ電池を動作電源としているから、継続
使用可能時間を延長する為に低消費電力であることが要
望されている。

【０００２】

【従来の技術】音声信号を圧縮符号化する方式として、
既に、各種の高能率符号化方式が知られている。この高
能率符号化方式の例えばベクトル量子化方式は、コード
ブックからの音源データ（コードワード）を基に線形予
測合成フィルタにより合成した音声データと、入力音声
データとの差分の誤差電力が最小となるコードワードを
探索し、この誤差電力を最小とするコードワードを基に
音声合成を行うことにより、低ビットレート化を図って
いる。

【０００３】このような音声信号の高能率符号化方式と
してのベクトル量子化方式は、例えば、ＣＥＬＰ（Ｃod
e Ｅxcited Ｌinear Ｐrediction ）符号化方式、ＬＤ
−ＣＥＬＰ（Ｌow Ｄelay Ｃode Ｅxcited Ｌinear
Ｐrediction ）符号化方式、ＶＳＥＬＰ（Ｖector Ｓum
Ｅxcited Ｌinear Ｐrediction ）符号化方式等があ
る。

【０００４】ベクトル量子化方式は、前述のように、入
力音声データに対応してコードブックから基本データ群
の中の複数のワードデータを選択して配列データを生成
し、この配列データを基に線形予測合成フィルタにより
音声データを合成し、この合成音声データと入力音声デ
ータとの差分の誤差電力を求め、この誤差電力を複数種
類の配列データを基に合成した音声データについて求
め、誤差電力が最も小さくなる配列データを符号化デー
タとするものであり、配列データの生成と、誤差電力が
最も小さくなる配列データのソートとの処理量が比較的
多いものである。

【０００５】入力音声データの符号化処理を行う従来例
のディジタル信号処理システムに於いては、コードブッ
クの基本データ群の中の複数のワードデータを読出す為
のアドレスは、簡単な規則に従って変化する場合は、デ
ィジタル・シグナル・プロセッサ（ＤＳＰ）等のプロセ
ッサのアドレス発生回路を用いて生成することができ
る。しかし、配列データを構成する個々のワードデータ
のアドレスが簡単な規則に従って変化しない場合は、プ
ロセッサのアドレス発生回路によってワードデータを読
出す為のアドレスを生成することが困難である為、プロ
セッサの演算機能によってアドレス生成の演算を行うこ
とになる。

【０００６】又各種データの大小比較や、複数のデータ
について最大値又は最小値のデータを判定し、又上位か
ら降順に或いは下位から昇順に所定数のデータを取り出
す処理の為のアルゴリズムは既に各種知られている。複
数の演算結果のデータについて前述のような処理を行う
場合、一般的には、演算結果のデータをメモリに一旦格
納し、総ての演算結果が揃った時に、演算結果のデータ
をメモリから読出して比較処理等を行うものである。即
ち、誤差電力が小さい配列データを求める処理に於いて
も、このような処理を行うことになる。

【０００７】又無線回線等の伝送誤りが発生し易い伝送
回線に於いては、高能率符号化により低ビットレート化
した符号化データを、所定の拘束長に従って畳み込み符
号化して伝送する方式が採用されている。受信側では、
ビタビ復号器等の最尤復号化方式を適用した復号手段に
よって誤り訂正復号が行われている。このような畳み込
み符号化の為に、拘束長に従った段数のシフトレジスタ
等を含む畳み込み符号化回路が設けられている。

【０００８】

【発明が解決しようとする課題】従来例のディジタル信
号処理システムに於いて、コードブックの基本データ群
から複数のワードデータを読出して配列データを生成す
る為のアドレスは、比較的複雑な変化となるから、プロ
セッサの演算機能によってアドレス生成演算を行うこと
になる。従って、誤差電力算出等のプロセッサの本来の
データ処理が制約される問題がある。又アドレス演算に
よる処理サイクル数の増加の為の消費電力の増加や、ア
ドレス演算の為の作業領域としてのメモリ容量の増加等
の問題がある。

【０００９】又入力音声データと合成音声データとの差
の誤差電力等の演算結果のデータを最大値から降順に所
定数を取り出す場合や、最小値から昇順に所定数取り出
す場合、複雑且つ多くの処理量を要することになり、効
率良く処理することが困難である問題がある。

【００１０】又符号化データの畳み込み符号化を行う畳
み込み符号化回路は、シリアル入力データの１ビットと
過去の複数ビットとの畳み込み演算を行うものであり、
シリアル入力データを順次シフトするシフトレジスタを
用いて構成されている。このシフトレジスタの内部状態
を外部から調べることが困難であり、従って、畳み込み
演算結果のデータとシフトレジスタの内部状態との対応
付けを行うことが困難であるから、この畳み込み符号化
回路のテストが容易でない問題がある。即ち、ｎビット
のシフトレジスタの内部状態は２ⁿ通りとなり、或る畳
み込み演算結果のデータを得るには、ｎ回のシフト動作
を要するので、２ⁿ通りの状態を得る為には、ｎ×２ⁿ
回のシフト入力が必要となる。従って、畳み込み符号化
回路の検証に必要なテストデータの作成及び検証の実行
に要する時間が長くなる問題があった。

【００１１】本発明は、ディジタル信号処理システムに
於ける配列データの生成，演算結果のデータのソート及
び畳み込み符号化回路の検証を容易に且つ効率良く実行
することを目的とする。

【００１２】

【課題を解決するための手段】本発明のディジタル信号
処理システムは、図１を参照して説明すると、（１）プ
ロセッサ１を備えて入力ディジタル信号の圧縮符号化処
理等を行うディジタル信号処理システムに於いて、複数
種類の基本データ群を格納したメモリ３と、このメモリ
３をアクセスする為のアドレス生成回路４とを含み、こ
のアドレス生成回路４からのアドレスによって、メモリ
３に格納された基本データ群の中から任意数のワードデ
ータを１ブロックとして、ワード数の異なる複数のブロ
ックを読出してつなぎ合わせ、入力データに対応した一
つの配列データを生成する配列データ生成回路２を備え
ている。

【００１３】（２）又配列データ生成回路２のアドレス
生成回路４は、ブロックの先頭アドレスを選択するセレ
クタと、このセレクタにより選択された先頭アドレスを
設定してワードデータのアドレスを出力する第１のカウ
ンタと、この第１のカウンタによるアドレスによってメ
モリ３から読出されるワードデータ数をカウントする第
２のカウンタと、この第２のカウンタのカウント値と１
ブロックの設定ワードデータ数とを比較し、比較一致に
より第１のカウンタにセレクタによって選択された次の
先頭アドレスを設定する比較器とを備えている。

【００１４】（３）又配列データ生成回路２のアドレス
生成回路４は、メモリ３から１ブロックのワードデータ
を読出す毎に状態遷移させて、この状態遷移に従ってブ
ロックの先頭アドレスを選択するセレクタと、第２のカ
ウンタのカウント値と比較器により比較する設定ワード
データ数の選択との制御を行う制御部を備えている。

【００１５】（４）又プロセッサ１を備えて入力データ
の圧縮符号化処理等を行うディジタル信号処理システム
に於いて、演算結果の複数のディジタル信号の最小値
（又は最大値）を求めると共に、最小値（又は最大値）
のディジタル信号から昇順（又は降順）に所定数のディ
ジタル信号を出力、或いはデータ対応のインデックスを
出力する構成のデータソート回路５を備えている。

【００１６】（５）又データソート回路５は、データ対
応のインデックスをソート開始時に初期値に設定し、こ
の初期値から順にインクリメントとした値を次のデータ
のインデックスとする構成を備えている。

【００１７】（６）又データソート回路５は、比較する
一方のデータと反転した他方のデータとを入力する第１
の加算器と、この第１の加算器のキャリー信号と前記一
方のデータの符号ビットと前記反転した他方のデータの
符号ビットとを入力する第２の加算器と、この第２の加
算器の出力の符号ビットにより、ソートすべきデータの
大小関係を判定する判定部とからなる比較回路を備えて
いる。

【００１８】（７）又データソート回路５は、データの
最小値（又は最大値）から昇順（又は降順）でデータを
取り出す個数を設定できるステータスカウンタを備える
ことができる。

【００１９】（８）又データソート回路５は、最小値の
データをソートするか又は最大値のデータをソートする
か又はインデックスが異なる同一値のデータの選択条件
を設定するモード設定部を備えることができる。

【００２０】（９）又プロセッサ１を備えて入力データ
の圧縮符号化処理等を行うディジタル信号処理システム
に於いて、送出データの畳み込み処理を行う複数段のシ
フトレジスタ７と畳み込み演算回路８とを有し、前記シ
フトレジスタにテストデータを並列に設定する構成の畳
み込み符号化回路６を備えている。

【００２１】（１０）又畳み込み符号化回路６は、シフ
トレジスタ７を構成する各フリップフロップの入力端子
に、前段からのデータとテストデータとの何れかを選択
して加えるセレクタを設けることができる。

【００２２】（１１）又畳み込み符号化回路６は、プリ
セット端子及びクリア端子を有するフリップフロップに
よってシフトレジスタ７を構成し、テストデータに従っ
たプリセット信号をプリセット端子に、クリア信号をク
リア端子に加える構成とすることができる。

【００２３】

【作用】

（１）ディジタル・シグナル・プロセッサ（ＤＳＰ）等
のプロセッサ１を備えたディジタル信号処理システムの
配列データ生成回路２は、メモリ３とアドレス生成回路
４とを含む構成を有し、メモリ３は、複数のワードデー
タからなる基本データ群を複数種類格納し、アドレス生
成回路４は、入力データに対応してメモリ３に格納され
た基本データ群を選択し、且つ単一又は複数のワードデ
ータを１ブロックとし、所定のブロックを読出して配列
データを生成する為のアドレスを発生する。

【００２４】（２）又アドレス生成回路４は、メモリ３
に格納された複数種類の基本データ群の中のブロックの
先頭アドレスをセレクタによって選択して第１のカウン
タにセットし、この第１のカウンタから１ブロックのワ
ードデータを読出すアドレスを出力し、又メモリ３から
読出すワードデータ数を第２のカウンタによってカウン
トし、設定ワードデータ数と第２のカウンタのカウント
値とを比較器により比較し、設定ワードデータ数のワー
ドデータをメモリ３から読出すと、比較器からの比較一
致の信号を基に、セレクタによって選択された次のブロ
ックの先頭アドレスを第１のカウンタにセットし、その
ブロックのワードデータを読出す。

【００２５】（３）又アドレス生成回路４は、生成した
アドレスによってメモリ３から１ブロックのワードデー
タを読出す毎に、カウンタ等を用いた状態遷移手段によ
って状態を遷移させ、その状態遷移に従って次に読出す
ブロックの先頭アドレスをセレクタによって選択させ、
又その状態遷移に従って第２のカウンタのカウント値
（読出したワードデータ数）と比較する設定ワードデー
タ数をセレクタによって選択させて、基本データ群内の
アドレスが連続していない複数のブロックに対するアド
レスを生成する。

【００２６】（４）又ディジタル信号処理システムのデ
ータソート回路５は、プロセッサ１による演算結果のデ
ータについて、最小値又は最大値を求めると共に、最小
値のデータから昇順に所定数のデータ又は最大値のデー
タから降順に所定数のデータを取り出すソート処理に於
いて、データ対応のインデックスと共にソート結果を出
力する。

【００２７】（５）又データソート回路５は、ソート開
始時に、データ対応のインデックスを任意の初期値に設
定し、ソートするデータに対して初期値から順次インク
リメントした値のインデックスを与え、このインデック
スと共にソート結果を出力する。

【００２８】（６）又データソート回路５は、第１と第
２との加算器と判定部とからなる比較回路を備え、比較
するデータの他方を反転することにより第１，第２の加
算器により差分を求める減算処理を行うもので、その時
に、第１の加算器はキャリー信号のみを出力する簡単な
構成とし、そのキャリー信号を第２の加算器に入力す
る。又第２の加算器は符号ビットのみ出力する構成とす
る。判定部は、予め設定された大小関係の判定条件及び
同一の判定条件に従って、一方と他方とのデータが何れ
か大きいか或いは同一であるかを判定する。

【００２９】（７）又データソート回路５は、ステータ
スカウンタを備え、ソートしたデータの最小値から昇順
に取り出すデータの個数又は最大値から降順に取り出す
データの個数を設定する。

【００３０】（８）又データソート回路５はモード設定
部を備え、最小値のデータ又は最大値のデータをソート
するか、又は同一値の場合の選択条件を設定する。即
ち、プロセッサ１による演算結果のデータのソート条件
を設定する。

【００３１】（９）又ディジタル信号処理システムの畳
み込み符号化回路６は、複数段のシフトレジスタ７と、
畳み込み演算回路８とを備え、シフトレジスタ７に並列
的にテストデータを設定することにより、畳み込み符号
化回路６の検証を少ないサイクル数で実行する。

【００３２】（１０）又シフトレジスタ７を構成するフ
リップフロップの入力端子にセレクタを設け、通常の畳
み込み符号化を行う場合は、前段のフリップフロップの
出力信号をセレクタによって選択して次段のフリップフ
ロップの入力端子に加え、テスト時は、テストデータを
選択してフリップフロップの入力端子に加え、シフトレ
ジスタ７に並列的にテストデータを設定して、畳み込み
符号化回路６の検証を行う。

【００３３】（１１）又シフトレジスタ７を構成するフ
リップフロップを、プリセット端子とリセット端子とを
有する構成とし、テスト時は、テストデータに従ったプ
リセット信号とリセット信号とを形成して、プリセット
信号をプリセット端子に、リセット信号をリセット端子
にそれぞれ加えることにより、シフトレジスタ７に並列
的にテストデータを設定して、畳み込み符号化回路６の
検証を行う。

【００３４】

【実施例】本発明のディジタル信号処理システムは、図
１に示すように、ＤＳＰ等のプロセッサ１と、配列デー
タ生成回路２と、データソート回路５と、畳み込み符号
化回路６とを含む構成を有し、音声データを入力データ
として、高能率符号化し、且つ畳み込み符号化したデー
タを出力データとするものである。

【００３５】又配列データ生成回路２は、複数種類の基
本データ群を格納したメモリ３と、このメモリ３から単
一又は複数のワードデータからなるブロックを読出す為
のアドレスを生成するアドレス生成回路４とを含み、複
数のブロックをつなぎ合わせて配列データを生成する構
成を有するものである。又データソート回路５は、プロ
セッサ１による演算結果のデータの大小比較を行って、
最小値又はこの最小値から昇順に所定数のデータを取り
出すか、或いは最大値又はこの最大値から降順に所定数
のデータを取り出す構成を有するものである。又畳み込
み符号化回路６は、送出データを順次シフトするシフト
レジスタ７と、入力された送出データとシフトレジスタ
７の所定段の出力データとの畳み込み演算を行う畳み込
み演算回路８とを含む構成を有し、且つテスト時に、テ
ストデータをシフトレジスタ７に並列的にセットする構
成を有するものである。

【００３６】図２は本発明の実施例の配列データ生成回
路の説明図であり、１１はレジスタ及びクロック発生
部、１２はアドレス生成回路、１３はメモリ（ＲＯ
Ｍ）、１４〜１６はレジスタ（Ｉ−ＲＥＧ，Ｆ−ＲＥ
Ｇ，Ｎ−ＲＥＧ）であり、アドレス生成回路１２は図１
のアドレス生成回路４に相当し、メモリ１３は図１のメ
モリ３に相当し、リードオンリメモリ（ＲＯＭ）を用い
た場合を示し、プロセッサ１（図１参照）からのアドレ
ス信号ＰＡＤとデータＰＤとリード信号ＸＲＤ又はライ
ト信号ＸＷＲとが加えられ、メモリ１３から読出したデ
ータＤＴがプロセッサ１に送出される。

【００３７】レジスタ及びクロック発生部１１は、プロ
セッサからの９ビット構成のデータＰＤと、１２ビット
構成のアドレス信号ＰＡＤと、リード信号ＸＲＤ又はラ
イト信号ＸＷＲとが加えられ、アドレス信号ＰＡＤによ
って指定されたレジスタ１４〜１６に、ライト信号ＸＷ
ＲによってデータＰＤがセットされ、データＩ，Ｆ，Ｎ
がアドレス生成回路１２に加えられる。又リード信号Ｘ
ＲＤとライト信号ＸＷＲによって生成したクロック信号
ＣＬＫがアドレス生成回路１２に加えられ、又クロック
信号ＲＣＬＫがメモリ１３に加えられる。

【００３８】アドレス生成回路１２は、レジスタ及びク
ロック発生部１１からロード信号ＮＬＤとクロック信号
ＣＬＫと、レジスタ１４〜１６にセットされたデータ
Ｉ，Ｆ，Ｎとを基に、メモリ１３のリードアドレス信号
ＲＡＤを生成する。このリードアドレス信号ＲＡＤとク
ロック信号ＲＣＬＫとによってメモリ１３からデータＤ
Ｔが読出される。

【００３９】図３は配列データ生成説明図であり、メモ
リ１３は、複数種類の基本データ群ＢＤ１〜ＢＤｎを格
納しており、各基本データ群ＢＤ１〜ＢＤｎは、それぞ
れ複数のワードデータによって構成されている。例え
ば、入力データに従って選択された基本データ群ＢＤ１
から、それぞれ選択されたａ個のワードデータからなる
ブロックと、ｂ個のワードデータからなるブロックと、
ｃ個のワードデータからなるブロックとが読出され、以
下同様にして単一又は複数のワードデータからなるブロ
ックが読出されて、それぞれのブロックがつなぎ合わさ
れて配列データが生成される。この配列データを基に前
述のように線形予測合成フィルタにより音声データを合
成し、入力音声データとの差分の誤差電力を求め、異な
るワードデータの組み合わせの配列データについてそれ
ぞれ誤差電力を求めて、誤差電力の小さい配列データを
ソートして求めることになる。

【００４０】図４はメモリのアドレス説明図であり、図
２に於けるメモリ１３に格納した基本データ群の種類Ｎ
をＮ＝０〜３１とし、各基本データ群のワードデータ数
を、２００とした場合を示す。従って、メモリ１３は０
〜６３９９のアドレス空間を有することになる。又各基
本データ群を４１個のワードデータからなるＡブロック
と、８０個のワードデータからなるＢブロックと、４０
個のワードデータからなるＣブロックと、３９個のワー
ドデータからなるＤブロックとからなる場合を示し、左
側のアドレス空間と右側の各ブロックとの対応を示して
いる。

【００４１】図５はアドレス生成規則の説明図であり、
０〜５の状態遷移と、レジスタ１４〜１６（Ｉ−ＲＥ
Ｇ，Ｆ−ＲＥＧ，Ｎ−ＲＥＧ）に設定されたＩ，Ｆ，Ｎ
のデータとに従って、例えば、Ｂ〔Ｎ，０〕等によって
示すアドレスを生成する。この場合のアドレスＢ〔Ｎ，
０〕は、Ｎ＝０とすると、図４の右側のＮ＝０の基本デ
ータ群のＢブロックの先頭を示すことになる。

【００４２】図６は本発明の実施例のレジスタ及びクロ
ック生成部の説明図であり、図２に於けるレジスタ及び
クロック生成部１１の要部の構成を示すもので、２０は
デコーダ、２１〜２４はオア回路、２５，２６はアンド
回路、２７〜２９はインバータである。又１４〜１６は
図２に於ける同一符号のレジスタ（Ｉ−ＲＥＧ，Ｆ−Ｒ
ＥＧ，Ｎ−ＲＥＧ）を示す。

【００４３】プロセッサからの１１：００（１１番目か
ら０番目まで）の１２ビット構成のアドレス信号ＰＡＤ
をデコーダ２０によってデコードして、レジスタ１４，
１５（Ｉ−ＲＥＧ，Ｆ−ＲＥＧ）の指定信号ＩＦＡＤ、
レジスタ１６（Ｎ−ＲＥＧ）の指定信号ＮＡＤ、初期化
信号ＩＲＡＤ、読出指定信号ＲＡＤの何れかを“０”と
して出力し、プロセッサからライト信号ＸＷＲ
（“０”）が加えられた時に、オア回路２１からロード
信号ＩＦＬＤ（“０”）として、レジスタ１４，１５の
クロック端子ＣＫに加え、又オア回路２２からロード信
号ＮＬＤ（“０”）として、レジスタ１６のクロック端
子ＣＫ，アンド回路２５及びインバータ２７に加える。

【００４４】プロセッサからのリセット信号ＲＳＴ
（“０”）により、レジスタ１４〜１６はリセットさ
れ、ロード信号ＩＦＬＤが“０”から“１”への立上り
により、データＰＤの０６：００（６番目から０番目ま
で）の７ビットがレジスタ１４にロードされ、又データ
ＰＤの０８：０７（８番目と７番目）の２ビットがレジ
スタ１５にロードされる。又ロード信号ＮＬＤが“０”
から“１”への立上りにより、データＰＤの０４：００
（４番目から０番目まで）の５ビットがレジスタ１６に
ロードされる。又このロード信号ＮＬＤは、インバータ
２７，２８を介してアドレス生成回路１２へ加えられ
る。又アンド回路２５からアドレス生成回路１２にクロ
ック信号ＣＬＫが加えられ、アンド回路２６からメモリ
１３にクロック信号ＲＣＬＫが加えられる。

【００４５】図７は本発明の実施例のアドレス生成回路
の説明図であり、図２に於けるアドレス生成回路１２の
要部を示すもので、３０はインバータ、３１はアップカ
ウントを行う第１のカウンタ、３２はダウンカウントを
行う第２のカウンタ、３３はアップカウントにより状態
遷移を示すカウンタ、３４はコントロール回路、３５，
３６はセレクタ（ＳＥＬ１，ＳＥＬ２）、３７は比較器
（ＣＭＰ）、３８はアンド回路、３９，４０はオア回路
である。

【００４６】レジスタ及びクロック生成部１１のレジス
タ１６からの５ビットのデータＮと、レジスタ１４から
の７ビットのデータＩと、レジスタ１５からの２ビット
のデータＦと、ロード信号ＮＬＤと、クロック信号ＣＬ
Ｋとが入力される。又セレクタ３５は、アンド回路３８
の出力信号とオア回路３９の出力信号との２ビットによ
り、メモリ１３のブロックの先頭アドレス＆Ａ

〔０〕〜
＆Ｄ

〔０〕の何れかを選択して第１のカウンタ３１に設
定する。この場合、先頭アドレス＆Ａ

〔０〕は“０
０”、＆Ｂ

〔０〕は“０１”、＆Ｃ

〔０〕は“１０”、
＆Ｄ

〔０〕は“１１によって選択出力される。又メモリ
１３のリードアドレス信号ＲＡＤは、５ビットのデータ
Ｎを、０４：００、カウンタ３１の８ビットのカウント
値を１２：０５とした１３ビットの１２：００の構成と
する。

【００４７】又第２のカウンタ３２は、レジスタ１４の
データＩが設定されてダウンカウントし、そのカウント
内容が比較器３７に於いて、セレクタ３６によって選択
された値と比較され、比較一致により第３のカウンタ３
３がクロック信号ＣＬＫのタイミングでカウントアップ
し、そのカウント値により遷移した状態を示す。この場
合、セレクタ３６は、コントロール回路３４の端子Ｙか
らのＹ１，Ｙ０が“００”の時‘００Ｈ’＝０、“０
１”の時‘０１Ｈ’＝１、“１０”の時‘１０Ｈ’＝２
を選択出力して、比較器３７に加えることになる。

【００４８】この場合、比較器３７によって読出したワ
ードデータ数とデータＩによって指定されたワードデー
タ数とを比較することになるが、セレクタ３６によって
‘００Ｈ’を選択した時（Ｉ＋１）のワードデータ数を
読出し、‘０１Ｈ’を選択した時（Ｉ）のワードデータ
数を読出し、‘１０Ｈ’を選択した時（Ｉ−１）のワー
ドデータ数を読出すことになる。即ち、アドレス生成規
則に従ったブロックの先頭アドレスから、指定された数
のワードデータが読出されるまでのアドレスを生成する
ことになる。

【００４９】又コントロール回路３４は、第３のカウン
タ３３の３ビットのカウント値と、レジスタ１５からの
２ビットのデータＦとをそれぞれ端子Ａ，Ｂに入力し、
端子Ｘ，Ｙからそれぞれ２ビットのデータ（Ｘ１，Ｘ
０），（Ｙ１，Ｙ０）を出力し、セレクタ３６は端子Ｙ
からのデータによって制御される。

【００５０】図８は本発明のコントロール回路の入出力
真理値説明図であり、レジスタ１５からのデータＦ（端
子Ｂの入力）をＢ１，Ｂ０とし、第３のカウンタ３３の
タウンと値を端子Ａの入力Ａ２，Ａ１，Ａ０とし、端子
ＸからＸ１，Ｘ０、端子ＹからＹ１，Ｙ０が出力される
場合を示す。即ち、Ｆ＝０〜Ｆ＝３について、３ビット
Ａ２，Ａ１，Ａ０で示す遷移した状態１〜６に於ける端
子Ｘ，Ｙの出力の変化を（１）〜（４）で示している。
即ち、コントロール回路３４は、図８に示す論理処理を
行う構成とするもので、比較的簡単な論理回路で実現す
ることが容易である。

【００５１】図９は本発明の実施例のアドレス生成のタ
イムチャートであり、ＩＦＬＤはオア回路２１からのロ
ード信号、ＮＬＤはオア回路２２からのロード信号、Ｉ
−ＲＥＧ，Ｆ−ＲＥＧ，Ｎ−ＲＥＧはそれぞれレジスタ
１４，１５，１６の内容、ＣＬＫはアンド回路２５から
のクロック信号、ＳＥＬ１，ＳＥＬ２はセレクタ３５，
３６の選択出力、ＣＭＰ出力は比較器３７の比較出力、
ＣＮＴ１〜ＣＮＴ３はカウンタ３１〜３３のカウント
値、ＲＣＬＫはアンド回路２６からのクロック信号、Ｒ
ＯＭ出力はメモリ１３から読出されたデータを示す。以
下前述の各図２〜図９を参照して動作を説明する。

【００５２】ｔ１の期間では、レジスタ１４，１５の内
容Ｉ−ＲＥＧ，Ｆ−ＲＥＧとセレクタ３６の選択出力Ｓ
ＥＬ２とカウンタ３１〜３３のカウント値ＣＮＴ１〜Ｃ
ＮＴ３とは不定である。しかし、プロセッサからのアド
レス信号ＰＡＤをデコーダ２０によってデコードし、レ
ジスタ１４，１５の指定信号ＩＦＡＤとライト信号ＸＷ
Ｒが“０”となると、ロード信号ＩＦＬＤが“０”とな
り、又プロセッサの０８：００の９ビットのデータＰＤ
の中の０６：００の７ビットがレジスタ１４に、０８：
０７の２ビットがレジスタ１５に加えられ、次のｔ２の
期間に、ロード信号ＩＦＬＤの立上りによってレジスタ
１４，１５に、Ｉ−ＲＥＧ，Ｆ−ＲＥＧに示すように、
例えば、Ｉ＝４，Ｆ＝０がロードされる。

【００５３】又ｔ２の期間に、プロセッサからのアドレ
ス信号ＰＡＤをデコーダ２０によってデコードし、レジ
スタ１６の指定信号ＮＡＤとライト信号ＸＷＲが“０”
となり、オア回路２２からのロード信号ＮＬＤは“０”
となる。それによって、セレクタ３５の２ビットの選択
信号は、アンド回路３８の出力が“０”、インバータ３
０を介したオア回路３９の出力が“１”となり、ＳＥＬ
１に示すように、“０１”となり、先頭アドレス＆Ｂ

〔０〕を選択出力する。又ロード信号ＮＬＤが“０”と
なることにより、アンド回路２５からのクロック信号Ｃ
ＬＫは“０”となる。

【００５４】次のｔ３の期間に於いて、ロード信号ＮＬ
Ｄが“０”から“１”に立上ると、プロセッサからのデ
ータＰＤの０４：００の５ビットのＮがロードされる。
又ロード信号ＮＬＤが“０”になると、カウンタ３１，
３２，３３のＬＯＡＤが“１”になる為、ロード信号Ｎ
ＬＤの立上りにより、カウンタ３１にセレクタ３５によ
り選択された８ビットの先頭アドレス＆Ｂ

〔０〕がロー
ドされ、カウンタ３２にレジスタ１４からの７ビットの
データＩがロードされ、カウンタ３３に「０」（クリ
ア）がロードされる。又プロセッサからのアドレス信号
ＰＡＤをデコーダ２０によってデコードした読出指定信
号ＲＡＤが“０”となると、クロック信号ＣＬＫ，ＲＣ
ＬＫは“０”となる。以下この読出指定信号ＲＡＤがワ
ードデータを読出す毎に、プロセッサから加えられ、ク
ロック信号ＣＬＫ，ＲＣＬＫは“０”となった後、
“１”に立上る。

【００５５】カウンタ３３のカウント値が０で、Ｆ＝０
となるから、コントロール回路３４の端子Ａ，Ｂにはオ
ール“０”が加えられ、図８の（１）Ｆ＝０の上の欄の
ように、端子ＸのＸ１，Ｘ０は“００”、端子ＹのＹ
１，Ｙ２は“０１”となる。従って、セレクタ３６は
‘０１Ｈ’＝１を選択出力する。この期間ｔ３が初期化
期間となる。

【００５６】次のｔ４の期間に於いて、クロック信号Ｃ
ＬＫ，ＲＣＬＫが“０”から立上ることにより、図９の
ＲＯＭ出力のＢ〔Ｎ，０〕で示すように、メモリ１３の
先頭アドレス＆Ｂ〔０，０〕からワードデータが読出さ
れる。又カウンタ３２はダウンカウントし、カウント値
は３となり、カウンタ３３はイネーブル端子ＥＮが
“０”であるから、カウントアップは行わず、従って、
状態は０を示す。又カウンタ３１はカウントアップし
て、＆Ｂ〔１〕となる。

【００５７】次のｔ５の期間に於いて、ＲＯＭ出力のＢ
〔Ｎ，１〕で示すように、カウンタ３１のカウント値＆
Ｂ〔１〕とＮ＝０とをリードアドレスしてメモリ１３か
らワードデータが読出される。又カウンタ３２はダウン
カウントにより２となり、カウンタ３１はアップカウン
トにより＆Ｂ〔２〕となる。

【００５８】次のｔ６の期間に於いて、ＲＯＭ出力のＢ
〔Ｎ，２〕で示すように、カウンタ３１のカウント値＆
Ｂ〔２〕とＮ＝０とをリードアドレスとしてメモリ１３
からワードデータが読出され、カウンタ３２はダウンカ
ウントにより１となり、又カウンタ３１はアップカウン
トにより＆Ｂ〔３〕となる。

【００５９】この時、比較器３７は、セレクタ３６によ
り選択出力された値と、カウンタ３１のカウント値とが
等しくなるから、“１”の比較一致信号を出力する。こ
れによってカウンタ３３のイネーブル端子ＥＮが“１”
となり、又カウンタ３１，３２のロード端子Ｌにオア回
路４０を介して“１”のロード信号が加えられる。この
時、コントロール回路３４の端子ＸのＸ１，Ｘ０は“０
０”であるから、セレクタ３５は先頭アドレス＆Ａ

〔０〕を選択出力している。

【００６０】次のｔ７の期間に於いて、クロック信号Ｃ
ＬＫ，ＲＣＬＫの立上りにより、ＲＯＭ出力のＢ〔Ｎ，
３〕で示すように、カウンタ３１のカウント値＆Ｂ
〔３〕とＮ＝０とをリードアドレスとしてメモリ１３か
らワードデータが読出され、カウンタ３３はカウントア
ップして状態を１とし、カウンタ３１は先頭アドレス＆
Ａ

〔０〕をロードし、カウンタ３２はレジスタ１４のデ
ータＩ＝４をロードする。カウンタ３が状態遷移したこ
とにより、コントロール回路３４の端子ＸのＸ１，Ｘ０
は“１１”、端子ＹのＹ１，Ｙ０は“００”となる。従
って、セレクタ３５は先頭アドレス＆Ｄ

〔０〕を選択出
力し、セレクタ３６は０を選択出力する。

【００６１】次のｔ８の期間に於いて、メモリ１３から
Ａ〔Ｎ，０〕で示すように、ブロックＡの先頭アドレス
からワードデータが読出されることになる。以下前述と
同様な動作によってメモリ１３からワードデータが読出
される。その場合のリードアドレスＲＡＤは、図５に示
すように、Ｆ＝０の時は、状態０〜４に従ってＢ，Ａ，
Ｄ，Ｃ，Ｂのブロックの順にアクセスする内容となり、
又Ｆ＝１の時は、状態０〜４の総てに於いてＢブロック
をアクセスする内容となる。又Ｆ＝２の時は、状態０〜
５に従ってＢ，Ｃ，Ｄ，Ａ，Ｂ，Ｃのブロックの順にア
クセスする内容となり、又Ｆ＝３の時は、状態０〜５に
従ってＢ，Ｄ，Ｂ，Ｄ，Ｂ，Ｄのブロックの順にアクセ
スする内容となる。

【００６２】前述のように、レジスタ１６にロードされ
た５ビットのデータＮによって、図４の基本データ群Ｎ
＝０〜３１を選択し、カウンタ３１のカウント値の８ビ
ットによって基本データ群内のワードデータを選択する
ことができ、比較的簡単な構成によって、複数種類の基
本データ群を格納したメモリ１３から所定のワードデー
タを読出す為の比較的複雑なアドレスを容易に生成する
ことができる。又その場合のブロックの先頭アドレスを
セレクタ３５によって選択し、ブロック内の所定のワー
ドデータ数を、カウンタ３２のカウント値とセレクタ３
６により選択した値とを比較することにより選定するこ
とができる。

【００６３】図１０は本発明の実施例のデータソート回
路の説明図で、図１のデータソート回路５に相当するも
のであり、プロセッサの演算結果の入力データは１６ビ
ットで、インデックスは８ビット構成として０〜２５５
の値を示す場合について説明する。同図に於いて、ＲＡ
〜ＲＦは最大値又は最小値の上位から６位までの１６ビ
ットのデータをセットするレジスタ、ＩＡ〜ＩＦは８ビ
ットのインデックス情報を保持するレジスタ、Ｓは１６
ビットの入力データを保持するレジスタ、ＩＤＸはソー
トすべきデータの８ビットのインデックスを保持するレ
ジスタ、４１〜４５はセレクタ、４６はデコーダ及びコ
ントロール部、４７はモードレジスタ、４８はゲート回
路、４９は比較回路（ＣＭＰ）である。

【００６４】モードレジスタ４７のＡＩＮは、自動イン
デックスの更新を指定するもので、ＡＩＮ＝“１”はソ
ート終了時にインデックスを自動更新することを示し、
ＡＩＮ＝“０”は更新無しを示す。又ＭＡＸ，ＥＱは比
較処理の動作モードを指定するもので、次の条件により
指定することができる。

【００６５】又Ｎ２〜Ｎ０は、ソート処理後に取り出す
データ数を指定するものであり、例えば、Ｎ２Ｎ１Ｎ０ソート順位処理サイクル０００第１位のみソート１サイクル００１禁止０１０第２位までソート３サイクル０１１第３位までソート４サイクル１００第４位までソート５サイクル１０１第５位までソート６サイクル１１０第６位までソート７サイクルとすることができる。

【００６６】デコーダ及びコントロール部４６は、プロ
セッサからの１６ビットのアドレス信号Ａ００〜Ａ１５
とライト信号ＸＷＲ又はリード信号ＸＲＤとクロック信
号ＣＬＫと、入力データとが加えられ、モードレジスタ
４７にソートの条件等が設定される。比較回路４９は、
デコーダ及びコントロール部４６から比較判定条件を設
定されて、レジスタＳの入力データと、セレクタ４１に
より順次選択されたレジスタＲＡ〜ＲＦの内容とを比較
する。セレクタ４１〜４５は比較回路４９の比較判定出
力又はデコーダ及びコントロール部４６によって制御さ
れる。

【００６７】例えば、比較回路４９により入力データと
レジスタＲＡ〜ＲＦに保持されたデータとを比較して、
最大値をレジスタＲＡにセットする場合、レジスタＲＡ
に保持されたデータより小さく、且つレジスタＲＢ〜Ｒ
Ｆに保持されたデータより入力データが大きければ、レ
ジスタＲＢに入力データをセットするもので、今回の入
力データは上位から２番目の大きさを示すものとなる。

【００６８】図１１は本発明の実施例の比較回路の説明
図であり、５１〜５４は４ビットの加算器（ＡＤＤ）
で、キャリー信号ｃｏのみを出力するものである。又５
５は加算器（ＡＤＤ）で符号ビットＳＩＧを出力する。
又５６，５７は排他的オア回路、５８はインバータであ
る。レジスタＳから１５：００の１６ビットのデータが
入力され、インバータ５８により反転される。又レジス
タＲＡ〜ＲＦから順次選択された１５：００の１６ビッ
トのデータが入力される。

【００６９】そして、加算器５１には０３：００の４ビ
ット、加算器５２には０７：０４の４ビット、加算器５
３には１１：０８の４ビット、加算器５４には１５：１
２の４ビットのデータがそれぞれ入力され、加算器５５
には最上位（ＭＳＢ）の符号ビットが入力され、加算器
５１のキャリー信号ｃｏは加算器５２に、又加算器５２
のキャリー信号ｃｏは加算器５３に、又加算器５３のキ
ャリー信号ｃｏは加算器５４に、又加算器５４のキャリ
ー信号ｃｏは加算器５５に加えられる。即ち、減算を行
い、大小関係による符号ビットＳＩＧを出力するもので
ある。

【００７０】又モードレジスタ４７のＥＱ，ＭＡＸとが
入力され、排他的オア回路５６によるＥＱとＭＡＸとの
排他的論理和が加算器５１のキャリー入力ｃｉとなる。
例えば、ＥＱ＝“０”、ＭＡＸ＝“０”、又はＥＱ＝
“１”、ＭＡＸ＝“１”とすると、加算器５１のキャリ
ー入力ｃｉは“０”となる。又ＥＱとＭＡＸとの何れか
一方を“１”、他方を“０”とすると、加算器５１のキ
ャリー入力ｃｉは“１”となり、反転したデータの最下
位ビットにキャリー入力ｃｉとして“１”を加算するか
ら、加算器５１〜５４による補数演算を行うことにな
る。

【００７１】そして、データの符号ビットと、インバー
タ５８により反転されたデータの符号ビットを加算する
加算器５５からの符号ビットＳＩＧと、モードレジスタ
４７にセットされたＭＡＸとを排他的オア回路５７によ
り比較して比較出力信号ｃｍｐを出力する。この排他的
オア回路５７が判定部に相当する。又４ビット加算器を
用いた場合を示すが、２ビット加算器や他のビット数の
加算器のキャリー演算部を用いて構成することも可能で
ある。

【００７２】図１２は比較判定条件の説明図であり、排
他的オア回路５７からの比較判定出力信号ｃｍｐと、モ
ードレジスタ４７に設定したＭＡＸ，ＥＱと、レジスタ
ＲＡ〜ＲＦとレジスタＳとのデータの大小関係とを示
す。例えば、ＭＡＸ，ＥＱをそれぞれ“０”とすると、
排他的オア回路５６からのキャリー入力ｃｉは“０”と
なり、レジスタＳのデータをインバータ５８によって反
転し、非反転のレジスタＲＡ〜ＲＦのデータを加算した
時、符号ビットＳＩＧは、レジスタＳのデータが小さい
時に“０”となり、等しいか又は大きい時に“１”とな
る。その時に、ＭＡＸを“０”とした時は、比較出力信
号ｃｍｐは符号ビットＳＩＧと同じものとなる。即ち、
キャリー入力ｃｉを“１”とするか“０”とするかによ
り、比較データが等しい時の符号ビットが異なるものと
なる。

【００７３】図１３は本発明の実施例のデコーダ及びコ
ントロール部の説明図であり、６１はデコーダ（ＤＥ
Ｃ）、６２は制御信号生成部、６３はオア回路（Ｏ
Ｒ）、６４はインバータ、６５はソート中を示すＪ−Ｋ
フリップフロップ、６６はステータスカウンタ、６７は
ロード信号生成部、４７はモードレジスタ（図１０参
照）を示す。

【００７４】プロセッサからのアドレス信号Ａ００〜Ａ
１５をデコーダ６１によってデコードし、プロセッサか
らのリード信号ＸＲＤ又はライト信号ＸＷＲとによっ
て、制御信号生成部６２からゲート回路４８に加える出
力制御信号、ステータスカウンタ６６のロード信号、レ
ジスタＳのロード信号ＳＬＤを出力する。又ステータス
カウンタ６６のロード端子ＬＤに制御信号生成部６２か
らのロード信号が加えられることにより、モードレジス
タ４７のＮ２〜Ｎ０がロードされる。

【００７５】ロード信号ＳＬＤは、レジスタＳに加えら
れると共に、インバータ６４を介してフリップフロップ
６５のＪ端子に加えられる。又比較出力信号ｃｍｐとス
テータスカウンタ６６の端子ＳＴ０の出力信号とがオア
回路６３を介してフリップフロップ６５のＫ端子に加え
られ、ロード信号ＳＬＤ（“０”）の時にクロック信号
ＣＬＫのタイミングでフリップフロップ６５の出力端子
Ｑは“１”となり、それによって、ソート中を示し、ス
テータスカウンタ６６のイネーブル端子ＥＮに“１”が
加えられ、クロック端子ＣＫに加えられるクロック信号
ＣＬＫに従ってロードされたＮ２〜Ｎ０をダウンカウン
トし、端子ＳＴ６〜ＳＴ０からカウント内容を出力し、
ロード信号生成部６７からレジスタＲＡ〜ＲＦのロード
信号ＲＡＬＤ〜ＲＦＬＤ及びレジスタＩＡ〜ＩＦのロー
ド信号ＩＡＬＤ〜ＩＦＬＤを順次出力する。

【００７６】図１４は本発明の実施例の上位６位のソー
トのタイムチャートであり、ＣＬＫはクロック信号、Ｓ
ＬＤはレジスタＳのロード信号、ＳはレジスタＳの内
容、ＡＣＴはフリップフロップ６５の端子Ｑの信号、Ｎ
２〜Ｎ０はモードレジスタ４７のＮ２〜Ｎ０、ＳＴはス
テータスカウンタ６６の内容、Ｓ４１はセレクタ４１の
選択状態、ＣＭＰは比較回路４９の比較条件、Ｓ４２は
セレクタ４２の選択状態、ＲＦＬＤ，ＩＦＬＤ〜ＲＡＬ
Ｄ，ＩＡＬＤはレジスタＲＦ，ＩＦ〜ＲＡ，ＩＡのロー
ド信号、Ｔ１，Ｔ２，Ｔ３，・・・はクロック信号ＣＬ
Ｋの立上りのタイミングを示す。

【００７７】プロセッサからデコーダ及びコントロール
部４６のモードレジスタ４７に、例えば、ＭＡＸ＝
“１”、ＥＱ＝“１”、Ｎ２＝“１”、Ｎ１＝“１”、
Ｎ０＝“０”を設定すると、比較回路４９に於ける比較
判定条件は、Ｓ≧ＲＡ〜ＲＦの最大値ソートで第６位ま
でソートすることを示すものとなる。そして、Ｔ１に於
いて、ロード信号ＳＬＤが“０”から“１”に立上る
と、レジスタＳに入力データがロードされ、同時にステ
ータスカウンタ６６にモードレジスタ４７のＮ２〜Ｎ０
（“１１０”）がロードされ、フリップフロップ６５の
端子Ｑは、ＡＣＴで示すように“１”となり、ソート中
を示すものとなる。又セレクタ４１はレジスタＲＦのデ
ータ及びレジスタＩＦのインデックスを選択し、比較回
路４９はレジスタＳのデータとレジスタＲＦのデータ
（今まで６位のデータ）とを比較する。

【００７８】比較回路４９に於けるＳ≧ＲＦの比較判定
条件を満たさない場合は、比較回路４９の比較出力信号
ｃｍｐによってフリップフロップ６５は、Ｔ２のクロッ
ク信号ＣＬＫのタイミングでリセットされ、ＡＣＴ＝
“０”となり、ソート処理は終了する。この場合の入力
データは６位より小さいデータを示すことになる。又比
較判定条件を満たす場合は、Ｔ２のクロック信号ＣＬＫ
によってステータスカウンタ６６はダウンカウントし、
ＳＴ＝“１０１”となる。又セレクタ４１はレジスタＲ
Ｅのデータ及びレジスタＩＥのインデックスを選択する
ように制御され、比較回路４９はレジスタＳのデータと
レジスタＲＥのデータ（今まで５位のデータ）とを比較
する。

【００７９】この場合の比較判定条件Ｓ≧ＲＥを満たさ
ない時は、セレクタ４２によってレジスタＳのデータ及
びレジスタＩＤＸのインデックスが選択され、セレクタ
４４，４５を介してレジスタＲＦ，ＩＦに転送され、ロ
ード信号ＲＦＬＤ，ＩＦＬＤの“０”から“１”への立
上りによりロードされる。この場合、入力データは６位
の大きさを示すことになる。又比較判定条件Ｓ≧ＲＥを
満たす場合は、Ｔ３のクロック信号ＣＬＫによってステ
ータスカウンタ６６はダウンカウントし、ＳＴ＝“１０
０”となる。又セレクタ４２はレジスタＲＥのデータ及
びレジスタＩＥのインデックスを選択し、セレクタ４
４，４５を介してレジスタＲＦ，ＩＦに転送し、ロード
信号ＲＦＬＤ，ＩＦＬＤの“０”から“１”への立上り
によってロードすることになる。即ち、今まで６位のデ
ータは入力データより小さいのでソート条件から除外さ
れ、今まで５位のデータは６位の位置にシフトされる。

【００８０】そして、セレクタ４１によりレジスタＲＤ
のデータ及びレジスタＩＤのインデックスが選択され、
比較回路４９はレジスタＳのデータとレジスタＲＤのデ
ータ（今まで４位のデータ）とを比較する。この場合の
比較判定条件Ｓ≧ＲＤを満たさない時は、セレクタ４２
によってレジスタＳのデータ及びレジスタＩＤＸのイン
デックスを選択し、セレクタ４４，４５を介してレジス
タＲＥ，ＩＥに転送し、ロード信号ＲＥＬＤ，ＩＥＬＤ
の“０”から“１”への立上りによりロードすることに
なる。

【００８１】又比較判定条件Ｓ≧ＲＤを満たす時は、セ
レクタ４２によりレジスタＲＤのデータ及びレジスタＩ
Ｄのインデックスを選択し、セレクタ４４，４５を介し
てレジスタＲＥ，ＩＥに転送し、Ｔ４のクロック信号Ｃ
ＬＫの“０”から“１”への立上りのタイミングに於け
るロード信号ＲＥＬＤ，ＩＥＬＤの“０”から“１”へ
の立上りによりロードすることになる。即ち、今まで４
位データは５位の位置にシフトされる。

【００８２】又Ｔ４のクロック信号ＣＬＫによりステー
タスカウンタ６６はダウンカウントし、ＳＴ＝“０１
１”となる。又セレクタ４１はレジスタＲＣのデータと
レジスタＩＣのインデックスとを選択し、比較回路４９
はレジスタＳのデータとレジスタＲＣのデータ（今まで
３位のデータ）とを比較する。この場合の比較判定条件
Ｓ≧ＲＣを満たさない時は、セレクタ４２によってレジ
スタＳのデータ及びレジスタＩＤＸのインデックスを選
択し、セレクタ４４，４５を介してレジスタＲＤ，ＩＤ
に転送し、ロード信号ＲＥＬＤ，ＩＥＬＤの“０”から
“１”への立上りによりロードすることになる。

【００８３】又比較判定条件Ｓ≧ＲＣを満たす時は、セ
レクタ４２によりレジスタＲＣのデータ及びレジスタＩ
Ｃのインデックスを選択し、セレクタ４４，４５を介し
てレジスタＲＤ，ＩＤに転送し、Ｔ５のクロック信号Ｃ
ＬＫの“０”から“１”への立上りのタイミングに於け
るロード信号ＲＤＬＤ，ＩＤＬＤの“０”から“１”へ
の立上りによりロードすることになる。即ち、今まで３
位データは４位の位置にシフトされる。

【００８４】又Ｔ５のクロック信号ＣＬＫによりステー
タスカウンタ６６はダウンカウントし、ＳＴ＝“０１
０”となる。又セレクタ４１はレジスタＲＢのデータと
レジスタＩＢのインデックスとを選択し、比較回路４９
はレジスタＳのデータとレジスタＲＢのデータ（今まで
２位のデータ）とを比較する。この場合の比較判定条件
Ｓ≧ＲＢを満たさない時は、セレクタ４２によってレジ
スタＳのデータ及びレジスタＩＤＸのインデックスを選
択し、セレクタ４４，４５を介してレジスタＲＣ，ＩＣ
に転送し、ロード信号ＲＣＬＤ，ＩＣＬＤの“０”から
“１”への立上りによりロードすることになる。

【００８５】又比較判定条件Ｓ≧ＲＢを満たす時は、セ
レクタ４２によりレジスタＲＢのデータ及びレジスタＩ
Ｂのインデックスを選択し、セレクタ４４，４５を介し
てレジスタＲＣ，ＩＣに転送し、Ｔ６のクロック信号Ｃ
ＬＫの“０”から“１”への立上りのタイミングに於け
るロード信号ＲＣＬＤ，ＩＣＬＤの“０”から“１”へ
の立上りによりロードすることになる。即ち、今まで２
位データは３位の位置にシフトされる。

【００８６】又Ｔ６のクロック信号ＣＬＫによりステー
タスカウンタ６６はダウンカウントし、ＳＴ＝“００
１”となる。又セレクタ４１はレジスタＲＡのデータと
レジスタＩＡのインデックスとを選択し、比較回路４９
はレジスタＳのデータとレジスタＲＡのデータ（今まで
１位のデータ）とを比較する。この場合の比較判定条件
Ｓ≧ＲＡを満たさない時は、セレクタ４２によってレジ
スタＳのデータ及びレジスタＩＤＸのインデックスを選
択し、セレクタ４４，４５を介してレジスタＲＢ，ＩＢ
に転送し、ロード信号ＲＢＬＤ，ＩＢＬＤの“０”から
“１”への立上りによりロードすることになる。

【００８７】又比較判定条件Ｓ≧ＲＡを満たす時は、セ
レクタ４２によりレジスタＲＡのデータ及びレジスタＩ
Ａのインデックスを選択し、セレクタ４４，４５を介し
てレジスタＲＢ，ＩＢに転送し、Ｔ７のクロック信号Ｃ
ＬＫの“０”から“１”への立上りのタイミングに於け
るロード信号ＲＢＬＤ，ＩＢＬＤの“０”から“１”へ
の立上りによりロードすることになる。即ち、今まで１
位データは２位の位置にシフトされる。

【００８８】又Ｔ７のクロック信号ＣＬＫによりステー
タスカウンタ６６はダウンカウントし、ＳＴ＝“００
０”となると、レジスタＳのデータ及びレジスタＩＤＸ
のインデックスをセレクタ４１により選択し、レジスタ
ＲＡ，ＩＡに転送し、ロード信号ＲＡＬＤ，ＩＡＬＤの
“０”から“１”への立上りによりロードする。即ち、
レジスタＳにロードされた入力データが１位のデータと
なる。又ステータスカウンタ６６がＳＴ＝“０００”と
なると、端子ＳＴ０が“１”となり、Ｔ８のクロック信
号ＣＬＫの立上りでフリップフロップ６５はリセットさ
れ、ソート終了を示すＡＣＴ＝“０”となる。又モード
レジスタ４７のＡＩＮ＝“１”の時は、ソート終了によ
りインデックスが自動更新され、ＡＩＮ＝“０”の時
は、インデックスの更新は行わない。

【００８９】前述の動作を繰り返すことにより、プロセ
ッサの演算結果のデータは、レジスタＲＡのデータを１
位として６位までのデータがレジスタＲＢ〜ＲＦにロー
ドされる。そして、セレクタ４１により１５：００の１
６ビットのレジスタＲＡ〜ＲＦのデータ及び２３：１６
の８ビットのレジスタＩＡ〜ＩＦのインデックスが選択
され、セレクタ４３により１５：００の１６ビットのデ
ータ又は１５：０８をオール“０”とし、０７：００の
８ビットのインデックスを含む１６ビットとの何れかを
選択し、制御信号生成部６２からの出力制御信号
（“０”）によってゲート回路４８を開けて、ソートし
たデータをプロセッサへ送出する。

【００９０】又レジスタＳのロード信号ＳＬＤが“０”
となり、Ｔ９のクロック信号ＣＬＫの立上りにより
“１”へ立上ることにより、Ｔ１のクロック信号ＣＬＫ
の場合と同様な動作を行い、ステータスカウンタ６６に
モードレジスタ４７のＮ２〜Ｎ０がロードされ、ＳＴ＝
“１１０”となる。そして、比較回路４９は、レジスタ
ＳのデータとレジスタＲＦのデータとを比較し、Ｓ≧Ｒ
Ｆの比較判定条件を満たす時は、Ｔ１０のクロック信号
ＣＬＫによりレジスタＳのデータとレジスタＲＥのデー
タとを比較し、Ｓ＜ＲＥの場合は、セレクタ４２はレジ
スタＳのデータ及びレジスタＩＤＸのインデックスを選
択し、レジスタＲＦ，ＩＦに転送してロードする。

【００９１】又モードレジスタ４７のＭＡＸ＝“０”、
ＥＱ＝“０”とすると、Ｓ＜ＲＡ〜ＲＦの最小値ソート
を示し、最小値のデータがレジスタＲＡにロードされ、
昇順にレジスタＲＢ〜ＲＦにロードされる。例えば、コ
ードブックから入力データに対応して読出されて配列さ
れた配列データと、入力データとの差分の誤差電力をプ
ロセッサによって求め、その誤差電力データを順次入力
して、最小値から６位までのデータをソートすることが
でき、その場合、１入力データについて最大で７サイク
ルでソートすることができる。

【００９２】図１５は本発明の実施例の上位５位のソー
トのタイムチャートであり、図１４と同一符号は同一部
分の信号又はデータを示し、ＩＤＸはインデックスであ
る。又モードレジスタ４７のＮ２〜Ｎ０を“１０１”と
し、他の条件を前述の場合と同一とする。又最初のイン
デックスＩＤＸをＮとして示す。最初のＴ１のクロック
信号ＣＬＫの立上りで、ロード信号ＳＬＤが“０”から
“１”に立上り、レジスタＳに入力データがロードさ
れ、フリップフロップ６５はＡＣＴ＝“１”で示すよう
にセットされ、ステータスカウンタ６６にＳＴで示すよ
うに、Ｎ２〜Ｎ０＝“１０１”がロードされ、セレクタ
４１はＳ４１＝ＲＥで示すようにレジスタＲＥのデータ
を選択し、且つレジスタＩＥのインデックスを選択し、
比較回路４９はレジスタＳのデータとレジスタＲＥのデ
ータ（今まで５位のデータ）とを比較する。

【００９３】比較回路４９の比較判定条件Ｓ≧ＲＥを満
たす場合は、次のＴ２のクロック信号ＣＬＫの立上りに
より、ステータスカウンタ６６はダウンカウントにより
ＳＴ＝“１００”となり、セレクタ４１はレジスタＲＤ
のデータ及びレジスタＩＤのインデックスを選択し、比
較回路４９はレジスタＳのデータとレジスタＲＤのデー
タとを比較し、比較判定条件Ｓ≧ＲＤを満たす場合は、
レジスタＲＤのデータとレジスタＩＤのインデックスと
がレジスタＲＥ，ＩＥに転送されて、ロード信号ＲＥＬ
Ｄ，ＩＥＬＤの“０”から“１”への立上りによりロー
ドされる。そして、ステータスカウンタ６６はダウンカ
ウントによりＳＴ＝“０１１”となり、セレクタ４１は
レジスタＲＣのデータ及びレジスタＩＣのインデックス
を選択し、比較回路４９はレジスタＳのデータとレジス
タＲＣのデータとを比較し、比較判定条件Ｓ≧ＲＣを満
たす場合は、レジスタＲＣのデータとレジスタＩＣのイ
ンデックスとがレジスタＲＤ，ＩＤに転送され、ロード
信号ＲＤＬＤ，ＩＤＬＤによってロードされる。

【００９４】そして、ステータスカウンタ６６はダウン
カウントによりＳＴ＝“０１０”となり、セレクタ４１
はレジスタＲＢのデータ及びレジスタＩＢのインデック
スを選択し、比較回路４９はレジスタＳのデータとレジ
スタＲＢのデータとを比較し、比較判定条件Ｓ≧ＲＢを
満たす場合は、レジスタＲＢのデータとレジスタＩＢの
インデックスとがレジスタＲＣ，ＩＣに転送され、ロー
ド信号ＲＣＬＤ，ＩＣＬＤによってロードされる。

【００９５】同様にして、ステータスカウンタ６６はダ
ウンカウントにより、ＳＴ＝“００１”となり、セレク
タ４１はレジスタＲＡのデータ（今まで１位のデータ）
及びレジスタＩＡのインデックスを選択し、比較回路４
９はレジスタＳのデータとレジスタＲＡのデータとを比
較し、比較判定条件Ｓ≧ＲＢを満たす場合は、レジスタ
ＲＡのデータとレジスタＩＡのインデックスとがレジス
タＲＢ，ＩＢに転送され、ロード信号ＲＢＬＤ，ＩＢＬ
Ｄによってロードされ、ステータスカウンタ６６はダウ
ンカウントによりＳＴ＝“０００”となり、セレクタ４
２によりレジスタＳのデータ及びレジスタＩＤＸのイン
デックスが選択されて、レジスタＲＡ，ＩＡに転送さ
れ、ロード信号ＲＡＬＤ，ＩＡＬＤによってロードされ
る。

【００９６】そして、インデックスはＮ＋１に更新され
る。この場合の入力データは最大値としてレジスタＲＡ
にロードされ、新たな入力データがロード信号ＳＬＤに
よってレジスタＳにロードされて、前述と同様な動作が
行われる。この実施例に於いては、最大値から５位まで
をソートするもので、１入力データについて最大６サイ
クルでソート終了となる。

【００９７】図１６は本発明の実施例の上位４位のソー
トのタイムチャートであり、図１４及び図１５と同一符
号は同一部分の信号又はデータを示す。又モードレジス
タ４７のＮ２〜Ｎ０を“１００”とし、他の条件を前述
の場合と同一とする。又最初のインデックスＩＤＸをＮ
として示す。最初のＴ１のクロック信号ＣＬＫの立上り
で、ロード信号ＳＬＤが“０”から“１”に立上り、レ
ジスタＳに入力データがロードされ、フリップフロップ
６５はＡＣＴ＝“１”で示すようにセットされ、ステー
タスカウンタ６６にＳＴで示すように、Ｎ２〜Ｎ０＝
“１００”がロードされ、セレクタ４１はＳ４１＝ＲＤ
で示すようにレジスタＲＤのデータを選択し、且つレジ
スタＩＤのインデックスを選択し、比較回路４９はレジ
スタＳのデータとレジスタＲＤのデータ（今まで４位の
データ）とを比較する。

【００９８】レジスタＳのデータと、レジスタＲＤ，Ｒ
Ｃ，ＲＢ，ＲＡのデータとを順次比較回路４９で比較
し、比較判定条件を満たす場合、レジスタＳのデータが
ロード信号ＲＡＬＤの“０”から“１”への立上りによ
ってレジスタＲＡにロードされる。その間、ステータス
カウンタ６６は順次ダウンカウントを行い、ＳＴ＝“０
００”となると、レジスタＩＤＸのインデックスはＮ＋
１となる。次のデータは、ＳＴ＝“０００”となるサイ
クル以後に書込むことが可能であり、ロード信号ＳＬＤ
が“０”から“１”に立上ると、再びＡＣＴ＝“１”と
なり、前述の動作が繰り返される。なお、Ｔ９に於い
て、レジスタＳのデータがレジスタＲＡのデータより小
さい場合を示し、レジスタＳのデータはレジスタＲＢに
ロード信号ＲＢＬＤによってロードされる。又上位３位
まで又は上位２位までのソートについても前述と同様な
動作によって実行することができる。

【００９９】図１７は本発明の実施例の第１位のソート
のタイムチャートであり、図１４，図１５及び図１６と
同一符号は同一部分の信号又はデータを示す。又モード
レジスタ４７のＮ２〜Ｎ０を“０００”とし、他の条件
を前述の場合と同一とする。Ｔ１のクロック信号ＣＬＫ
の立上りでロード信号ＳＬＤが立上り、レジスタＳにデ
ータＤＮ０がロードされ、レジスタＩＤＸに初期値の０
がロードされる。又フリップフロップ６５がセットされ
てＡＣＴ＝“１”となり、ステータスカウンタ６６にＮ
２〜Ｎ０＝“０００”がロードされ、セレクタ４１はレ
ジスタＲＡのデータ及びレジスタＩＡのインデックスを
選択し、比較回路４９はレジスタＳのデータＤＮ０とレ
ジスタＲＡのデータとを比較する。

【０１００】ソート開始には、レジスタＲＡのデータは
０であるから、比較判定条件Ｓ≧ＲＡを満たすことにな
り、Ｔ２のクロック信号ＣＬＫの立上りで、セレクタ４
２はレジスタＳ，ＩＤＸを選択し、レジスタＲＡ，ＩＡ
に転送するから、ＩＡ＝０，ＲＡ＝ＤＮ０となり、レジ
スタＩＤＸは更新されて「１」となる。又次のＴ２のク
ロック信号ＣＬＫの立上りでロード信号ＳＬＤが立上
り、レジスタＳに次のデータＤＮ１をロードすることが
可能となる。この実施例に於いては、セレクタ４２は、
レジスタＳのデータとレジスタＩＤＸのインデックスと
を常に選択出力し、必要な時にロード信号ＲＡＬＤ，Ｉ
ＡＬＤを加える構成とした場合を示す。

【０１０１】レジスタＳのデータＤＮ１と、レジスタＲ
ＡのデータＤＮ０とを比較回路４９により比較し、Ｓ＜
ＲＡで、比較判定条件Ｓ≧ＲＡを満たさない場合、セレ
クタ４２がレジスタＳのデータ及びレジスタＩＤＸのイ
ンデックスを選択してレジスタＲＡ，ＩＡに加えていて
も、ロード信号ＲＡＬＤ，ＩＡＬＤが加えられないか
ら、前の状態を維持することになる。次のＴ３に於いて
も、データＤＮ２，ＤＮ０を比較した時に、Ｓ＜ＲＡの
場合、レジスタＲＡのデータＤＮ０はそのままとなり、
レジスタＩＤＸのインデックスは更新されて「２」とな
る。

【０１０２】レジスタＳに次のデータＤＮ３がロードさ
れ、レジスタＲＡのデータＤＮ０と比較回路４９により
比較し、比較判定条件Ｓ≧ＲＡを満たす場合、ロード信
号ＲＡＬＤ，ＩＡＬＤにより、レジスタＳのデータＤＮ
３がレジスタＲＡにロードさ、レジスタＩＤＸの「３」
がレジスタＩＡにロードされる。以下同様にして、入力
データＤＮ０＜ＤＮ３＜ＤＮ５＜ＤＮ６の場合に、レジ
スタＩＡのインデックスは、レジスタＲＡのデータに対
応して０，３，５，６に更新される。この場合、Ｔ１０
のクロック信号ＣＬＫに於いて、レジスタＲＡにロード
されたデータＤＮ６が最大値を示すことになる。

【０１０３】この場合も、ＭＡＸ＝“０”，ＥＱ＝
“０”に設定すると、Ｓ＜ＲＡの比較判定条件により最
小値のデータをソートすることになり、又ＭＡＸ＝
“０”、ＥＱ＝“１”に設定すると、Ｓ≦ＲＡの比較判
定条件により最小値のデータをソートすることができ
る。又第１位のみをソートするから、１入力データにつ
いて１サイクルで終了することになる。

【０１０４】図１８は畳み込み符号化回路の説明図であ
り、データＤｉが入力され、クロック信号ＣＬＫによっ
て順次シフトされ、又クリア信号ＣＬＲによってクリア
される複数のフリップフロップＦ／Ｆからなるｎ段のシ
フトレジスタ７１（図１のシフトレジスタ７に対応）
と、このシフトレジスタ７１の各段の出力Ｄ０〜Ｄ（ｎ
−１）とを入力する畳み込み演算回路７２（図１の畳み
込み演算回路８に対応）とから構成されている。

【０１０５】ｎ個のフリップフロップＦ／Ｆからなるシ
フトレジスタ７１に、ｎ個のデータＤｉをｎ回シフトす
ることにより、各段の出力Ｄ０〜Ｄ（ｎ−１）が得られ
る。この出力Ｄ０〜Ｄ（ｎ−１）のパターンは２ⁿ種類
存在することになり、総てのパターンを畳み込み演算回
路７２に入力する為には、ｎ×２ⁿ回のデータＤｉの入
力が必要となる。そこで、テスト信号ＴＥＳＴをシフト
レジスタ７１に加えた時に、所定のパターンのデータを
シフトレジスタ７１にセットする構成とするものであ
る。

【０１０６】図１９は本発明の一実施例の畳み込み符号
化回路の説明図であり、シフトレジスタ７１は、フリッ
プフロップＦ０〜Ｆ７とセレクタＳＬ０〜ＳＬ７とによ
り構成され、フリップフロップＦ０〜Ｆ７の入力端子に
セレクタＳＬ０〜ＳＬ７を設け、テスト信号ＴＥＳＴに
よりセレクタＳＬ０〜ＳＬ７を制御する。又ＤＢＡＳは
データバス、ＣＬＫはクロック信号、ＣＬＲはクリア信
号である。

【０１０７】又畳み込み演算回路７２は、シフトレジス
タ７１の各段の出力Ｄ０〜Ｄ７を用いて、４個の畳み込
み符号化データｇ０（Ｄ），ｇ１（Ｄ），Ｇ１（Ｄ），
Ｇ２（Ｄ）を出力する場合を示し、Ｄ０〜Ｄ７をＤ⁰〜
Ｄ⁷とし、＋を排他的論理和とすると、ｇ０（Ｄ）＝Ｄ⁰＋Ｄ¹＋Ｄ³＋Ｄ⁵ …（１）ｇ１（Ｄ）＝Ｄ⁰＋Ｄ²＋Ｄ³＋Ｄ⁴＋Ｄ⁵ …（２）Ｇ１（Ｄ）＝Ｄ⁰＋Ｄ¹＋Ｄ²＋Ｄ⁵＋Ｄ⁶＋Ｄ⁷ …（３）Ｇ２（Ｄ）＝Ｄ⁰＋Ｄ³＋Ｄ⁴＋Ｄ⁵＋Ｄ⁶＋Ｄ⁷ …（４）の論理回路から構成されている。

【０１０８】この畳み込み演算回路７２からの２並列の
符号化データｇ０（Ｄ），ｇ１（Ｄ）を直列データに変
換し、２並列の符号化データＧ１（Ｄ），Ｇ２（Ｄ）を
直列データに変換し、例えば、４相ＰＳＫ或いはＱＡＭ
による変調方式で変調して送信することができる。な
お、畳み込み演算は、前述の（１）〜（４）式に限定さ
れるものではなく、変調方式等に対応して変更すること
が可能である。又シフトレジスタ７１の段数は８段に限
定されるものではなく、畳み込み符号化データの拘束長
に対応して選定できるものである。

【０１０９】セレクタＳＬ０〜ＳＬ７は、例えば、テス
ト信号ＴＥＳＴを“０”とすると、入力データＤｉ又は
前段のフリップフロップの出力信号を選択する。従っ
て、入力データＤｉがクロック信号ＣＬＫによって順次
シフトされる通常のシフトレジスタとして動作する。又
テスト信号ＴＥＳＴを“１”とすると、データバスＤＢ
ＡＳの対応するビットを選択する。従って、テスト信号
ＴＥＳＴを“１”とし、８ビットのデータバスＤＢＡＳ
にテストパターン、例えば、“１０１０１０１０”をプ
ロセッサから送出すると、フリップフロップＦ０〜Ｆ７
に、このテストデータ“１０１０１０１０”がセットさ
れ、畳み込み演算回路７２からの畳み込み符号化データ
ｇ０（Ｄ），ｇ１（Ｄ），Ｇ１（Ｄ），Ｇ２（Ｄ）によ
り、シフトレジスタ７１の各段のフリップフロップＦ０
〜Ｆ７の動作及び畳み込み演算回路７２の動作を検証す
ることができる。

【０１１０】従って、２⁸通りのテストパターンを、シ
フト動作を行うことなく、２⁸サイクルで設定すること
が可能となり、この２⁸通りのテストパターンの畳み込
み演算結果を２⁸＋１サイクルで得ることができる。

【０１１１】図２０は本発明の他の実施例の畳み込み符
号化回路の説明図であり、シフトレジスタ７１をプリセ
ット端子とクリア端子とを有するフリップフロップＦ１
０〜Ｆ１７により構成し、コントロール回路７３は、プ
ロセッサからのデータバスＤＢＡＳによるデータとテス
ト信号ＴＥＳＴとにより、プリセット信号ＰＳＴとクリ
ア信号ＣＬＲとを出力する。又畳み込み演算回路７２
は、前述の実施例と同様の演算構成を有する場合を示
す。

【０１１２】図２１はコントロール回路の要部説明図で
あり、８１，８２はオア回路、８３，８４はインバータ
であり、テスト信号ＴＥＳＴが“０”の時、通常モード
であって、インバータ８４により反転されて“１”とな
り、オア回路８１からの８ビットのクリア信号ＣＬＲ及
びオア回路８２からの８ビットのプリセット信号ＰＳＴ
は“１”となる。従って、フリップフロップＦ１０〜Ｆ
１７からなるシフトレジスタ７１は、データＤｉをクロ
ック信号ＣＬＫに従って順次シフトし、各段の出力Ｄ０
〜Ｄ７が畳み込み演算回路７２に入力されて、畳み込み
符号化データｇ０（Ｄ），ｇ１（Ｄ），Ｇ１（Ｄ），Ｇ
２（Ｄ）が出力される。

【０１１３】又テスト信号ＴＥＳＴを“１”とすると、
インバータ８４の出力信号は“０”となり、８ビットの
データバスＤＢＡＳのテストデータの“０”のビット
は、インバータ８３により反転されるから、“１”のプ
リセット信号ＰＳＴと、“０”のクリア信号ＣＬＲとな
る。それによって、フリップフロップの出力はクリアさ
れて“０”となる。又テストデータの“１”のビット
は、インバータ８３により反転されるから、“０”のプ
リセット信号ＰＳＴと、“１”のクリア信号ＣＬＲとな
る。それによって、フリップフロップの出力は“１”に
プリセットされる。

【０１１４】従って、前述のように、テストデータを
“１０１０１０１０”とすると、クリア信号ＣＬＲは
“１０１０１０１０”、プリセット信号ＰＳＴは“０１
０１０１０１”となり、フリップフロップＦ１０〜Ｆ１
７の出力Ｄ０〜Ｄ７は、テストデータと同じ“１０１０
１０１０”となる。この実施例に於いても、シフト動作
を行うことなく、テストデータをシフトレジスタ７１に
並列的にセットすることができる。従って、８段構成の
シフトレジスタ７１に対して、２⁸通りのテストパター
ンを、シフト動作を行うことなく、２⁸サイクルで設定
することが可能となり、この２⁸通りのテストパターン
の畳み込み演算結果を２⁸＋１サイクルで得ることがで
きる。

【０１１５】本発明は、前述の各実施例にのみ限定され
るものではなく、種々付加変更することが可能であり、
例えば、配列データ生成回路２のメモリ３は、リードオ
ンリメモリ（ＲＯＭ）の代わりにランダムアクセスメモ
リ（ＲＡＭ）を用いることも可能である。又ベクトル量
子化方式は既に知られている各種の方式を適用すること
ができる。

【０１１６】

【発明の効果】以上説明したように、本発明のディジタ
ル信号処理システムは、プロセッサ１と配列データ生成
回路２，データソート回路５，畳み込み符号化回路６等
を備えており、配列データ生成回路２は、メモリ３とア
ドレス生成回路４とを含み、メモリ３に複数種類の基本
データ群を格納して、その基本データ群の中から任意数
のワードデータを１ブロックとし、ワード数の異なるブ
ロックを順次読出してつなぎ合わせることにより配列デ
ータを生成し、ベクトル量子化に於けるコードブックか
らの音源データを生成する場合に適用することができ
る。その場合に、プロセッサ１の処理サイクル数を削減
することが可能となり、それに伴う作業領域としてのメ
モリ容量の削減並びに消費電力の削減を可能とすること
ができる利点がある。

【０１１７】又データソート回路５は、比較回路と複数
のレジスタとを備え、例えば、最大値又は最小値の１位
のデータをソートする場合、１入力データについて１サ
イクルで済み、又最大値又は最小値を含む例えば６位ま
でのデータをソートする場合、１入力データについて最
大で７サイクルで済むことになり、プログラムによるソ
ート処理に比較して高速化が可能となる利点がある。又
比較回路は、比較的簡単な加算器と比較判定条件に従っ
て判定する判定部とにより構成し、ソート処理に於ける
データの大小比較等を高速で実行することができる利点
がある。

【０１１８】又誤り訂正復号が可能な畳み込み符号化を
行う畳み込み符号化回路６のシフトレジスタ７に、並列
的にテストデータを設定できる構成とし、少ないサイク
ル数で畳み込み符号化回路６の検証を実行できる利点が
ある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施例の配列データ生成回路の説明図
である。

【図３】配列データ生成説明図である。

【図４】メモリのアドレス説明図である。

【図５】アドレス生成規則の説明図である。

【図６】本発明の実施例のレジスタ及びクロック生成部
の説明図である。

【図７】本発明の実施例のアドレス生成回路の説明図で
ある。

【図８】本発明の実施例のコントロール回路の入出力真
理値説明図である。

【図９】本発明の実施例のアドレス生成のタイムチャー
トである。

【図１０】本発明の実施例のデータソート回路の説明図
である。

【図１１】本発明の実施例の比較回路の説明図である。

【図１２】比較判定条件の説明図である。

【図１３】本発明の実施例のデコーダ及びコントロール
部の説明図である。

【図１４】本発明の実施例の上位６位のソートのタイム
チャートである。

【図１５】本発明の実施例の上位５位のソートのタイム
チャートである。

【図１６】本発明の実施例の上位４位のソートのタイム
チャートである。

【図１７】本発明の実施例の第１位のソートのタイムチ
ャートである。

【図１８】畳み込み符号化回路の説明図である。

【図１９】本発明の一実施例の畳み込み符号化回路の説
明図である。

【図２０】本発明の他の実施例の畳み込み符号化回路の
説明図である。

【図２１】コントロール回路の要部説明図である。

【符号の説明】

１プロセッサ２配列データ生成回路３メモリ４アドレス生成回路５データソート回路６畳み込み符号化回路７シフトレジスタ８畳み込み演算回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０４Ｂ 14/04 Ｈ０３Ｍ 13/12 (56)参考文献特開昭57−113143（ＪＰ，Ａ) 特開平１−121927（ＪＰ，Ａ) 特開平３−289822（ＪＰ，Ａ) 特開平６−311053（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 7/30 H03M 13/23

Claims

(57)【特許請求の範囲】

【請求項１】プロセッサを備えて入力データの圧縮符
号化処理等を行うディジタル信号処理システムに於い
て、複数種類の基本データ群を格納したメモリと、該メモリ
をアクセスする為のアドレス生成回路とを含み、該アド
レス生成回路からのアドレスによって、前記メモリに格
納された前記基本データ群の中から任意数のワードデー
タを１ブロックとして、ワード数の異なる複数のブロッ
クを読出してつなぎ合わせ、前記入力データに対応した
一つの配列データを生成する配列データ生成回路を備え
たことを特徴とするディジタル信号処理システム。
【請求項２】前記配列データ生成回路の前記アドレス
生成回路は、ブロックの先頭アドレスを選択するセレク
タと、該セレクタにより選択された前記先頭アドレスを
設定してワードデータのアドレスを出力する第１のカウ
ンタと、該第１のカウンタによる前記アドレスによって
前記メモリから読出されるワードデータ数をカウントす
る第２のカウンタと、該第２のカウンタのカウント値と
１ブロックの設定ワードデータ数とを比較し、比較一致
により前記第１のカウンタに前記セレクタによって選択
された次のワードデータの先頭アドレスを設定する比較
器とを備えたことを特徴とする請求項１記載のディジタ
ル信号処理システム。
【請求項３】前記配列データ生成回路の前記アドレス
生成回路は、前記メモリから１ブロックのワードデータ
を読出す毎に状態遷移させて、該状態遷移に従って前記
ブロックの先頭アドレスを選択する前記セレクタと、前
記第２のカウンタのカウント値と前記比較器により比較
する設定ワードデータ数の選択との制御を行う制御部を
備えたことを特徴とする請求項１記載のディジタル信号
処理システム。
【請求項４】演算結果の複数のデータの最小値（又は最
大値）を求めると共に、最小値（又は最大値）のデータ
から昇順（又は降順）に所定数のデータを取り出すソー
トの結果を、該ソート結果のデータの他に前記データ対
応のインデックスとして出力する構成を有するデータソ
ート回路を備えたことを特徴とする請求項１記載のディ
ジタル信号処理システム。
【請求項５】前記データソート回路は、前記データ対
応のインデックスをソート開始時に初期値に設定し、該
初期値から順にインクリメントした値を次のデータのイ
ンデックスとする構成を備えたことを特徴とする請求項
４記載のディジタル信号処理システム。
【請求項６】前記データソート回路は、比較する一方
のデータと反転した他方のデータとを入力する第１の加
算器と、該第１の加算器のキャリー信号と前記一方のデ
ータの符号ビットと前記反転した他方のデータの符号ビ
ットとを入力する第２の加算器と、該第２の加算器の出
力の符号ビットにより、ソートすべきデータの大小関係
を判定する判定部とからなる比較回路を備えたことを特
徴とする請求項４記載のディジタル信号処理システム。
【請求項７】前記データソート回路は、前記データの
最小値（又は最大値）から昇順（又は降順）でデータを
取り出す個数を設定できるステータスカウンタを備えた
ことを特徴とする請求項４記載のディジタル信号処理シ
ステム。
【請求項８】前記データソート回路は、最小値のデー
タをソートするか又は最大値のデータをソートするか又
はインデックスが異なる同一値のデータの選択条件を設
定するモード設定部を備えたことを特徴とする請求項４
記載のディジタル信号処理システム。
【請求項９】送出データの畳み込み処理を行う複数段の
シフトレジスタと畳み込み演算退路とを有し、前記シフ
トレジスタにテストデータを並列に設定する構成の畳み
込み符号化回路を備えたことを特徴とする請求項１記載
のディジタル信号処理システム。
【請求項１０】前記畳み込み符号化回路は、前記シフ
トレジスタを構成する各フリップフロップの入力端子
に、前段からのデータとテストデータとの何れかを選択
して加えるセレクタを設けたことを特徴とする請求項９
記載のディジタル信号処理システム。
【請求項１１】前記畳み込み符号化回路は、プリセッ
ト端子及びクリア端子を有するフリップフロップによっ
て前記シフトレジスタを構成し、テストデータに従った
プリセット信号を前記プリセット端子に、クリア信号を
前記クリア端子に加える構成を有することを特徴とする
請求項９記載のディジタル信号処理システム。