JP3113765B2 - 可変長符号デコード回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、可変長符号化して圧縮
したデータを元符号に変換する可変長符号デコード回路
に関する。近時、データ処理、画像処理又は情報通信等
の分野で取り扱われるデータ量はますます増加する傾向
にあり、転送効率の改善や記憶装置の効率的な使用とい
った点で、有効なデータ圧縮／伸張技術が求められてい
る。

【０００２】

【従来の技術】Ｍ個の情報源記号（以下「元符号」と言
う）｛Ａ｝（Ａ＝０，１，……，Ｍ−１）の生起確率に
偏りがある場合、長さｎの元符号列をｎ′＜ｎの短い系
列に写像すること、すなわち圧縮することが可能であ
り、この原理を利用した以下に示すデータ圧縮技術が知
られている。

【０００３】図７のデータ圧縮変換テーブルにおいて、
符号１〜符号２５６は２５６個（個数は一例）の元符号
であり、出現頻度（生起確率）に従って符号１、符号
２、……、符号２５６の順に並べられている。符号１の
出現頻度が最も高く、符号２５６が最も低い。各符号に
割り当てられた可変長符号（２進数）は、元符号毎の変
換系列であり、それぞれのビット数は、 となっている。すなわち、可変長符号のビット数は、元
符号の出現頻度の高い方から低い方へと順次に増加して
いる。

【０００４】今、元符号列が［符号３０，符号１，符号
７］で構成されているとき、変換後の系列を［ａｂｃ］
で表わすと、ａは［１１１１１１１０１０１１₂ ］、ｂ
は［０₂ ］、ｃは［１１１１０１０₂ ］となり、最終的
に、２０ビットの長さを有する系列［１１１１１１１０
１０１１０１１１１０１０₂ ］（１６進表現ではＦＥＢ
７Ａ₁₆）に変換される。

【０００５】従って、実際の元符号列は、はるかに多量
の符号から構成されるから、元符号列中の例えば符号１
の割合が多いほど変換後の系列長が短くなり、効率的な
データ圧縮が可能になる。図８はデータ圧縮部及び伸張
部を含むデータ処理、画像処理又は情報通信等のシステ
ム要部構成図である。７１はデータ圧縮部、７２はデー
タ伸張部であり、これらは、データバス７３を介してホ
ストＣＰＵ（Central Processing Unit ）７４や大容量
記憶装置（例えばハードディスク）７５に接続されると
共に、図示を略した通信制御部や各種入出力制御部に接
続されている。

【０００６】データ圧縮部７１は、可変長符号化回路７
１ａとパック回路７１ｂとを含み、可変長符号化回路７
１ａは前述のデータ圧縮変換テーブル（図７参照）を内
部に有し、元符号を可変長符号に変換すると共に、変換
後の可変長符号の長さ情報（可変長符号のビット数；以
下「符号長情報」と言う）を出力する。パック回路７１
ｂは全ての可変長符号を連結した系列（以下「可変長符
号列」と言う）を生成するもので、この系列は、記憶装
置７５に書き込まれたり、又は、通信制御部や各種入出
力制御部を介してシステム外部に転送されたりする。

【０００７】データ伸張部７２は、可変長符号列を１６
ビット単位（又は符号長情報で指定されたビット単位）
に分解するアンパック回路７２ａと、アンパック回路７
２ａの出力を元符号に変換すると共に、分割ビット数を
指定するための符号長情報を再生する可変長符号デコー
ド回路７２ｂとを含む。ここで、可変長符号デコード回
路７２ｂは、図９に示すように、１６ビットアドレスの
メモリであり、可変長符号をアドレス入力として、８ビ
ットの元符号と４ビットの符号長情報を出力するもので
ある。

【０００８】図１０は、可変長符号デコード回路７２ｂ
の内部に記憶されるデータ伸張変換テーブルであり、テ
ーブル容量は、１６進表現で［００００₁₆］から［ＦＦ
ＢＢ ₁₆］までのおよそ６４ＫＷ（キロワード）もの大容
量である。テーブルの最下位アドレスの２進表現は［０
０００００００００００００００ ₂ ］、最上位アドレス
の２進表現は［１１１１１１１１１０１１１０１１₂ ］
であり、ビット中のｘは０又は１であることを表わして
いる。例えば［０ｘｘｘｘｘｘｘｘｘｘｘｘｘｘｘ₂ ］
は、［００００００００００００００００₂ ］から［０
１１１１１１１１１１１１１１１₂ ］までのアドレスを
含むことを意味している。

【０００９】今、変換対象の可変長符号列が、先のデー
タ圧縮の例で示した［１１１１１１１０１０１１０１１
１１０１０₂ ］であったとすると、まず、この可変長符
号列の先頭からｍビット（ｍは変換テーブルのアドレス
ビット数）を取り込む。ここでは、ｍ＝１６であるか
ら、［１１１１１１１０１０１１０１１１₂ ］を取り込
む。そして、この取り込みデータによって図１０の変換
テーブルを参照し、取り込みデータと一致するアドレス
［１１１１１１１０１０１１ｘｘｘｘ₂ ］内から「符号
３０」及び「符号長情報１１」（但し、符号長情報の値
は４ビット表現のために実際の符号長から−１されてい
る；すなわち実際の符号長は１２₁₀）を読み出す。

【００１０】次に、可変長符号列の先頭の１２ビット
（符号長情報で示されたビット数）を除く１６ビット
［０１１１１０１０００００００００₂ ］（下位の８ビ
ットは桁合わせ用追加ビット）を取り込む。そして、こ
の取り込みデータによって図１０の変換テーブルを再び
参照し、取り込みデータと一致するアドレス［０ｘｘｘ
ｘｘｘｘｘｘｘｘｘｘｘｘ₂ ］内から「符号１」及び
「符号長情報０」（実際の符号長は１₁₀）を読み出す。

【００１１】最後に、残りの可変長符号列の先頭の１ビ
ット（符号長情報で示されたビット数）を除く１６ビッ
ト［１１１１０１００００００００００₂ ］（下位の９
ビットは桁合わせ用追加ビット）を取り込む。そして、
この取り込みデータによって図１０の変換テーブルを再
び参照し、取り込みデータと一致するアドレス［１１１
１０１０ｘｘｘｘｘｘｘｘｘ₂ ］内から「符号７」及び
「符号長情報６」（実際の符号長は７₁₀）を読み出す。

【００１２】以上の操作によって、可変長符号列［１１
１１１１１０１０１１０１１１１０１０₂ ］を元符号列
［符号３０，符号１，符号７］に再生して、データ伸張
することができる。

【００１３】

【発明が解決しようとする課題】しかしながら、かかる
従来の可変長符号デコード回路にあっては、１６進表現
で［００００₁₆］から［ＦＦＢＢ₁₆］までのおよそ６４
ＫＷものデータ伸張変換テーブルを必要とするものであ
ったため、メモリ容量が増大してコストが嵩むといった
問題点があった。 ［目的］そこで、本発明は、データ伸張変換テーブルの
規模を削減してメモリ容量を少なくし、コストの低減を
図ることを目的とする。

【００１４】

【課題を解決するための手段】本発明では、上記目的を
達成するために、１〜２ⁿ ビット長の可変長符号をデコ
ードする可変長符号デコード回路であって、可変長符号
の各長さの最小の符号を符号長の順番に保持するテーブ
ル及び２^m −１（但し、ｍ＝１，２，……）個の比較器
を有し、前記テーブルから１度に２^m −１個の要素を読
み出し、前記各比較器で可変長符号入力との大小比較を
行うと共にその比較動作をｎ／ｍ回繰り返して、 ｉ番目のテーブル要素 ≦ 可変長符号入力 ＜ ｉ＋１番
目のテーブル要素 という条件を満たすｉ番目のテーブル要素を発見するこ
とで、可変長符号入力の先頭の符号の長さを求めるよう
にしたことを特徴とする。

【００１５】又は、１〜１６ビット長の可変長符号をデ
コードする可変長符号デコード回路であって、可変長符
号の各長さの最小の符号を符号長の順番に保持するテー
ブル及び３、個の比較器を有し、前記テーブルから１度
に３個の要素を読み出し、前記各比較器で可変長符号入
力との大小比較を行うと共にその比較動作を２回繰り返
して、 ｉ番目のテーブル要素 ≦ 可変長符号入力 ＜ ｉ＋１番
目のテーブル要素 という条件を満たすｉ番目のテーブル要素を発見するこ
とで、可変長符号入力の先頭の符号の長さを求めるよう
にしたことを特徴とする。

【００１６】又は、可変長符号をデコードする可変長符
号デコード回路であって、元符号を保持するＦＣテーブ
ル、可変長符号の各長さの最小の符号を符号長の順番に
保持するＶＣテーブル、ＶＣテーブルに対応する符号長
を保持するＶＬテーブル、ＶＣテーブルに対応するＦＣ
テーブルのアドレスを保持するＢＰテーブル、３個の比
較器、シフタ、加算器及び減算器を含み、第１段階で
は、ＶＣテーブルから３個の要素を同時に読み出して３
個の比較器で可変長符号入力との大小比較を行い、可変
長符号入力がＶＣテーブルの４つのグループのどれに属
するかを判別し、第２段階では、ＶＣテーブル内の第１
段階で確定したグループの３個の要素を読出し、３個の
比較器で可変長符号入力との大小比較を行い、可変長符
号入力がＶＣテーブルのどの要素に対応するかを判別
し、第３段階では、可変長符号入力に対応するＶＣテー
ブルの要素とＶＬテーブルの要素とＢＰテーブルの要素
とを読出し、可変長符号入力の値とＶＣテーブルの読出
し値の差を前記減算器で求め、さらに、前記シフタでＶ
Ｌテーブルの読出し値に応じたシフトを行い、そのシフ
ト結果にＢＰテーブルの読出し値を前記加算器で加算し
てＦＣテーブルのアドレスを求め、そのアドレスのＦＣ
テーブルの要素を読み出すことで元符号を求めると共
に、ＶＬテーブルの読出し値から次の可変長符号の開始
位置を判断することを特徴とする。

【００１７】又は、図１、図２にその原理構成図を示す
ように、Ｍ個の元符号と１対１に対応する可変長符号の
うち、他の全ての可変長符号と符号長が一致しない可変
長符号、及び、同一符号長集団の中で最小値を有する可
変長符号を昇順に配列し、且つ配列された可変長符号を
グループ単位に格納する第一テーブル１と、第一テーブ
ル１の各要素に対応する符号長情報を示すと共に、第一
テーブル１の各要素に所定の識別情報を割り当てて格納
する第二テーブル２と、入力された可変長符号列の先頭
から又は指定された符号長＋１から最大符号長に相当す
る長さを切り出す切出し手段３と、切出し手段３の出力
と第一テーブル１に格納されたグループ内最小値の可変
長符号とを比較し、切出し手段３の出力と値が一致する
可変長符号又は切出し手段３の出力よりも値が小さく且
つその差が最小の可変長符号を含む第一テーブル１のグ
ループを特定する第一比較手段４と、第一比較手段４で
特定されたグループ内の全ての可変長符号を選択する第
一選択手段５と、第一比較手段４で特定されたグループ
内の全ての符号長情報を選択する第二選択手段６と、第
一比較手段４で特定されたグループ内の全ての識別情報
を選択する第三選択手段７と、切出し手段３の出力と第
一選択手段４の出力とを比較し、切出し手段３の出力と
値が一致する可変長符号又は切出し手段３の出力よりも
値が小さく且つその差が最小の可変長符号を特定する第
二比較手段８と、第二比較手段８で特定された可変長符
号を第一選択手段５の出力中から選択する第四選択手段
９と、第二比較手段８で特定された可変長符号に対応す
る１つの符号長情報を第二選択手段６の出力中から選択
する第五選択手段１０と、第二比較手段８で特定された
可変長符号に対応する１つの識別情報を第三選択手段７
の出力中から選択する第六選択手段１１と、切出し手段
３の出力と第四選択手段９の出力との差を演算する差演
算手段１２と、差演算手段１２の出力のビット長を第五
選択手段１０の出力に応じて調節するビット長調節手段
１３と、ビット長調節手段１３の出力と第六選択手段１
１の出力との和を演算する和演算手段１４と、全ての元
符号を格納する第三テーブル１５とを備え、第三テーブ
ル１５の元符号は、対応する可変長符号語の長さが等し
いものが連続したアドレスのメモリ領域に可変長符号の
値が小さい順に格納され、所定の情報は、第三テーブル
１５で各符号長に対応するメモリ領域の最初のアドレス
を示すように決定され、第三テーブル１５のアドレスは
和演算手段１４により決定されることを特徴とする。

【００１８】

【作用】このような構成によれば、まず、第一比較手段
４の比較結果から第一テーブル１内のグループが特定さ
れ、次いで、第二比較手段８の比較結果から１つの可変
長符号が特定され、そして、この１つの可変長符号、そ
れに関連付けられた符号長情報及び識別情報によって、
最終的に第三テーブル１５内の１つの元符号が特定され
る。

【００１９】ここで、第一テーブル１に格納された可変
長符号は、他の全ての可変長符号と符号長が一致しない
可変長符号及び同一符号長集団の中で最小値を有する可
変長符号のみであり、その格納数は、元符号の最大個数
（Ｍ）よりも確実に少ない。従って、６４ＫＷ（Ｍ＝２
５６の場合）もの容量が必要であった従来例に比べて、
遥かにテーブル容量を削減できる。

【００２０】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図３〜図６は本発明に係る可変長符号デコード回
路の一実施例を示す図である。図３において、２０はＶ
Ｃメモリ、２１はＶＬメモリ、２２はＢＰメモリ、２３
〜２５は比較器、２６はアドレス決定回路、２７はＲＡ
レジスタ、２８はＲＢレジスタ、２９はＲＣレジスタ、
３０はＲＤレジスタ、３１は減算器、３２はシフタ、３
３は加算器、３４はＦＣメモリ、３５はホストＣＰＵ
（図示略）につながるデータバス、３６は同じくホスト
ＣＰＵにつながるアドレスバスである。なお、図中に記
載した１６、８又は４の数字は入出力データのビット数
を表している。

【００２１】まず、４つのメモリについて説明すると、
ＶＣ（Variable Length Code）メモリ２０は１６Ｗ（ワ
ード）の容量を持つ４ポート（ポートＡ〜Ｄ）メモリで
あり、内部には後述の第一テーブルが格納されている。
ＶＬ（Variable Length ）メモリ２１は１６Ｗの容量を
持つ２ポート（ポートＡ、Ｂ）メモリであり、内部には
後述の第二テーブルの一部分（符号長情報の部分）が格
納されている。ＢＰ（Base Pointer）メモリ２２は１６
Ｗの容量を持つ２ポート（ポートＡ、Ｂ）メモリであ
り、内部には後述の第二テーブルの残りの部分（識別情
報の部分）が格納されている。ＦＣ（Fixed Code）メモ
リ３４は２５６Ｗの容量を持つ２ポート（ポートＡ、
Ｂ）メモリであり、後述の第三テーブルが格納されてい
る。

【００２２】ここで、図４を参照しながら、第一、第二
及び第三テーブルの構造を説明する。図４において、第
一テーブルには、多数の可変長符号が格納されている。
但し、格納された可変長符号は、Ｍ個（ここではＭ＝２
５６）の元符号毎に規定された全ての可変長符号ではな
く、所定の条件に従って選別された一部の可変長符号で
ある。

【００２３】すなわち、第一テーブル内の可変長符号
は、Ｍ個の元符号毎に規定された全ての可変長符号のう
ち、他の全ての可変長符号と符号長が一致しない可変長
符号、及び、同一符号長集団の中で最小値を有する可変
長符号だけであり、これによって、第一テーブルの容量
を１６Ｗ以内に収めることができる。因みに、元符号の
数が２５６個（図７参照）であれば、実際には２５６Ｗ
の容量を必要とするが、上記選別を行うことによって、
ここで示す可変長符号例ではアドレス０〜１３までの１
４Ｗで済ませることができる。なお、図４の第一テーブ
ルでは余った２Ｗ分（アドレス１４、１５）にダミーの
可変長符号（オール１）を格納している。

【００２４】また、第一テーブル内の可変長符号は、値
の小さい方から大きい方へと昇順に整列（ソート）して
格納されており、例えばアドレス０には［００００００
００００００００００₂ ］が、アドレス１には［１００
０００００００００００００ ₂ ］が、……、アドレス１
３には［１１１１１１１０１１０１１１１０₂ ］が格納
されている。

【００２５】さらに、第一テーブル内の可変長符号は複
数グループ（ここではＧ０〜Ｇ３の４グループ）に分け
られており、各グループの先頭（最小アドレス）には、
そのグループ内で最小値を有する可変長符号が位置して
いる。第二テーブルには、上記第一テーブル内の可変長
符号のそれぞれにアドレス一致で関連付けられた符号長
情報及び所定の識別情報が格納されている。符号長情報
は、対応する可変長符号のビット数（１〜１６ビットま
で）を表す情報であるが、１〜１６ビットを４ビットの
データで表現するために実際のビット数から１を引いた
値を有している。例えば、アドレス９の可変長符号［１
１１１１１０１１１１０００００₂ ］に対応する符号長
は［１１₁₀］であるがこれは実際には［１２₁₀］を意味
している。

【００２６】識別情報は、次に述べる第三テーブルのア
ドレス参照情報であり、例えば、１６は第三テーブルの
アドレス１６を示している。第三テーブルは、２５６個
の元符号を出現頻度順にアドレス０〜２５５を付して配
列したもので、符号１の出現頻度が最も高く、符号２５
６の出現頻度が最も低い。但し、出現頻度順に並べると
いうのは、本発明の必須要件ではない。第二テーブルに
登録されたアドレスと第三テーブルの対応がつけば、順
番は出現頻度順である必要はない。

【００２７】第三テーブルの中で、符号１、２、３、
４、１４、１５、１６、３２、３３又は３４は、対応す
る可変長符号の符号長が他の全ての可変長符号と一致し
ないもの、符号５〜８、符号９〜１３又は符号３５〜２
５６は、対応する可変長符号の符号長がそれぞれの集団
内で同一のものである。図５はアドレス決定回路２６の
構成図である。このアドレス決定回路２６は、３個のイ
ンバータゲート３７〜３９と２個の複合ゲート４０、４
１を次表２の真理値表に従って論理を組んだゲート回路
４２と、 ゲート回路４２の２ビットの出力ｇ０、ｇ１を保持する
ＲＥレジスタ４３及びＲＦレジスタ４４と、これら２個
のレジスタ４３、４４の出力に応じてアドレスＩ、Ｊ及
びＫ（但し、Ｉはｉ₀ 〜ｉ₃ 、Ｊはｊ₀ 〜ｊ₃ 、Ｋはｋ
₀ 〜ｋ₃ の各４ビット）を発生する３個のセレクタ４５
〜４７とを備える。上段と中段のセレクタ４５、４６は
２つの入力（Ａ、Ｂ）を選択するタイプ、下段のセレク
タ４７は３つの入力（Ａ、Ｂ、Ｃ）を選択するタイプ
で、何れのセレクタも後述するフェーズ１（第１段階）
の動作で入力Ａを選択し、フェーズ２（第２段階）で入
力Ｂを選択し、さらに、下段のセレクタ４７にあっては
フェーズ３（第３段階）で入力Ｃを選択する。

【００２８】上段のセレクタ４５の入力Ａには固定値
［０１００₂ ］（４₁₀）が与えられ、中段のセレクタ４
６の入力Ａには固定値［１０００₂ ］（８₁₀）が与えら
れ、下段のセレクタ４７の入力Ａには固定値［１１００
₂ ］（１２₁₀）が与えられている。また、上段のセレク
タ４５の入力Ｂには［（ＲＥ）０１₂ ］（但しＲＥはＲ
Ｅレジスタ４３の値）が入力され、中段のセレクタ４６
の入力Ｂには［（ＲＥ）１０₂ ］が入力され、下段のセ
レクタ４７の入力Ｂには［（ＲＥ）１１₂ ］が与えられ
ている。さらに、下段のセレクタ４７の入力Ｃには
［（ＲＥ）（ＲＦ）₂］（但しＲＦはＲＦレジスタ４４
の出力）が与えられている。

【００２９】従って、このアドレス決定回路２６から
は、後述のフェーズ１で、 ｉ₃ ＝０ ｉ₂ ＝１ ｉ₁ ＝０ ｉ₀ ＝０ すなわち、第一テーブルのグループＧ１の先頭アドレス
（４₁₀）がアドレスＩとして出力され、 ｊ₃ ＝１ ｊ₂ ＝０ ｊ₁ ＝０ ｊ₀ ＝０ すなわち、第一テーブルのグループＧ２の先頭アドレス
（８₁₀）がアドレスＪとして出力され、 ｋ₃ ＝１ ｋ₂ ＝１ ｋ₁ ＝０ ｋ₀ ＝０ すなわち、第一テーブルのグループＧ３の先頭アドレス
（１２₁₀）がアドレスＫとして出力される。

【００３０】また、後述のフェーズ２で、 ｉ₃ ＝（ｇ１） ｉ₂ ＝（ｇ０） ｉ₁ ＝０ ｉ₀ ＝１ すなわち、ゲート回路４２の出力ｇ１、ｇ０で指定され
た１つのグループの先頭アドレス＋１がアドレスＩとし
て出力され、 ｊ₃ ＝（ｇ１） ｊ₂ ＝（ｇ０） ｊ₁ ＝１ ｊ₀ ＝０ すなわち、ゲート回路４２の出力ｇ１、ｇ０で指定され
た１つのグループの先頭アドレス＋２がアドレスＪとし
て出力され、 ｋ₃ ＝（ｇ１） ｋ₂ ＝（ｇ０） ｋ₁ ＝１ ｋ₀ ＝１ すなわち、ゲート回路４２の出力ｇ１、ｇ０で指定され
た１つのグループの先頭アドレス＋３がアドレスＫとし
て出力される。

【００３１】さらに、後述のフェーズ３で、 ｋ₃ ＝（ｇ１；フェーズ２のときの値） ｋ₂ ＝（ｇ０；フェーズ２のときの値） ｋ₁ ＝（ｇ１；フェーズ３の値） ｋ₀ ＝（ｇ０；フェーズ３の値） すなわち、フェーズ２で特定されたグループ内の１つの
可変長符号のアドレスがアドレスＫとして出力される。

【００３２】次に、作用を説明する。図６は本実施例の
回路動作を説明するための流れ図であり、この動作はフ
ェーズ１、フェーズ２及びフェーズ３に分けられる。な
お、流れ図の中の矢印（←）は、右辺の式の結果を左辺
の変数（又はレジスタ）に代入するという意味であり、
また、等符号（＝）は右辺の式の結果を左辺の信号名で
出力するという意味であり、さらに、ＶＣ［Ｉ、Ｊ又は
Ｋ］は、アドレスＩ、Ｊ又はＫで指定された第一テーブ
ル内の要素を意味する。

【００３３】フェーズ１の動作 このフェーズでは、まず、ステップ５０で、第一テーブ
ルのグループＧ１、Ｇ２及びＧ３の先頭アドレス４、
８、１２をアドレスＩ、Ｊ及びＫとして発生する。この
動作は、前述のとおり、アドレス決定回路２６で行われ
る。次いで、ステップ５１〜５３で、入力された１６ビ
ットの可変長符号列（図では「入力」）とＶＣ［Ｋ］、
ＶＣ［Ｊ］及びＶＣ［Ｉ］とを比較し、その比較結果
（ｃｐ２、ｃｐ１、ｃｐ０）の組み合せに応じて、ステ
ップ５４〜５７で、ＲＥレジスタ４３に、０₁₀、１₁₀、
２₁₀又は３₁₀を代入する。

【００３４】入力≧ＶＣ［Ｋ］であれば、ＲＥレジスタ
４３に［１１₂ ］（３₁₀）が代入され（グループＧ３選
択）、ＶＣ［Ｋ］＞入力≧ＶＣ［Ｊ］であれば、ＲＥレ
ジスタ４３に［１０₂ ］（２₁₀）が代入され（グループ
Ｇ２選択）、ＶＣ［Ｊ］＞入力≧ＶＣ［Ｉ］であれば、
ＲＥレジスタ４３に［０１₂ ］（１₁₀）が代入され（グ
ループＧ１選択）、ＶＣ［Ｉ］＞入力であれば、ＲＥレ
ジスタ４３に［００₂］（０₁₀）が代入される（グルー
プＧ０選択）。

【００３５】すなわち、この選択動作は、入力された１
６ビットの可変長符号列と、第一テーブルのグループＧ
０〜Ｇ３内最小値の可変長符号（［０００００００００
０００００００₂ ］［１１１１０００００００００００
０₂ ］、［１１１１１１０１１１００００００₂ ］及び
［１１１１１１１０１１０１１１００₂ ］）とを比較
し、値が一致する可変長符号、又は、入力された１６ビ
ットの可変長符号列よりも値が小さく且つその差が最小
の可変長符号を含む第一テーブルのグループを特定する
ことに他ならない。

【００３６】なお、上記ステップ５１〜５３における３
つの比較動作は、比較器２３〜２５によって同時に行わ
れる。較器２３からは、入力≧ＶＣ［Ｋ］の条件を満た
したときに１となる信号ｃｐ２が出力され、比較器２４
からは、入力≧ＶＣ［Ｊ］の条件を満たしたときに１と
なる信号ｃｐ１が出力され、さらに、比較器２５から
は、入力≧ＶＣ［Ｉ］の条件を満たしたときに１となる
信号ｃｐ０が出力される。

【００３７】例えば、入力された１６ビットの可変長符
号列が、冒頭の従来例と同様に、［１１１１１１１０１
０１１０１１１₂ ］とすると、この入力系列と完全に一
致するグループ内最小値の可変長符号は１つも存在しな
いが、この入力系列よりも値が小さく且つその差が最小
となる条件に当てはまるグループ内最小値可変長符号と
しては、グループＧ２の［１１１１１１０１１１０００
０００₂ ］が該当する。

【００３８】従って、この例の場合には（ｃｐ２，ｃｐ
１，ｃｐ０）＝（０，１，１）となり、上表２より（ｇ
１，ｇ０）＝（１，０）となる結果、ＲＥレジスタ４３
に、特定されたグループＧ２を示す［１０₂ ］（すなわ
ち２₁₀）がセットされる。フェーズ２の動作 このフェーズでは、入力された可変長符号列がフェーズ
１で特定されたグループ内のどの位置にあるかを決定す
る。すなわち、 ＶＣ［ｎ］≦入力＜ＶＣ［ｎ＋１］ の条件が成立するＶＣ［Ｋ］を確定する。

【００３９】まず、ステップ５８で比較のためアドレス
Ｉ、Ｊ及びＫを次のように決定する。 Ｉ＝ＲＥ×４＋１ Ｊ＝ＲＥ×４＋２ Ｋ＝ＲＥ×４＋３ 但し、ＲＥはフェーズ１のときのＲＥレジスタ４３の値
であり、ＲＥ×４はフェーズ１で特定されたグループの
先頭アドレスそのものとなる。例えば、フェーズ１でグ
ループＧ２が特定されていた場合には、ＲＥは２₁₀であ
り、ＲＥ×４は８ ₁₀となるから、結局、アドレスＩは９
₁₀となる。同様に、アドレスＪは１０₁₀、アドレスＫは
１１₁₀となり、第一テーブルのグループＧ２内のアドレ
ス９〜１１までの３つの可変長符号ＶＣ［９］、Ｖｃ
［１０］及びＶＣ［１１］が参照されることになる。こ
れらの可変長符号はステップ５９〜６１で入力と比較さ
れ、その比較結果（ｃｐ２、ｃｐ１、ｃｐ０）の組み合
せに応じて、ステップ６２〜６５で、ＲＦレジスタ４４
に、０₁₀、１₁₀、２₁₀又は３₁₀を代入する。

【００４０】入力≧ＶＣ［Ｋ］であれば、ＲＦレジスタ
４４に［１１₂ ］（３₁₀）が代入され（特定グループ内
の先頭＋３番目を選択）、ＶＣ［Ｋ］＞入力≧ＶＣ
［Ｊ］であれば、ＲＦレジスタ４４に［１０₂ ］
（２₁₀）が代入され（特定グループ内の先頭＋２番目を
選択）、ＶＣ［Ｊ］＞入力≧ＶＣ［Ｉ］であれば、ＲＦ
レジスタ４４に［０１₂ ］（１₁₀）が代入され（特定グ
ループ内の先頭＋１番目を選択）、ＶＣ［Ｉ］＞入力で
あれば、ＲＦレジスタ４４に［００₂ ］（０₁₀）が代入
される（特定グループ内の先頭＋０番目を選択）。

【００４１】すなわち、この選択動作は、入力された１
６ビットの可変長符号列と、特定グループ内の可変長符
号（例えば、特定グループがＧ２の場合は［１１１１１
１０１１１００００００₂ ］、［１１１１１１０１１１
１０００００₂ ］［１１１１１１１０１１０１００００
₂ ］及び［１１１１１１１０１１０１１０００₂ ］）と
を比較し、値が一致する可変長符号、又は、入力された
１６ビットの可変長符号列よりも値が小さく且つその差
が最小となる１つの可変長符号を特定することに他なら
ない。

【００４２】例えば、入力された１６ビットの可変長符
号列がフェーズ１と同様に［１１１１１１１０１０１１
０１１１₂ ］とすると、この入力系列と完全に一致する
グループＧ２内の可変長符号は１つも存在しないが、こ
の入力系列よりも値が小さく且つその差が最小となる条
件に当てはまるグループＧ２内の可変長符号としては、
アドレス９の［１１１１１１０１１１１０００００₂ ］
が該当する。

【００４３】従って、この例の場合には（ｃｐ２，ｃｐ
１，ｃｐ０）＝（０，０，１）となり、上表２より（ｇ
１，ｇ０）＝（０，１）となる結果、ＲＦレジスタ４４
に、アドレス９の可変長符号のグループ内位置（先頭＋
１番目）を示す［０１₂ ］（すなわち１₁₀）がセットさ
れる。フェーズ３の動作 このフェーズでは、上記のフェーズ１、２の結果を用い
て元符号を求める。

【００４４】まず、ステップ６６で、フェーズ２で特定
された可変長符号のアドレスを生成する。生成式は、 Ｋ＝ＲＥ×４＋ＲＦ である。但し、ＲＥ×４はフェーズ１で特定されたグル
ープの先頭アドレス、ＲＦはフェーズ２で特定された可
変長符号のグループ内位置である。例えば、フェーズ１
でグループＧ２が特定され、さらに、フェーズ２でグル
ープＧ２内の先頭＋１番目の可変長符号が特定されてい
た場合には、ＲＥ×４は８₁₀、ＲＦは１₁₀であるから、
アドレスＫは９₁₀となる。

【００４５】次いで、ステップ６７では、このアドレス
Ｋに従って第一テーブル及び第二テーブルから、ＶＣ
［Ｋ］、ＶＬ［Ｋ］及びＢＰ［Ｋ］を読み出し、ＶＣ
［Ｋ］をＲＢレジスタ２８にセットし、ＶＬ［Ｋ］をＲ
Ｃレジスタ２９にセットし、ＢＰ［Ｋ］をＲＤレジスタ
３０にセットするとともに、入力系列をＲＡレジスタ２
７にセットする。

【００４６】次いで、ステップ６８で、第三テーブルの
アドレスを生成する。生成式は、 （ＲＡ−ＲＢ）×２^RC-15 ＋ＲＤ 但し、ＲＡ：ＲＡレジスタ２７の値（入力系列） ＲＢ：ＲＢレジスタ２８の値（特定された可変長符号） ＲＣ：ＲＣレジスタ２９の値（符号長情報） ＲＤ：ＲＤレジスタ３０の値（識別情報） であり、この生成式は、入力系列（ＲＡ）と特定された
可変長符号（ＲＢ）との差を演算し、その差のビット長
を符号長情報（ＲＣ）に応じて調節し、且つ、ビット長
調節後の差と識別情報（ＲＤ）との和を求めることに他
ならない。

【００４７】実際には、差演算は図３の減算器（差演算
手段）３１で行われ、ビット長調節は同じく図３のシフ
タ（ビット長調節手段）３２で行われ、和演算は同じく
図３の加算器（和演算手段）３３で行われる。例えば、
入力系列（ＲＡ）がフェーズ１、２と同様に［１１１１
１１１０１０１１０１１１₂ ］（１６進でＦＥＢ７₁₆）
とすると、特定された可変長符号（ＲＢ）は［１１１１
１１０１１１１０００００₂ ］（１６進でＦＤＥ０₁₆）
であり、この場合の符号長情報（ＲＣ）は１１₁₀、識別
情報（ＲＤ）は１６₁₀であるから、（ＲＡ−ＲＢ）×２
^RC-15 の項は、Ｄ７₁₆×２^-4＝Ｄ₁₆となる。

【００４８】従って、Ｄ₁₆は１０進で１３₁₀であるか
ら、 Ｋ＝１３₁₀＋ＲＤ＝１３₁₀＋１６₁₀＝２９₁₀ となり、第三テーブルのアドレス２９、すなわち符号３
０が読み出される。以上のフェーズ１〜３の動作は可変
長符号列の全ビットがなくなるまで繰返して行われる
が、２回目以降の動作では、可変長符号列の先頭からｙ
ビット（ｙはその前の回のＲＣレジスタ２９の値＋１）
だけ捨てた残りのうちの１６ビットを新たな入力系列と
して扱う。なお、残りの可変長符号が１６ビットに満た
ない場合にはダミービット（０）を入力系列の後ろに付
加する。

【００４９】例えば、元々の可変長符号列が［１１１１
１１１０１０１１０１１１１０１０ ₂ ］である場合、先
回のＲＣレジスタ２９の値（符号長情報）は１１₁₀であ
るから、１１₁₀＋１、すなわち先頭から１２ビットを捨
てた残り［０１１１１０１０ ₂ ］のうちの１６ビットを
２回目の新たな入力系列とする。ここでは、１６ビット
に満たないので、８個のダミービット（０）を後ろに追
加して［０１１１１０１０００００００００₂ ］とす
る。

【００５０】この入力系列によれば、まず、フェーズ１
で（ｃｐ２，ｃｐ１，ｃｐ０）＝（０，０，０）が得ら
れ、前表２より（ｇ１，ｇ０）＝（０，０）、従って、
特定グループがＧ０となってＲＥレジスタ４３に［００
₂ ］がセットされ、次のフェーズ２で（ｃｐ２，ｃｐ
１，ｃｐ０）＝（０，０，０）が得られ、前表２より
（ｇ１，ｇ０）＝（０，０）、従って、特定可変長符号
がグループＧ０の先頭＋０番目（アドレス０）となって
ＲＦレジスタ４４に［００₂ ］がセットされる。そし
て、最後のフェーズ３で第一テーブルのＶＣ［０］と、
第二テーブルのＶＬ［０］及びＢＰ［０］が参照され、
ＲＡレジスタ２７、ＲＢレジスタ２８、ＲＣレジスタ２
９及びＲＤレジスタ３０に以下の値がセットされる。

【００５１】 ＲＡ＝［０１１１１０１０００００００００₂ ］（１６
進で７Ａ００₁₆） ＲＢ＝［００００００００００００００００₂ ］（１６
進で００００₁₆） ＲＣ＝０₁₀ ＲＤ＝０₁₀ 従って、２回目の動作における第三テーブルの参照アド
レスＫは、 Ｋ＝（ＲＡ−ＲＢ）×２^RC-15 ＋ＲＤ＝７Ａ００₁₆×２^-15＋０＝０ となり、結局、第三テーブルから符号１が取り出され
る。

【００５２】３回目の動作では、先回のＲＣレジスタ２
９の値（符号長情報）は０₁₀であるから、０₁₀＋１、す
なわち先頭から１ビットを捨てた残り［１１１１０１０
₂ ］のうちの１６ビットを３回目の新たな入力系列とす
る。ここでは、１６ビットに満たないので、９個のダミ
ービット（０）を後ろに追加して［１１１１０１０００
０００００００₂ ］とする。

【００５３】この入力系列によれば、まず、フェーズ１
で（ｃｐ２，ｃｐ１，ｃｐ０）＝（０，０，１）が得ら
れ、前表２より（ｇ１，ｇ０）＝（０，１）、従って、
特定グループがＧ１となってＲＥレジスタ４３に［０１
₂ ］がセットされ、次のフェーズ２で（ｃｐ２，ｃｐ
１，ｃｐ０）＝（０，０，０）が得られ、前表２より
（ｇ１，ｇ０）＝（０，０）、従って、特定可変長符号
がグループＧ１の先頭＋０番目（アドレス４）となって
ＲＦレジスタ４４に［００₂ ］がセットされる。そし
て、最後のフェーズ３で第一テーブルのＶＣ［４］と、
第二テーブルのＶＬ［４］及びＢＰ［４］が参照され、
ＲＡレジスタ２７、ＲＢレジスタ２８、ＲＣレジスタ２
９及びＲＤレジスタ３０に以下の値がセットされる。

【００５４】 ＲＡ＝［１１１１０１００００００００００₂ ］（１６
進でＦ４００₁₆） ＲＢ＝［１１１１００００００００００００₂ ］（１６
進でＦ０００₁₆） ＲＣ＝６₁₀ ＲＤ＝４₁₀ 従って、３回目の動作における第三テーブルの参照アド
レスＫは、 Ｋ＝（ＲＡ−ＲＢ）×２^RC-15 ＋ＲＤ＝０４００₁₆×２^-9 ＋４＝６ となり、結局、第三テーブルから符号７が取り出され
る。

【００５５】以上、本実施例によれば、例として挙げた
入力系列［１１１１１１１０１０１１０１１１１０１０
₂ ］（１６進表現ではＦＥＢ７Ａ₁₆）に対し、３回の動
作を繰り返すことによって、元符号列［符号３０，符号
１，符号７］を正しく再生でき、従来例と同様のデータ
伸張機能が得られる他、テーブル容量を格段に削減でき
るという特有の効果が得られる。

【００５６】すなわち、図４に示すように、第一テーブ
ルには１３種類の可変長符号を格納するだけでよく、ま
た、第二テーブルにも同種類の符号長情報及び識別情報
を格納するだけでよい。これは、第一及び第二テーブル
として用いられるＶＣメモリ２０、ＶＬメモリ２１及び
ＢＰメモリ２３の容量が１６Ｗもあれば充分であること
を示している。なお、第三メモリとして用いられるＦＣ
メモリ３４については、全ての元符号の種類分の容量を
必要とするが、それでも高々２５６Ｗであり、これら４
つのメモリの容量を合わせても１６＋１６＋１６＋２５
６＝３０４Ｗであるから、従来例の６４ＫＷに比べて遥
かに容量を削減できる。

【００５７】なお、本実施例では、比較器２３〜２５、
アドレス決定回路２６、レジスタ２７〜３０、減算器３
１、シフタ３２及び加算器３３といった付加回路を必要
とするが、これら付加回路によるコストアップを加味し
ても、メモリのコストダウン効果の方が断然に大きいの
で、明らかに装置全体のコストダウンを図ることができ
る。

【００５８】

【発明の効果】本発明によれば、以上のように構成した
ので、データ伸張変換テーブルの規模を削減してメモリ
容量を少なくし、コストの低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の原理構成図（１／２）である。

【図２】本発明の原理構成図（２／２）である。

【図３】一実施例の全体構成図である。

【図４】一実施例の第一テーブル、第二テーブル及び第
三テーブルの概念図である。

【図５】一実施例のアドレス決定回路の構成図である。

【図６】一実施例の動作を示す流れ図である。

【図７】可変長符号を用いたデータ圧縮変換テーブルの
概念図である。

【図８】データ圧縮部及び伸張部を含むデータ処理、画
像処理又は情報通信等のシステム要部構成図である。

【図９】従来の可変長符号デコード回路の概念図であ
る。

【図１０】従来のデータ伸張変換テーブル図である。

【符号の説明】

１：第一テーブル ２：第二テーブル ３：切出し手段 ４：第一比較手段 ５：第一選択手段 ６：第二選択手段 ７：第三選択手段 ８：第二比較手段 ９：第四選択手段 １０：第五選択手段 １１：第六選択手段 １２：差演算手段 １３：ビット長調節手段 １４：和演算手段 １５：第三テーブル

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】１〜２ⁿ ビット長の可変長符号をデコード
   する可変長符号デコード回路であって、可変長符号の各
   長さの最小の符号を符号長の順番に保持するテーブル及
   び２^m −１（但し、ｍ＝１，２，……）個の比較器を有
   し、 前記テーブルから１度に２^m −１個の要素を読み出し、
   前記各比較器で可変長符号入力との大小比較を行うと共
   にその比較動作をｎ／ｍ回繰り返して、 ｉ番目のテーブル要素 ≦ 可変長符号入力 ＜ ｉ＋１番
   目のテーブル要素 という条件を満たすｉ番目のテーブル要素を発見するこ
   とで、可変長符号入力の先頭の符号の長さを求めるよう
   にしたことを特徴とする可変長符号デコード回路。
2. 【請求項２】１〜１６ビット長の可変長符号をデコード
   する可変長符号デコード回路であって、可変長符号の各
   長さの最小の符号を符号長の順番に保持するテーブル及
   び３、個の比較器を有し、 前記テーブルから１度に３個の要素を読み出し、前記各
   比較器で可変長符号入力との大小比較を行うと共にその
   比較動作を２回繰り返して、 ｉ番目のテーブル要素 ≦ 可変長符号入力 ＜ ｉ＋１番
   目のテーブル要素 という条件を満たすｉ番目のテーブル要素を発見するこ
   とで、可変長符号入力の先頭の符号の長さを求めるよう
   にしたことを特徴とする可変長符号デコード回路。
3. 【請求項３】可変長符号をデコードする可変長符号デコ
   ード回路であって、元符号を保持するＦＣテーブル、可
   変長符号の各長さの最小の符号を符号長の順番に保持す
   るＶＣテーブル、ＶＣテーブルに対応する符号長を保持
   するＶＬテーブル、ＶＣテーブルに対応するＦＣテーブ
   ルのアドレスを保持するＢＰテーブル、３個の比較器、
   シフタ、加算器及び減算器を含み、 第１段階では、ＶＣテーブルから３個の要素を同時に読
   み出して３個の比較器で可変長符号入力との大小比較を
   行い、可変長符号入力がＶＣテーブルの４つのグループ
   のどれに属するかを判別し、 第２段階では、ＶＣテーブル内の第１段階で確定したグ
   ループの３個の要素を読出し、３個の比較器で可変長符
   号入力との大小比較を行い、可変長符号入力がＶＣテー
   ブルのどの要素に対応するかを判別し、 第３段階では、可変長符号入力に対応するＶＣテーブル
   の要素とＶＬテーブルの要素とＢＰテーブルの要素とを
   読出し、可変長符号入力の値とＶＣテーブルの読出し値
   の差を前記減算器で求め、さらに、前記シフタでＶＬテ
   ーブルの読出し値に応じたシフトを行い、そのシフト結
   果にＢＰテーブルの読出し値を前記加算器で加算してＦ
   Ｃテーブルのアドレスを求め、そのアドレスのＦＣテー
   ブルの要素を読み出すことで元符号を求めると共に、Ｖ
   Ｌテーブルの読出し値から次の可変長符号の開始位置を
   判断することを特徴とする可変長符号デコード回路。
4. 【請求項４】Ｍ個の元符号と１対１に対応する可変長符
   号のうち、他の全ての可変長符号と符号長が一致しない
   可変長符号、及び、同一符号長集団の中で最小値を有す
   る可変長符号を昇順に配列し、且つ配列された可変長符
   号をグループ単位に格納する第一テーブル（１）と、 第一テーブル（１）の各要素に対応する符号長情報を示
   すと共に、第一テーブル（１）の各要素に所定の識別情
   報を割り当てて格納する第二テーブル（２）と、 入力された可変長符号列の先頭から又は指定された符号
   長＋１から最大符号長に相当する長さを切り出す切出し
   手段（３）と、 切出し手段（３）の出力と第一テーブル（１）に格納さ
   れたグループ内最小値の可変長符号とを比較し、切出し
   手段（３）の出力と値が一致する可変長符号又は切出し
   手段（３）の出力よりも値が小さく且つその差が最小の
   可変長符号を含む第一テーブル（１）のグループを特定
   する第一比較手段（４）と、 第一比較手段（４）で特定されたグループ内の全ての可
   変長符号を選択する第一選択手段（５）と、 第一比較手段（４）で特定されたグループ内の全ての符
   号長情報を選択する第二選択手段（６）と、 第一比較手段（４）で特定されたグループ内の全ての識
   別情報を選択する第三選択手段（７）と、 切出し手段（３）の出力と第一選択手段（４）の出力と
   を比較し、切出し手段（３）の出力と値が一致する可変
   長符号又は切出し手段（３）の出力よりも値が小さく且
   つその差が最小の可変長符号を特定する第二比較手段
   （８）と、 第二比較手段（８）で特定された可変長符号を第一選択
   手段（５）の出力中から選択する第四選択手段（９）
   と、 第二比較手段（８）で特定された可変長符号に対応する
   １つの符号長情報を第二選択手段（６）の出力中から選
   択する第五選択手段（１０）と、 第二比較手段（８）で特定された可変長符号に対応する
   １つの識別情報を第三選択手段（７）の出力中から選択
   する第六選択手段（１１）と、 切出し手段（３）の出力と第四選択手段（９）の出力と
   の差を演算する差演算手段（１２）と、 差演算手段（１２）の出力のビット長を第五選択手段
   （１０）の出力に応じて調節するビット長調節手段（１
   ３）と、 ビット長調節手段（１３）の出力と第六選択手段（１
   １）の出力との和を演算する和演算手段（１４）と、 全ての元符号を格納する第三テーブル（１５）とを備
   え、 前記第三テーブル（１５）の元符号は、対応する可変長
   符号語の長さが等しいものが連続したアドレスのメモリ
   領域に可変長符号の値が小さい順に格納され、 前記所定の情報は、第三テーブル（１５）で各符号長に
   対応するメモリ領域の最初のアドレスを示すように決定
   され、第三テーブル（１５）のアドレスは和演算手段
   （１４）により決定されることを特徴とする可変長符号
   デコード回路。