JPH0695851A - 浮動小数点加算器用の正確な先行ゼロ予測のための方法及び装置 - Google Patents
浮動小数点加算器用の正確な先行ゼロ予測のための方法及び装置Info
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- JPH0695851A JPH0695851A JP4254081A JP25408192A JPH0695851A JP H0695851 A JPH0695851 A JP H0695851A JP 4254081 A JP4254081 A JP 4254081A JP 25408192 A JP25408192 A JP 25408192A JP H0695851 A JPH0695851 A JP H0695851A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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Abstract
(57)【要約】
【目的】 先行ゼロ予測器(LZP) は、全減算演算と並行
して減算結果の先行ゼロの正確な数を正しく予測する。
全減算演算が完了すると、必要なシフトを直ちに実行で
き、しかも先行ゼロの存在を決定するために遅れがでる
ということがなく、また正規化補正器の必要もない。 【構成】 減算器70、LZP 80、シフタ40を備え、減算器
70の減算結果25はLZP80が求めた先行ゼロ予測結果に従
いシフタ40でシフトされる。
して減算結果の先行ゼロの正確な数を正しく予測する。
全減算演算が完了すると、必要なシフトを直ちに実行で
き、しかも先行ゼロの存在を決定するために遅れがでる
ということがなく、また正規化補正器の必要もない。 【構成】 減算器70、LZP 80、シフタ40を備え、減算器
70の減算結果25はLZP80が求めた先行ゼロ予測結果に従
いシフタ40でシフトされる。
Description
【０００１】
【産業上の利用分野】本発明は浮動小数点加算器一般に
関する。特に本発明は、浮動小数点加算器における正規
化に関する。さらに詳しく言えば本発明は、浮動小数点
加算器／減算器における正規化のための先行ゼロ予測に
関する。
関する。特に本発明は、浮動小数点加算器における正規
化に関する。さらに詳しく言えば本発明は、浮動小数点
加算器／減算器における正規化のための先行ゼロ予測に
関する。
【０００２】
【従来の技術】典型的な２進浮動小数点演算において
は、数は指数及び仮数によって表現される。仮数は、浮
動小数点の左側に単一のゼロでない数字を有するように
正規化される。すなわち仮数は2.0 未満であり、1.0 以
上となる。仮数の最上位の数字は隠されたビットと言わ
れる場合もあるが、その理由はIEEE 754-1985 標準等の
いくつかの標準によれば、このビットは記憶されないか
らである。と言うのはフォーマットの定義によりそれが
１であることがわかっているからである。
は、数は指数及び仮数によって表現される。仮数は、浮
動小数点の左側に単一のゼロでない数字を有するように
正規化される。すなわち仮数は2.0 未満であり、1.0 以
上となる。仮数の最上位の数字は隠されたビットと言わ
れる場合もあるが、その理由はIEEE 754-1985 標準等の
いくつかの標準によれば、このビットは記憶されないか
らである。と言うのはフォーマットの定義によりそれが
１であることがわかっているからである。
【０００３】２つの浮動小数点オペランドが減算される
場合、指数は減算により比較され、オペランドの仮数の
１つは指数差により前シフトされ、つぎに仮数が減算さ
れる（通常２の補数加算により行われる）。数の値が最
初から接近している場合には、仮数の減算結果は多数の
先行ゼロを有することがある。この結果を正規化し、正
確な浮動小数点表現にするためには、仮数を左にシフト
して、先行ゼロと、その結果増加した指数を除去しなけ
ればならない。先行ゼロの検出が減算演算の完了後に行
われるなら、貴重な時間を無駄にすることになる。従来
の浮動小数点加算器／減算器は、減算処理と並行してあ
る種の事前正規化または先行ゼロ予想を行うのが普通で
ある。代表的な回路は図１に示されている。参照数字
１，２で示すオペランドＡ，Ｂはレジスタ10に記憶さ
れ、減算器20に供給される。そして減算器は差Ａ−Ｂを
計算する。同時にオペランドは、減算結果の先行ゼロの
数を決定しようとする先行ゼロ予測器(LZA) 30に供給さ
れるが、勿論全減算が実際に行われるわけではない。減
算結果は、LZA 30からの結果35に従ってシフタ40内でシ
フトされる。
場合、指数は減算により比較され、オペランドの仮数の
１つは指数差により前シフトされ、つぎに仮数が減算さ
れる（通常２の補数加算により行われる）。数の値が最
初から接近している場合には、仮数の減算結果は多数の
先行ゼロを有することがある。この結果を正規化し、正
確な浮動小数点表現にするためには、仮数を左にシフト
して、先行ゼロと、その結果増加した指数を除去しなけ
ればならない。先行ゼロの検出が減算演算の完了後に行
われるなら、貴重な時間を無駄にすることになる。従来
の浮動小数点加算器／減算器は、減算処理と並行してあ
る種の事前正規化または先行ゼロ予想を行うのが普通で
ある。代表的な回路は図１に示されている。参照数字
１，２で示すオペランドＡ，Ｂはレジスタ10に記憶さ
れ、減算器20に供給される。そして減算器は差Ａ−Ｂを
計算する。同時にオペランドは、減算結果の先行ゼロの
数を決定しようとする先行ゼロ予測器(LZA) 30に供給さ
れるが、勿論全減算が実際に行われるわけではない。減
算結果は、LZA 30からの結果35に従ってシフタ40内でシ
フトされる。
【０００４】
【発明が解決しようとする課題】しかしＡとＢの組合せ
のいくつかに対して、LZA 30は先行ゼロの数を不正確に
予想し、シフトした結果45は１シフトの要因での正規化
はされない。この理由により、１だけ調整する正規化補
正器50が必要であり、これはシフトした結果45が正確に
正規化されたか否かを決定し、もしそうでなければそれ
を１ビットシフトし、正規化した結果60を作るためのも
のである。正規化補正器50を必要とすることで望まずと
も減算演算が減速される。
のいくつかに対して、LZA 30は先行ゼロの数を不正確に
予想し、シフトした結果45は１シフトの要因での正規化
はされない。この理由により、１だけ調整する正規化補
正器50が必要であり、これはシフトした結果45が正確に
正規化されたか否かを決定し、もしそうでなければそれ
を１ビットシフトし、正規化した結果60を作るためのも
のである。正規化補正器50を必要とすることで望まずと
も減算演算が減速される。
【０００５】
【課題を解決するための手段及び作用】この発明は全減
算演算と平行して、減算結果の先行ゼロの正確な数を正
しく予測する先行ゼロ予測器(LZP) に注目したものであ
る。全減算演算が完了すると同時に、必要なシフトは直
ちに実行され、しかも先行ゼロの存在を決定するための
遅れがなく、また正規化補正器の必要性もない。
算演算と平行して、減算結果の先行ゼロの正確な数を正
しく予測する先行ゼロ予測器(LZP) に注目したものであ
る。全減算演算が完了すると同時に、必要なシフトは直
ちに実行され、しかも先行ゼロの存在を決定するための
遅れがなく、また正規化補正器の必要性もない。
【０００６】LZP においては、オペランドはビットの集
合に分割され、減算比較は、２つのオペランドの対応す
る集合の間で行われる。これらの比較は、結果の内対応
する集合のいずれが先行１を含んでいるかを決定するた
めに行われ、そしてこの決定によって結果に基づいて実
行される集合様式のシフトの数が確定される。正確な集
合が識別されると、より初期の比較から得た対応する集
合様式の減算結果が検査され、また同時にこの集合様式
の結果からのボローの必要性も決定されて、必要なビッ
ト様式シフトの正確な数が決定される。集合様式及びビ
ット様式のシフト数は、初期の全減算結果と共にシフタ
に供給される。シフタはつぎに最終の正規化済結果を出
す。この処理は、正規化補正器を必要とする従来技術が
使用された場合より短い時間で行われる。本発明は、こ
のようにして従来技術の限界を克服している。この発明
の本質及び利点は明細書及び図面の残りの部分を参照す
ることでより良く理解できよう。
合に分割され、減算比較は、２つのオペランドの対応す
る集合の間で行われる。これらの比較は、結果の内対応
する集合のいずれが先行１を含んでいるかを決定するた
めに行われ、そしてこの決定によって結果に基づいて実
行される集合様式のシフトの数が確定される。正確な集
合が識別されると、より初期の比較から得た対応する集
合様式の減算結果が検査され、また同時にこの集合様式
の結果からのボローの必要性も決定されて、必要なビッ
ト様式シフトの正確な数が決定される。集合様式及びビ
ット様式のシフト数は、初期の全減算結果と共にシフタ
に供給される。シフタはつぎに最終の正規化済結果を出
す。この処理は、正規化補正器を必要とする従来技術が
使用された場合より短い時間で行われる。本発明は、こ
のようにして従来技術の限界を克服している。この発明
の本質及び利点は明細書及び図面の残りの部分を参照す
ることでより良く理解できよう。
【０００７】
【実施例】本発明の具体的な実施例として減算回路が図
２に示されている。オペランドＡ，Ｂ、すなわち参照数
字１，２はレジスタ10に記憶され、減算器70に供給され
るシフト済仮数である。この減算器70は差Ａ−Ｂを計算
する。この計算が行われると同時に、オペランドは、減
算結果の先行ゼロの正確な数を決定する先行ゼロ予測器
(LZP) 80に供給される。最初の減算結果25は、次にLZP
80の結果85に従ってシフタ40でシフトされ、正規化補正
器を使用せずに直接正確に正規化した結果60を出す。以
下で詳細に説明する理由によりこの具体的な実施例であ
る全減算器70はボロー信号90をできるだけ速くLZP 80に
供給するように設計されており、それは全減算結果が得
られる寸前に実行される。
２に示されている。オペランドＡ，Ｂ、すなわち参照数
字１，２はレジスタ10に記憶され、減算器70に供給され
るシフト済仮数である。この減算器70は差Ａ−Ｂを計算
する。この計算が行われると同時に、オペランドは、減
算結果の先行ゼロの正確な数を決定する先行ゼロ予測器
(LZP) 80に供給される。最初の減算結果25は、次にLZP
80の結果85に従ってシフタ40でシフトされ、正規化補正
器を使用せずに直接正確に正規化した結果60を出す。以
下で詳細に説明する理由によりこの具体的な実施例であ
る全減算器70はボロー信号90をできるだけ速くLZP 80に
供給するように設計されており、それは全減算結果が得
られる寸前に実行される。
【０００８】〔概説〕LZP 80の主要ステージは、図３に
示されている。LZP 80はIEEEの倍精度浮動小数点の数に
あわせて設計されており、この数は53の仮数ビットを有
している。並行性を増すため、この53ビットには３つの
ゼロが最下位側にパディングされ、つぎに８ビットの集
合群にグループ分けされる。特定のバイトを参照するた
め、添字が使用されるが、バイト６が最上位で、バイト
０が最下位であるとする。つぎにこれらのバイトは、３
つの異なるステージで処理される。第１のステージ100
では、オペランドＡの各バイトは、オペランドＢからの
対応するバイトに関連づけられる。そしてそれらの間の
比較がブロック110 内で行われる。LZP の論理は、大き
さによるオペランドの固有の順序づけに依存しているの
で、ステージ100の論理は２重形式になっており、その
ためＡ≧Ｂ及びＢ＞Ａの両方に対応するようになってい
る。第２のステージ120 では、第１ステージ100 からの
結果130 が、ブロック140 によって使用され、全体の結
果25の中のどのバイトが最上位の１を含んでいるかが決
定される。ブロック140 の各々は、その隣のブロックと
信号150 を交換し、２本の出力線を有している。一方の
出力は、対応するバイトが全体の結果25の先行１を含ん
でいるか否かを告げる駆動（またはバイト選択）信号16
0 であり、他方の出力は、このバイトからのボローが必
要か否かを告げるボロー信号165 である。このステージ
もまた２重形式であり、全体のＡ−Ｂのボロー信号90
が、このステージの最後に使用され、どのオペランドが
他より大きいか、従ってどの論理経路を使わねばならぬ
かを決定する。第３ステージ170 には、信号150,160 と
Ａ−Ｂのボロー信号90によってステージ100 から選択さ
れた結果バイトとを共に使用して、結果の先行１の正確
なビット位置を決定するブロック180 が含まれる。
示されている。LZP 80はIEEEの倍精度浮動小数点の数に
あわせて設計されており、この数は53の仮数ビットを有
している。並行性を増すため、この53ビットには３つの
ゼロが最下位側にパディングされ、つぎに８ビットの集
合群にグループ分けされる。特定のバイトを参照するた
め、添字が使用されるが、バイト６が最上位で、バイト
０が最下位であるとする。つぎにこれらのバイトは、３
つの異なるステージで処理される。第１のステージ100
では、オペランドＡの各バイトは、オペランドＢからの
対応するバイトに関連づけられる。そしてそれらの間の
比較がブロック110 内で行われる。LZP の論理は、大き
さによるオペランドの固有の順序づけに依存しているの
で、ステージ100の論理は２重形式になっており、その
ためＡ≧Ｂ及びＢ＞Ａの両方に対応するようになってい
る。第２のステージ120 では、第１ステージ100 からの
結果130 が、ブロック140 によって使用され、全体の結
果25の中のどのバイトが最上位の１を含んでいるかが決
定される。ブロック140 の各々は、その隣のブロックと
信号150 を交換し、２本の出力線を有している。一方の
出力は、対応するバイトが全体の結果25の先行１を含ん
でいるか否かを告げる駆動（またはバイト選択）信号16
0 であり、他方の出力は、このバイトからのボローが必
要か否かを告げるボロー信号165 である。このステージ
もまた２重形式であり、全体のＡ−Ｂのボロー信号90
が、このステージの最後に使用され、どのオペランドが
他より大きいか、従ってどの論理経路を使わねばならぬ
かを決定する。第３ステージ170 には、信号150,160 と
Ａ−Ｂのボロー信号90によってステージ100 から選択さ
れた結果バイトとを共に使用して、結果の先行１の正確
なビット位置を決定するブロック180 が含まれる。
【０００９】第１ステージ ステージ100 は、図４に示すように各オペランドからの
バイトである一対のバイトＡi 及びＢi を受信し、それ
らの間の比較を行う多数の全く同一のブロックで構成さ
れている。これらの比較を行って、Ａi ＝Ｂi 、Ａi ＝
Ｂi ＋１、Ａi＞Ｂi ＋１、Ｂi ＝Ａi ＋１及びＢi ＞
Ａi ＋１であるかどうかを決定する。これらの決定は、
減算器211,212,213 及び214 のボロー信号BRW1(201),BR
W2(202),BRW3(203) 及びBRW4(204) から導き出される
が、これらの減算器は、Ａi −Ｂi−１、Ａi −Ｂi −
２，Ｂi −Ａi −１及びＢi −Ａi −２をそれぞれ計算
するものである。この減算は、等式−Ｘ＝Ｘ′＋１（こ
の場合Ｘ′はＸの１に対する補数）に基づく補数の加算
から成り立っている。この式はＸ′＝−Ｘ−１のように
並べ換えることができる。従って、Ａi −Ｂi −１は、
Ａi とＢi ′との和であり、キャリー出力がないこと
は、ボローを示す。Ａi −Ｂi −２は、Ａi , Ｂi ′−
１の和である（−１は単一バイト用のFFである) 。
バイトである一対のバイトＡi 及びＢi を受信し、それ
らの間の比較を行う多数の全く同一のブロックで構成さ
れている。これらの比較を行って、Ａi ＝Ｂi 、Ａi ＝
Ｂi ＋１、Ａi＞Ｂi ＋１、Ｂi ＝Ａi ＋１及びＢi ＞
Ａi ＋１であるかどうかを決定する。これらの決定は、
減算器211,212,213 及び214 のボロー信号BRW1(201),BR
W2(202),BRW3(203) 及びBRW4(204) から導き出される
が、これらの減算器は、Ａi −Ｂi−１、Ａi −Ｂi −
２，Ｂi −Ａi −１及びＢi −Ａi −２をそれぞれ計算
するものである。この減算は、等式−Ｘ＝Ｘ′＋１（こ
の場合Ｘ′はＸの１に対する補数）に基づく補数の加算
から成り立っている。この式はＸ′＝−Ｘ−１のように
並べ換えることができる。従って、Ａi −Ｂi −１は、
Ａi とＢi ′との和であり、キャリー出力がないこと
は、ボローを示す。Ａi −Ｂi −２は、Ａi , Ｂi ′−
１の和である（−１は単一バイト用のFFである) 。
【００１０】BRW1とBRW3は、AND ゲート230 により論理
積を取られＡi ＝Ｂi 信号240 を作る。BRW1はインバー
タ250 により否定され、AND ゲート260 によりBRW2と共
に論理積を取られてＡi ＝Ｂi ＋１信号270 を作る。同
様にBRW3は、インバータ280により反転され、AND ゲー
ト290 によりBRW4と共に論理積を取られてＢi ＝Ａi＋
１信号300 を作る。またBRW2とBRW4は、インバータ310
と320 により反転されてＡi ＞Ｂi ＋１信号330 及びＢ
i ＞Ａi ＋１信号340 をそれぞれ作る。２つの特殊用途
コンパレータが、Ａi Ｂi ＝00FFhex(Ａi ＝00及びＢi
＝FF) とＡi Ｂi ＝FF00を調査し、それぞれ信号350 と
360 を作る。信号240,270,300,330,340,350 及び360
は、ステージ100 からステージ120 へ転送された比較信
号である。
積を取られＡi ＝Ｂi 信号240 を作る。BRW1はインバー
タ250 により否定され、AND ゲート260 によりBRW2と共
に論理積を取られてＡi ＝Ｂi ＋１信号270 を作る。同
様にBRW3は、インバータ280により反転され、AND ゲー
ト290 によりBRW4と共に論理積を取られてＢi ＝Ａi＋
１信号300 を作る。またBRW2とBRW4は、インバータ310
と320 により反転されてＡi ＞Ｂi ＋１信号330 及びＢ
i ＞Ａi ＋１信号340 をそれぞれ作る。２つの特殊用途
コンパレータが、Ａi Ｂi ＝00FFhex(Ａi ＝00及びＢi
＝FF) とＡi Ｂi ＝FF00を調査し、それぞれ信号350 と
360 を作る。信号240,270,300,330,340,350 及び360
は、ステージ100 からステージ120 へ転送された比較信
号である。
【００１１】第２ステージ LZP 80の第２ステージ120 は図５に示すようにブロック
140 で構成されており、ステージ100 で分析された各バ
イト対ｉに対し１ブロック宛となっている。これらのブ
ロック140 は、ステージ100 から前記の信号を受信し、
全体のＡ−Ｂボロー信号90を受信してより大きい方のオ
ペランドを識別し、隣のブロックと情報を交換し、２つ
の出力信号をステージ170 へ送信する。この出力信号
は、このバイトを駆動せよという信号160 とこのバイト
からボローせよという信号165 である。図５では第１ス
テージ100 からの入力信号は、参照番号を使って簡単に
示されている。
140 で構成されており、ステージ100 で分析された各バ
イト対ｉに対し１ブロック宛となっている。これらのブ
ロック140 は、ステージ100 から前記の信号を受信し、
全体のＡ−Ｂボロー信号90を受信してより大きい方のオ
ペランドを識別し、隣のブロックと情報を交換し、２つ
の出力信号をステージ170 へ送信する。この出力信号
は、このバイトを駆動せよという信号160 とこのバイト
からボローせよという信号165 である。図５では第１ス
テージ100 からの入力信号は、参照番号を使って簡単に
示されている。
【００１２】隣合うブロック間の情報交換は、以下のよ
うに行われる。各ブロック140 は下位側の隣のブロック
(バイトｉ−１）からＡ−Ｂボローイン信号380 とＢ−
Ａボローイン信号390 を受信し、代わりに上位側の隣の
ブロック (バイトｉ＋１）にＡ−Ｂボローアウト信号40
0 とＢ−Ａボローアウト信号410 を送信する。バイト０
（最下位バイト）に対しては、ボローイン信号はゼロに
設定され、バイト６（最上位バイト）に対してはボロー
アウト信号を発生させる必要がない。各ブロック140 は
また現行バイトから最上位のバイトまでのバイトで構成
されるＡとＢのオペランドの部分に関する３つの信号を
通過させる。従って各ブロック140 は、つぎのより上位
のブロック140 からＡ6 …（ｉ＋１）＝Ｂ6 …（ｉ＋
１）信号420 を受信し、つぎのより下位のブロック140
にＡ6 …ｉ＝Ｂ6 …ｉ信号430 を送信する。同様にＡ6
…（ｉ＋１）＝Ｂ6 …（ｉ＋１）＋１信号440 が受信さ
れ、Ａ6 …ｉ＝Ｂ6 …ｉ＋１信号450 が送信され、さら
にＢ6 …（ｉ＋１）＝Ａ6 …（ｉ＋１）＋１信号460 が
受信され、Ｂ6 …ｉ＝Ａ6 …ｉ＋１信号470 が送信され
る。
うに行われる。各ブロック140 は下位側の隣のブロック
(バイトｉ−１）からＡ−Ｂボローイン信号380 とＢ−
Ａボローイン信号390 を受信し、代わりに上位側の隣の
ブロック (バイトｉ＋１）にＡ−Ｂボローアウト信号40
0 とＢ−Ａボローアウト信号410 を送信する。バイト０
（最下位バイト）に対しては、ボローイン信号はゼロに
設定され、バイト６（最上位バイト）に対してはボロー
アウト信号を発生させる必要がない。各ブロック140 は
また現行バイトから最上位のバイトまでのバイトで構成
されるＡとＢのオペランドの部分に関する３つの信号を
通過させる。従って各ブロック140 は、つぎのより上位
のブロック140 からＡ6 …（ｉ＋１）＝Ｂ6 …（ｉ＋
１）信号420 を受信し、つぎのより下位のブロック140
にＡ6 …ｉ＝Ｂ6 …ｉ信号430 を送信する。同様にＡ6
…（ｉ＋１）＝Ｂ6 …（ｉ＋１）＋１信号440 が受信さ
れ、Ａ6 …ｉ＝Ｂ6 …ｉ＋１信号450 が送信され、さら
にＢ6 …（ｉ＋１）＝Ａ6 …（ｉ＋１）＋１信号460 が
受信され、Ｂ6 …ｉ＝Ａ6 …ｉ＋１信号470 が送信され
る。
【００１３】Ａ−Ｂのボローアウト信号400 は、３つの
条件のいずれの場合にも真と設定される。第１の条件と
は、Ａ−Ｂのボローイン信号380 が真、またＡi ＝Ｂi
信号240 が真ということである。第２の条件は、Ｂi ＝
Ａi ＋１信号270 が真、また第３の条件は、Ｂi ＞Ａi
＋１ということである。同様にＢ−Ａのボローアウト信
号410 は、類似の３つの条件のいずれの場合にも真と設
定される。第１の条件は、Ｂ−Ａのボローイン信号390
が真、またＡi ＝Ｂi 信号240 が真ということである。
第２の条件は、Ａi ＝Ｂi ＋１信号300 が真、また第３
の条件は、Ａi＞Ｂi ＋１ということである。
条件のいずれの場合にも真と設定される。第１の条件と
は、Ａ−Ｂのボローイン信号380 が真、またＡi ＝Ｂi
信号240 が真ということである。第２の条件は、Ｂi ＝
Ａi ＋１信号270 が真、また第３の条件は、Ｂi ＞Ａi
＋１ということである。同様にＢ−Ａのボローアウト信
号410 は、類似の３つの条件のいずれの場合にも真と設
定される。第１の条件は、Ｂ−Ａのボローイン信号390
が真、またＡi ＝Ｂi 信号240 が真ということである。
第２の条件は、Ａi ＝Ｂi ＋１信号300 が真、また第３
の条件は、Ａi＞Ｂi ＋１ということである。
【００１４】Ａ6 …（ｉ＋１）＝Ｂ6 …（ｉ＋１）信号
420 が真でまたＡi ＝Ｂi 信号240が真である場合の
み、Ａ6 …ｉ＝Ｂ6 …ｉ信号430 は真と設定される。Ａ
6 …ｉ＝Ｂ6 …ｉ＋１信号450 に関する一般規則は、両
オペランドからの、より上位のすべてのバイトが等しく
(信号420 が真) 、かつＡi ＝Ｂi ＋１信号270 が真で
ある場合のみそれが真と設定される。しかし特別な場合
が１つある。Ａi が00で、Ｂi がFF、かつＡ6 …（ｉ＋
１）＝Ｂ6 …（ｉ＋１）＋1 信号440 が真であるとき、
有効な状態は、Ａi ＝100,Ｂi ＝FFであり、従ってＡ6
…ｉ＝Ｂ6 …ｉ＋１信号450 がこの状態でもまた真と設
定される場合である。Ｂ6 …ｉ＝Ａ6 …ｉ＋１信号470
は、Ａ6 …ｉ＝Ｂ6 …ｉ＋１信号450 に対称な方法で作
られる。それは両オペランドからの、より高位のすべて
のバイトが等しく (信号420 が真)、かつＢi ＝Ａi ＋
１信号300 が真である場合のみ、真と設定されるのが普
通である。これには同様に特別な場合がある。すなわち
Ａi がFF、Ｂi が00であり、かつＢ6 …（ｉ＋１）＝Ａ
6 …（ｉ＋１）＋１信号460 が真であるとき、Ｂ6 …ｉ
＝Ａ6 …ｉ＋１信号470 がこの状態でもまた真と設定さ
れる場合である。
420 が真でまたＡi ＝Ｂi 信号240が真である場合の
み、Ａ6 …ｉ＝Ｂ6 …ｉ信号430 は真と設定される。Ａ
6 …ｉ＝Ｂ6 …ｉ＋１信号450 に関する一般規則は、両
オペランドからの、より上位のすべてのバイトが等しく
(信号420 が真) 、かつＡi ＝Ｂi ＋１信号270 が真で
ある場合のみそれが真と設定される。しかし特別な場合
が１つある。Ａi が00で、Ｂi がFF、かつＡ6 …（ｉ＋
１）＝Ｂ6 …（ｉ＋１）＋1 信号440 が真であるとき、
有効な状態は、Ａi ＝100,Ｂi ＝FFであり、従ってＡ6
…ｉ＝Ｂ6 …ｉ＋１信号450 がこの状態でもまた真と設
定される場合である。Ｂ6 …ｉ＝Ａ6 …ｉ＋１信号470
は、Ａ6 …ｉ＝Ｂ6 …ｉ＋１信号450 に対称な方法で作
られる。それは両オペランドからの、より高位のすべて
のバイトが等しく (信号420 が真)、かつＢi ＝Ａi ＋
１信号300 が真である場合のみ、真と設定されるのが普
通である。これには同様に特別な場合がある。すなわち
Ａi がFF、Ｂi が00であり、かつＢ6 …（ｉ＋１）＝Ａ
6 …（ｉ＋１）＋１信号460 が真であるとき、Ｂ6 …ｉ
＝Ａ6 …ｉ＋１信号470 がこの状態でもまた真と設定さ
れる場合である。
【００１５】以下、第３ステージ170 への出力信号の発
生について説明する。前記の信号から２つの駆動信号が
導き出される。それは、Ａ−駆動信号480 とＢ−駆動信
号490 である。Ａ−駆動信号480 は３つの条件のいずれ
の場合にも真と設定される。すなわち、Ａ6 …（ｉ＋
１）＝Ｂ6 …（ｉ＋１）信号420 が真で、かつＡi ＞Ｂ
i ＋１信号330 が真のとき、Ａ6 …ｉ＝Ｂ6 …ｉ＋１信
号450 が真で、かつＡ−Ｂのボローイン信号380 が偽の
とき、最後にＡ6 …（ｉ＋１）＝Ｂ6 …（ｉ＋１）＋１
信号440 とＡ−Ｂボローアウト信号400 が真で、かつＡ
i Ｂi ＝00FF信号350 が偽であるとき、Ｂ駆動信号490
は３つの対応する条件のもとで真と設定される。すなわ
ち、Ａ6 …（ｉ＋１）＝Ｂ6 …（ｉ＋１）信号420 が真
で、かつＢi ＞Ａi ＋１信号340 が真のとき、Ｂ6 …ｉ
＝Ａ6 …ｉ＋１信号470 が真で、かつＢ−Ａのボローイ
ン信号390 が偽のとき、最後にＢ6 …（ｉ＋１）＝Ａ6
…（ｉ＋１）＋１信号460 とＢ−Ａのボローアウト信号
410 が真で、かつＡi Ｂi ＝FF00信号360 が偽であると
きである。全体のＡ−Ｂのボロー信号90の状態によっ
て、Ａ駆動信号480 とＢ駆動信号490 との間で選択が行
われ駆動バイトｉ信号160 となる。同様に、全体のＡ−
Ｂボロー信号90は、Ａ−Ｂのボローイン信号380とＢ−
Ａボローイン信号390 のいずれかを選択し、選ばれた方
がバイトｉからのボローイン信号165 となる。
生について説明する。前記の信号から２つの駆動信号が
導き出される。それは、Ａ−駆動信号480 とＢ−駆動信
号490 である。Ａ−駆動信号480 は３つの条件のいずれ
の場合にも真と設定される。すなわち、Ａ6 …（ｉ＋
１）＝Ｂ6 …（ｉ＋１）信号420 が真で、かつＡi ＞Ｂ
i ＋１信号330 が真のとき、Ａ6 …ｉ＝Ｂ6 …ｉ＋１信
号450 が真で、かつＡ−Ｂのボローイン信号380 が偽の
とき、最後にＡ6 …（ｉ＋１）＝Ｂ6 …（ｉ＋１）＋１
信号440 とＡ−Ｂボローアウト信号400 が真で、かつＡ
i Ｂi ＝00FF信号350 が偽であるとき、Ｂ駆動信号490
は３つの対応する条件のもとで真と設定される。すなわ
ち、Ａ6 …（ｉ＋１）＝Ｂ6 …（ｉ＋１）信号420 が真
で、かつＢi ＞Ａi ＋１信号340 が真のとき、Ｂ6 …ｉ
＝Ａ6 …ｉ＋１信号470 が真で、かつＢ−Ａのボローイ
ン信号390 が偽のとき、最後にＢ6 …（ｉ＋１）＝Ａ6
…（ｉ＋１）＋１信号460 とＢ−Ａのボローアウト信号
410 が真で、かつＡi Ｂi ＝FF00信号360 が偽であると
きである。全体のＡ−Ｂのボロー信号90の状態によっ
て、Ａ駆動信号480 とＢ駆動信号490 との間で選択が行
われ駆動バイトｉ信号160 となる。同様に、全体のＡ−
Ｂボロー信号90は、Ａ−Ｂのボローイン信号380とＢ−
Ａボローイン信号390 のいずれかを選択し、選ばれた方
がバイトｉからのボローイン信号165 となる。
【００１６】第３ステージ 第３ステージ170 の全体的ブロック180 が図６に示され
ている。各オペランドバイト対に対してこのようなブロ
ックが１つある。各ブロックは対応するブロック140 か
らの信号160 と165 と同様にＡ−Ｂ全体のボロー信号90
及び第１ステージ100 内で実行されたオペランドバイト
減算比較からの２つの８ビット結果を受信する。その結
果の内の１つのみが、信号90で制御されているマルチプ
レクサ500 によって選択される。信号90が偽 (ボローな
し、またはＡ≧Ｂ) のときＡi −Ｂi −１が選択され、
信号90が真 (Ａ＜Ｂ）のときＢi −Ａi −１が選択され
る。選択したバイト様式の結果の個々のビットはその後
２つの副回路内で解析される。第１の副回路510 は、そ
のビット中の最上位の１を決定する。第２の副回路520
は、ビット中の最下位の０を決定する。つぎに副回路53
0 内でこれらの信号が組合わされてビットシフト選択信
号535 を作る。特定のビットが、バイト様式結果の最上
位の１であり、またこのバイトからのボローがある（従
って実際の結果バイトが、バイト様式結果に等しい）と
き、またはこの特定ビットが、最下位のゼロであり、最
下位より１つ上位のビットが最上位の１であり、かつバ
イトからのボローがない場合、その特定ビットが全体と
しての結果の先行１として選ばれる。副回路540 は、こ
のバイトがシフタを駆動するために選択されたか否かに
よってビットシフト選択信号を単純にゲートする。駆動
選択信号160 と共に、ビットシフト信号535 はシフト制
御集合85を作る。
ている。各オペランドバイト対に対してこのようなブロ
ックが１つある。各ブロックは対応するブロック140 か
らの信号160 と165 と同様にＡ−Ｂ全体のボロー信号90
及び第１ステージ100 内で実行されたオペランドバイト
減算比較からの２つの８ビット結果を受信する。その結
果の内の１つのみが、信号90で制御されているマルチプ
レクサ500 によって選択される。信号90が偽 (ボローな
し、またはＡ≧Ｂ) のときＡi −Ｂi −１が選択され、
信号90が真 (Ａ＜Ｂ）のときＢi −Ａi −１が選択され
る。選択したバイト様式の結果の個々のビットはその後
２つの副回路内で解析される。第１の副回路510 は、そ
のビット中の最上位の１を決定する。第２の副回路520
は、ビット中の最下位の０を決定する。つぎに副回路53
0 内でこれらの信号が組合わされてビットシフト選択信
号535 を作る。特定のビットが、バイト様式結果の最上
位の１であり、またこのバイトからのボローがある（従
って実際の結果バイトが、バイト様式結果に等しい）と
き、またはこの特定ビットが、最下位のゼロであり、最
下位より１つ上位のビットが最上位の１であり、かつバ
イトからのボローがない場合、その特定ビットが全体と
しての結果の先行１として選ばれる。副回路540 は、こ
のバイトがシフタを駆動するために選択されたか否かに
よってビットシフト選択信号を単純にゲートする。駆動
選択信号160 と共に、ビットシフト信号535 はシフト制
御集合85を作る。
【００１７】シフタ シフトメカニズムは、直行的であり、図７に示されてい
る。最初の減算結果25は、Ｒ〔52〕からＲ
る。最初の減算結果25は、Ｒ〔52〕からＲ
〔０〕までの
53ビット及び最上位から最下位までの３つのパディング
ゼロを有している。結果25は最初にバイトシフティング
層に通される。結果25は (ゼロパッディングと共に) ７
つのバイトを有し、バイトシフティング層は、７つから
１つを選ぶセレクタ550 からなり、そのビット入力は８
つづつ互い違いに配置された結果ビットであり、またそ
の制御器は７バイト用の駆動バイトｉ信号160 である。
Ｒ
53ビット及び最上位から最下位までの３つのパディング
ゼロを有している。結果25は最初にバイトシフティング
層に通される。結果25は (ゼロパッディングと共に) ７
つのバイトを有し、バイトシフティング層は、７つから
１つを選ぶセレクタ550 からなり、そのビット入力は８
つづつ互い違いに配置された結果ビットであり、またそ
の制御器は７バイト用の駆動バイトｉ信号160 である。
Ｒ
〔０〕より下位のビットはすべてゼロである。セレク
タ550 からの出力は、８つから１つを選ぶセレクタ560
から作られたビットシフティング層に行く。セレクタ56
0 用の制御器はビットシフト選択信号535 であり、そこ
では、異なったブロック180 からのビット０線は、すべ
て一緒に論理和を取られ、ビット１線に対しても同じ処
理が行われ、セレクタ560 用のビットシフト制御器を構
成する。セレクタ560 からの出力は、正規化された浮動
小数点結果60のＦ〔52〕からＦ
タ550 からの出力は、８つから１つを選ぶセレクタ560
から作られたビットシフティング層に行く。セレクタ56
0 用の制御器はビットシフト選択信号535 であり、そこ
では、異なったブロック180 からのビット０線は、すべ
て一緒に論理和を取られ、ビット１線に対しても同じ処
理が行われ、セレクタ560 用のビットシフト制御器を構
成する。セレクタ560 からの出力は、正規化された浮動
小数点結果60のＦ〔52〕からＦ
〔０〕までのビットを作
り上げる。
り上げる。
【００１８】以上の記述は、図による説明をすることが
目的であり、限定的な説明ではない。この開示を見直す
ことによって本発明の様々な変形が当業者には明らかに
なるであろう。それ故この発明の範囲は、前記の記述に
よって決定されるべきではなく、添付の請求項及びそれ
と均等なものの全範囲に関して決定されねばならない。
目的であり、限定的な説明ではない。この開示を見直す
ことによって本発明の様々な変形が当業者には明らかに
なるであろう。それ故この発明の範囲は、前記の記述に
よって決定されるべきではなく、添付の請求項及びそれ
と均等なものの全範囲に関して決定されねばならない。
【図１】正規化補正器を必要とする従来技術の減算器回
路のブロック図である。
路のブロック図である。
【図２】本発明による減算器回路のブロック図である。
【図３】本発明による先行ゼロ予測器の主要ステージを
示すブロック図である。
示すブロック図である。
【図４】本発明による先行ゼロ予測器の第１ステージの
ブロックを示す図である。
ブロックを示す図である。
【図５】本発明による先行ゼロ予測器の第１ステージの
ブロックを示す図である。
ブロックを示す図である。
【図６】本発明による先行ゼロ予測器の第３ステージの
ブロックを示す図である。
ブロックを示す図である。
【図７】本発明による先行ゼロ予測器の出力により制御
されるシフタを示す図である。
されるシフタを示す図である。
40 シフタ 70 減算器 80 LZP
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月２６日
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図４】
【図３】
【図５】
【図６】
【図７】
Claims (8)
- 【請求項１】 第１のオペランドから第２のオペランド
を減算する演算の結果の先行ゼロの数を決定するための
正規化装置であって、 ａ）各オペランドのビットを集合にグループ分けし、第
１オペランドから生じるビットの各集合を、第２オペラ
ンドから生じるビットの対応する集合と対にさせるため
の手段、 ｂ）集合対を用い集合様式減算を行って、複数の集合様
式減算結果を作るための手段、 ｃ）選択された集合様式結果の位置に従って集合様式正
規化シフトの数を決定するための手段、 ｄ）前述の選択された集合様式結果からのビット様式の
正規化シフトの数と、前述の選択された集合様式からの
ボローの必要性とを決定するための手段、 を有することを特徴とする装置。 - 【請求項２】 請求項１の装置であって、前記集合様式
シフト決定手段には前記２つのオペランドの内の一方
を、前記オペランドの他方より大きいかまたは等しいα
オペランドとして識別する信号が供給され、前記他方の
オペランドはβオペランドであり、また各オペランド集
合対用の集合様式シフト決定手段が、 ｉ）αオペランド集合がβオペランド集合より小である
か否かを決定するための手段、 ii）αオペランド集合がβオペランド集合に等しいか否
かを決定するための手段、 iii)αオペランド集合がβオペランド集合よりちょうど
１大きい集合であるか否かを決定するための手段、 iv）αオペランド集合がβオペランド集合より１以上大
きい集合であるか否かを決定するための手段、 及び ｖ）αオペランド集合は、すべてのビットがゼロである
値MIN を有し、かつβオペランド集合は、すべてのビッ
トが１である値MAX を有するか否かを決定するための手
段、 を有することを特徴とする装置。 - 【請求項３】 請求項１の装置であって、各集合が８ビ
ットを有することを特徴とする装置。 - 【請求項４】 請求項１の装置であって、オペランドは
53ビットを有し、３つの最下位に３つの０をパディング
することを特徴とする装置。 - 【請求項５】 請求項１の装置であって、各集合対用の
集合様式実施手段が、 ｉ）第２オペランドの集合プラス１を第１オペランドの
集合から減じてボロー信号b1を作るための減算器、 ii）第２オペランドの集合プラス２を第１オペランドの
集合から減じてボロー信号b2を作るための減算器、 iii)第１オペランドの集合プラス１を第２オペランドの
集合から減じてボロー信号b3を作るための減算器、 iv）第１オペランドの集合プラス２を第２オペランドの
集合から減じてボロー信号b4を作るための減算器、 を有することを特徴とする装置。 - 【請求項６】 請求項１の装置であって、前記集合様式
シフト決定手段には前記２つのオペランドの内の一方
を、前記オペランドの他方より大きいかまたは等しいα
オペランドとして識別する信号が供給され、前記他方の
オペランドはβオペランドであり、また前記集合様式シ
フト決定手段が、 ｉ）各オペランド集合対に対して１つ上位の集合対から
のボローが必要か否かを指示するボロー条件を決定する
ための手段と、 ii）駆動条件は集合様式結果を選択し、最上位の潜在的
に選択された集合対においてのみ真であり、その集合対
に対し、 １）潜在的に選択された集合対のαオペランド集合から
最上位のαオペランド集合までのαオペランド集合群の
値である第１の値が、潜在的に選択された集合対のβオ
ペランド集合から最上位のβオペランド集合までのβオ
ペランド集合群の値である第２の値より１以上大きい値
であるか、 または ２）第１の値は、第２の値よりちょうど１大きい値であ
り、つぎのより下位の集合対のためのボロー条件が偽で
ある、ような各集合対に対して集合様式シフト駆動条件
を決定するための手段とを有することを特徴とする装
置。 - 【請求項７】 請求項６の装置であって、ビット様式シ
フト決定手段が、 ｉ）前記選択された集合様式結果の最上位の１の位置を
決定するための手段、 ii）前記選択された集合様式結果の最下位の０の位置を
決定するための手段、 iii)ビット様式シフトの数が前記最下位の０が前記最上
位の１より上位にあり、かつ前記選択された集合様式結
果からのボローが必要でないときは、最下位の０位置に
対応し、そうでないときは、前記ビット様式シフトの数
は最上位の１位置に対応するものである、ビット様式シ
フトの数を決定するための手段、 を有することを特徴とする装置。 - 【請求項８】 請求項６の装置であって、前記のボロー
条件は最下位から最上位まで伝搬し、偽として始まり、
αオペランド集合がβオペランド集合より小さい集合対
において真となり、αオペランド集合がβオペランド集
合より大きい集合対において偽となることを特徴とする
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/751,931 | 1991-08-30 | ||
| US07/751,931 US5204825A (en) | 1991-08-30 | 1991-08-30 | Method and apparatus for exact leading zero prediction for a floating-point adder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0695851A true JPH0695851A (ja) | 1994-04-08 |
| JP3312155B2 JP3312155B2 (ja) | 2002-08-05 |
Family
ID=25024137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25408192A Expired - Lifetime JP3312155B2 (ja) | 1991-08-30 | 1992-08-28 | 浮動小数点加算器用の正確な先行ゼロ予測のための方法及び装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5204825A (ja) |
| JP (1) | JP3312155B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008096446A1 (ja) * | 2007-02-09 | 2008-08-14 | Fujitsu Limited | 演算処理装置、情報処理装置、および演算方法 |
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|---|---|---|---|---|
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| US5343413A (en) * | 1992-07-06 | 1994-08-30 | Matsushita Electric Industrial Co., Ltd. | Leading one anticipator and floating point addition/subtraction apparatus |
| US5317527A (en) * | 1993-02-10 | 1994-05-31 | Digital Equipment Corporation | Leading one/zero bit detector for floating point operation |
| US5392228A (en) * | 1993-12-06 | 1995-02-21 | Motorola, Inc. | Result normalizer and method of operation |
| US5493520A (en) * | 1994-04-15 | 1996-02-20 | International Business Machines Corporation | Two state leading zero/one anticipator (LZA) |
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| JP3313002B2 (ja) * | 1994-12-02 | 2002-08-12 | 三菱電機株式会社 | 浮動小数点演算装置 |
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| JPH09507941A (ja) * | 1995-04-18 | 1997-08-12 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ｍｕｌｔｉｐｌｙ−ａｄｄ浮動小数点シーケンスにおけるウエイト・サイクルなしのブロック正規化 |
| RU95107478A (ru) * | 1995-05-18 | 1997-02-10 | А.И. Грушин | Способ устранения старших незначащих цифр при вычислениях с плавающей запятой и устройство для его осуществления |
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| US8954833B2 (en) | 2012-06-06 | 2015-02-10 | International Business Machines Corporation | Half width counting leading zero circuit using comparators |
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-
1991
- 1991-08-30 US US07/751,931 patent/US5204825A/en not_active Expired - Lifetime
-
1992
- 1992-08-28 JP JP25408192A patent/JP3312155B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3312155B2 (ja) | 2002-08-05 |
| US5204825A (en) | 1993-04-20 |
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