JPH0275019A

JPH0275019A - 桁上げ選択加算器

Info

Publication number: JPH0275019A
Application number: JP1192471A
Authority: JP
Inventors: Karl Knauer; カール、クナウエル; Winfried Kamp; ウインフリート、カンプ
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1988-07-29
Filing date: 1989-07-25
Publication date: 1990-03-14
Also published as: EP0352549A2; DE58909280D1; EP0352549B1; US5027312A; EP0352549A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はブロック状に分割された加算器セルを有する
桁上げ選択加算器に関するものである。

多数のディジタル論理回路、たとえばディジタルフィル
タ、信号プロセッサおよびマイクロブ、ロセッサでは加
算器が必要とされる。このような加算器に対する最も簡
単な原理は、生じた桁上げが直列にそれぞれ下位のピン
トに対する加算器セルからそれぞれ上位のビットに対す
る加算器セルへ伝達される“波及桁上げ”法である６そ
の際に桁上げ信号の通過時間が主として加算時間を決定
する。

もう１つの原理、桁上げ選択法、では加算器のブロック
状につなぎ合わされた加算器セルは二重化された桁上げ
経路を含んでいる。各１つの桁、にげ経路は１つの加算
器セルの入力端における°゛０”または“１”の１つの
ＦＦ入力側の桁上げ信号に対して使用される。桁上げ経
路のどれがその後の過程で選択されるかは、そこに存在
するブロックの最終段の両個別桁上げ信号およびそのブ
ロック桁上げ信号から形成されるいわゆるブロック桁上
げ信号が設定する。これにより各ブロックのなかの個別
桁上げ信号は先行のブロックの桁」−げ信号に無関係で
ある。

１つの桁上げ選択加算器を構成するためには、少なくと
も２つの異なる加算器セル１、すなわちブロック開始の
際の入力加算器セルと任意の数で続き得る通常加算器セ
ルとが必要とされる。桁Ｊ二げ選択加算器のなかのより
高いオーダーのブロックはより低いオーダーのブロック
のようにより多数の変数入力端および和入力端を含んで
いる。ブロックのなかの各個別加算器セルはそれぞれ２
つの変数入力端、２つの桁上げ入力端および出力端、１
つのブロック桁上げ入力端および出力端ならびに１つの
和出力端を含んでいる。その際に各ブロックのなかの変
数入力端および和出力端の数はできるかぎり、１つのブ
ロックを通る１つの個別桁上げ信号の通過時間がこのブ
１８１ツクまでのブロック桁上げ信号の通過時間和に一
致するように選択されるべきである。ブロック桁−ヒげ
信号は１つのブロックの最初の段のなかで、そこに存在
するブロックの最終の段の両桁］−げ信号およびそのブ
ロック桁上げ信号から形成される。それによって各ブロ
ックの入力段においては個々の桁上げ信号は変数入力端
のみに関係しており、また桁にげ入力端は固定的に°”
低”レベルまたは“高”レベル２′接続されている。桁
上げ選択加算器のなかの桁ｌげ信号は各ブロックを並列
に２つの桁上げ経路のなかで通過し、その際に１つの桁
上げ経路はすべての加算器セルのなかのブロック入力端
における“０”の１つの桁上げ信号のＡＡに対して５、
また第２の桁上げ経路はブロックの入力端における°゛
１”の桁」二げ信号のＡＡに対して実現されている。

その際に加算器セルのなかの桁上げ信号は相異なな仕方
で加算器セルの変数入力端における入力信号と加算器セ
ルの桁上げ入力端における桁上げ信号とに関係している
。

ドイツ連邦共和国特許出願第１’３５３４８６３、Ｉ号
明細書から、加算器回路のなかの桁」二げ信号の通過時
間を、交互に反転相−１−げ入力端および非反転桁ｌげ
出力端を有する加算器セルを非反転桁上げ入力端および
反転桁上げ出力端を有する加算器セルと互いに接続する
ことによって加速し得ることは知られている。

別のドイツ連邦共和国特許出願第ｐ３３２３６０７．　
Ｏに３明細書には、桁上げ選択原理による高速加算器／
減算器が提案されている。この加算器または減算器は、
グループに分割されており、また二重化された桁上げ経
路を設けられている複数の段を含んでいる。これらは個
々のグループの最低値の段のなかのＦＦ入力側の桁上げ
“０”または“１ｎにより動作する。

−Ｆ記の特約出願明細書の加算器回路では、欠点として
、加算器の作動中の処理速度があまりに低いことが判明
している。

〔発明が解決しようとする課題〕

本発明の課題は、高い処理速度を有する桁」二げ選択原
理による加算器回路を提供することである。

〔課題を解決するための手段〕

この課題は、請求項１の特徴部分に記載されている手段
によって解決される。

本発明の実施例は請求項２ないし５にあげられている。

〔実施例〕

以下、図面に示されている実施例により本発明を一層詳
細に説明する。

第１図には１．加算器セルＢＯ，Ｂ１、Ｂ２、・・・Ｂ
ｎを有する１つの桁上げ選択加算器ブロックが示されて
おり、加算器セルＢＯ，Ｂ１、Ｂ２は１つのブロックの
最初の３つの加算器セルを成している。１つの桁上げ選
択加算器を構成するためには、任意の数の加算器ブロッ
クが相前後して接続され、１つのブロックにまとめられ
る加算器セルの数は加算器ブロックのオーダーの上昇と
共に増大する。加算器セルの各々は２つの変数入力端ａ
。、ｔ）ｏ　　：ａＩｓ　ｂ＋　　；ａｇ、ｂｚ、”’
ａｍ、１）３、ブロック桁上げ入力端Ｂ１、。。Ｎ　Ｂ
　１．、＋−；　Ｂ　Ｌ２−１−Ｂ　Ｌ　０ａ、ブロッ
ク桁上げ出力端Ｂ　Ｉ−６，８Ｂ　１．、　０ａ。

Ｂ　Ｌ　０ａ−Ｂ　Ｌ　０ａ、和出力端Ｓ、；Ｓｌ　；
ｓＴ、；・・・Ｓ７、第１および第２の桁−ヒげ入力端
Ｃ０ｏ−５Ｃ１ｏ、；ＣＯ１、、Ｃ１，、；ＣＯ２，、
ｃｌｔ、；−ｃ。

□、Ｃ１１ａおよび第１および第２の桁上げ出力端ｃｏ
０ａ、ｃ　ｌｏｗ；　ｃｏ０ａ、Ｃ１、、；ＣＯ，０ａ
ｃｌｎ；・・・ＣＯ３、１、Ｃ１，１，を含んでいる。

各ブロックは入力加算器セルＢＯならびに第１および第
２の形式の加算器セルから成っており、第１および第２
の形式の加算器セルはブロックのなかで交互に互いに接
続されている。第１のブロックの入力加算器セルＢＯの
第１および第２の桁上げ入力端ＣＯ０，，ｃｉ。。およ
びブロック桁上げ入力端ＢＬ、。

は、桁上げ選択加算器のなかの加算進行に対する固定の
初期条件を予め与えるため、１つの加算に対して１つの
固定の“低”レベル“０″に接続されている。それぞれ
１つの入力加算器セルＢＯの第１および第２の反転桁上
げ出力端ＣＯ，，、Ｃ１−はそれぞれ第１の形式Ｂ１の
加算器セルの第１および第２の反転桁上げ出力端ＣＯ１
，、Ｃ１１−と、またそれぞれ第１の形式の加算器セル
の第１および第２の非反転桁」二げ出力端ＣＯ，，，Ｃ
１，，，はそれぞれ第２の形式Ｂ２の加算器セルの第１
および第２の非反転桁」−げ入力端　ＣＯｚ＊、Ｃ１，
、と接続されており、さらに入力加算器セルＢＯのブロ
ック桁上げ出力端ＢＴ−ｏｓは第１の形式Ｂ１の加算器
セルのブロック桁上げ入力端Ｂ　Ｌ　１６と、また第１
の形式Ｂ１の加算器セルのブロック桁Ｊ−げ出力端ＢＬ
、１１は第２の形式Ｂ２の加算器セルのブロック桁」二
げ入力端ＢＬ０ａと接続されている。１つのブロックの
なかの残りの加算器セルは交互に第１の形式および第２
の形式であり、また類似にそれらの桁上げ入力端および
出力端ならびにそれらのブロック桁上げ入力端および出
力端と互いに接続されている。最後の加算器セルＢｎは
第１の形式であり、また桁上げ選択加算器に対する１つ
のブロックの終端を形成しており、また変数入力端ａ７
、ｂ７および和出力端Ｓ７とならんで両反転桁−１，げ
入力端ＣＯ１％０、Ｃ１１ａ、両非反転桁上げ出力端Ｃ
Ｏ□、Ｃ１゜およびブロック桁上げ入力端および出力端
ＢＬ□、ＢＬＭ、を含んでいる。

第１図かられかるように、加算器ブロックに対するブロ
ック桁上げ信号は入力加算器セルＢＯのなかで形成され
、また加算器ブロックの残りの加算器セルを通じて伝達
される。入力加算器セルのなかでは、先行の加算器ブロ
ックのブロック桁上げ信号および桁上げ信号の新しいブ
ロック桁上一げ信号への評価が行われる。その際に、第
１および第２の反転桁上げ出力端ＣＯ−およびＣ１Ｋに
おいて第１の形式Ｂ１のすぐ次の加算器セルへ渡される
加算器ブロックの入力加算器セルＢＯの桁上げ信号は変
数入力端ａｏ、Ｉハにおける変数のみに関係し、第１お
よび第２の桁上げ入力端Ｃ０ａ−１Ｃ１゜。における桁
上げ信号には関係しない、しかし、加算器ブロックのな
かの第１および第２の形式Ｂ１、Ｂ２の残りの加″Ｘｌ
セルに対しては追加的に反転または非反転桁上げ入力端
ＣＯｒｅ、ド「；またはＣＯｘ−１Ｃ１１ａに８ける桁
上げ信号を非反転または反転桁上げ出力端Ｃ０１６、Ｃ
・Ｉ　ＩｍまたはＣＯ□、Ｃ１１ａにおける桁上げ信号
に対して考慮に入れる必要がある。第１図による第１お
よび第２の形式Ｂ１、Ｂ２の加算器セルの交互の配置は
個々の加算器セルの桁上げ経路のなかの桁上げ信号を加
速し、従ってまた桁上げ選択加算器の処理速度を上昇さ
せる役割をする。

第２図には、桁上げ選択加算器において各ブロックの最
初に存在するような入力加算器セルのブロック回路図が
示されている。この場合、入力加算器セルは２つのナン
ドゲートＮＡＮＤ１、ＮＡＮＤ２．５つのインバータ１
１、Ｉ３、Ｉ４、Ｉ５、Ｉ６、ＩつのノアゲーｈＮＯＲ
１，１つのアンドノアゲートＡＮＤＮＯＲｈ　２つのｐ
チャネル電界効果トランジスタＰ５、Ｂ６およびｎチャ
ネル電界効果トランジスタＮ５、Ｎ６を含んでいる。

第１の変数Δ内端ａ０は第１のナンドゲート−ＮＡＮＤ
Ｉの第１の入力端およびノアゲートＮ０Ｒ１の第１の入
力端と、また第２の変数入力端ｂ０は第１のナンドゲー
トＮＡＮＤ　１の第２の入力端およびノアゲートＮＯＲ
Ｉの第２の入力端と接続されている。第１のナンドゲー
トＮＡＮＤＩの出力端は第１の反転桁上げ出力端Ｃｏ０
ａを形成し２ており、また同時に第２のナンドゲートＮ
ＡＮＤ２の第１の入力端に接続されており、他方におい
てノアゲートＮ０Ｒ１の出力端は第２の反転桁」−げ出
力端Ｃ１゜、を成しており、また第１のインバータ［１
を介して第２のナンドゲートＮＡＮＤ２の第２の端子と
接続されている。第１の桁上げ入力端ＣＯ，，はアンド
ノアゲートＡＮＤＮＯＲ１のノア入力端に、また第２の
桁上げ入力端Ｃｌｌ１．、およびブロック桁上げ入力端
　Ｂ　Ｉ−ｏ。はそれぞれアンドノアゲートＡＮＤＮＯ
Ｒ１のアンド入力端に接続されており、アンドノアゲー
トＡＮＤＮＯＲＩの出力端は第２のインバータ■６を介
して入力加算器セルのブロック桁上げ出力端　Ｂ　Ｌ　
ｏ　ｍを形成している。同時にアンドノアゲートＡＮＤ
ＮＯＲ１の出力端は第３のインバータ■５を介して第１
のｐチャネル電界効果トランジスタＰ６のゲートおよび
第１のｎチャネル電界効果［・ランジスタＮ６のゲート
と接続されており、また第２のｐチャネル電界効果トラ
ンジスタＰ５の第１の端子および第２のｎチャネル電界
効果トランジスタＮ５の第１の端子と接続されている。

第２のナンドゲートＮＡＮＤ２の出力端は一方では第２
のｐチャネル電界効果トランジスタＰ５のゲートと、ま
た他方では第１のｐチャネル電界効果トランジスタＰ６
の第１の端子と接続されており、また第４のインバータ
Ｉ３を介して第２のｎチャネル電界効果トランジスタＮ
５のゲートおよび第１のｎチャネル電界効果トランジス
タＮ６の第１の端子と接続されている。第１および第２
のｎチャネル電界効果トランジスタＮ６、Ｎ５の第２の
端子および第１および第２のｐチャネル電界効果トラン
ジスタＰ６、Ｐ５の第２の端子は共通に第４のインバー
タ■４０１つの入力端に接続されており、その出力端に
入力加算器セルの和出力端Ｓ０が配置されている。

第３図には第１の形式の加算器セルのブロック回路図が
示されており、この加Ｘ器セルは第１および第２の桁上
げ入力信号の評価、和形成および桁上げ形成のために２
つの変数に対するゲート装置を有し、またそれぞれ１つ
の変数入力端が２つの変数の１つに対して設けられてい
る。第１の形式の加算器セルのゲート装置は、第１およ
び第２の非反転桁上げ出力端ＣＯ，，、Ｃ１、のキャパ
シタンスの充電がそれぞれ２つのプルアップまたはプル
ダウントランジスタとして作用する第１の非反転桁上げ
出力端Ｃｏ、ｍに対する電界効果トランジスタＰ１、Ｎ
２または第２の非反転桁上げ出力端ＣＩＩＲに対する電
界効果トランジスタＰ３、Ｎ４を介しても、それぞれ第
１および第２の非反転桁上げ出力端ＣＯ，，、Ｃ１８，
に対する２つの直列回路を介しても行われるように形成
されており、その際に直列回路は各１つのインバータゲ
ート■］、Ｉ２および第１の非反転桁上げ出力端Ｃ０１
−に対する各１つの別のトランスファ、トランジスタＮ
１、Ｐ２または第２の非反転桁上げ入力端ｅＩ１、に対
する各１つの別のトランスファトランジスタＮ３、Ｐ４
を含んでいる。

第１の形式の加算器セルは部分的に第２図による入力加
算器セルと同一の構成要素により構成されており、従っ
て同一の参照符号が第３図および第２図中に使用されて
いる。第１の形式の加算器セルは２つのナンドゲートＮ
ＡＮＤ１、ＮＡＮＤ２．５つのインバータ１１、Ｉ２、
Ｉ３、Ｉ４、Ｉ７、ＩつのノアゲートＮＯＲ１，１つの
オアナンドゲート０ＲＮＡＮＤ　１．６つのｎチャネル
電界効果トランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、
Ｎ６および６つのｐチャネル電界効果トランジスタＰ１
、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６から成っている。ここ
でｐチャネル電界効果トランジスタＰ１、Ｐ３はプルア
ンプトランジスタとして、ｎチャネル電界効果トランジ
スタＮ２、Ｎ４ばプルダウントランジスタとして、また
残りの電界効果トランジスタはトランスファトランジス
タとして使用されている。第１の形式の加算器セルの第
１の変数入力端ａ＋　は第１のナンドゲートＮＡＮＤ１
の第１の入力端およびノアゲートＮＯＲ１の第１の入力
端と接続されており、また第２の変数入力端す、は第１
のナンドゲートＮＡＮＤＩの第２の入力端およびノアゲ
ートＮ０ＲＩの第２の入力端と接続されている。第１の
ナンドゲートＮＡＮＤＩの出力端は第１のインバータＩ
２を介して第１のｎチャネルトランスファトランジスタ
Ｎ１の第１の端子および第２のｎチャネルトランスファ
トランジスタＮ３の第１の端子と接続されており、第１
のインバータ■２および第１のｎチャネルトランスファ
トランジスタＮ１ならびに第２のｎチャネルトランスフ
ァトランジスタＮ３および第１のインバータＩ２は各１
つの直列回路を形成しており、また第１のナンドゲート
ＮＡＮＤＩの出力端はさらに第２のナンドゲートＮＡＮ
Ｄ２の第１の入力端および第１および第２のプルアンプ
トランジスタＰ１、Ｐ３の各１つのゲート端子に接続さ
れている。ノアゲートＮ０ＲＩの出力端は第２のインバ
ータ■１を介して第１および第２のｐチャネルトランス
ファトランジスタＰ２、Ｐ４の第１の端子と接続されて
おり、さらに第２のインバータ■１の出力端は第２のナ
ンドゲートＮＡＮＤ２の第２の入力端と接続されており
、さらにノアゲートＮＯＲ１の出力端は第１および第２
のプルダウントランジスタＮ２、Ｎ４の各１つのゲート
端子に接続されている。第１および第２のプルダウント
ランジスタＮ２、Ｎ４の第１の端子は接地電位ＧＮＤと
接続されており、他方において第１および第２のプルア
ップトランジスタＰ１、Ｐ３の第１の端子は供給電圧Ｖ
０と接続されている。第１の反転桁上げ入力端ＣＯ，。

は第１のｎチャネルトランスファトランジスタＮ１およ
び第１のｐチャネルトランスフアトランジスタＰ２の各
１つのゲート端子およびオアナンドゲート０ＲＮＡＮＤ
Ｉのアンド入力端と接続されており、他方において第２
の反転桁」二げ入力端Ｃ１＋−は第２のｎチャネルトラ
ンスファトランジスタＮ３および第２のｐチャネルトラ
ンスファトランジスタＰ４の各１つのゲート端子ならび
にオアナンドゲート０ＲＮＡＮＤＩの第１のすア入内端
と接続されている。第３図による第１の形式の第１の加
算器セルの構成はさらに、第１の非反転出力端ＣＯ０が
第１のｎチャネルトランスファトランジスタＮｌの第２
の端子、第１のｐチャネル［・ランスノアトランジスタ
Ｐ２の第２の端子、第１のプルアップトランジスタＰ１
の第２の端子および第１のプルダウントランジスタＮ２
の第２の端子と接続されており、また第２の非反転桁上
げ出力端Ｃ１，、が第２のｎチャネルトランスファトラ
ンジスタＮ３の第２の端子、第２のｐチャネルトランス
ファトランジスタＰ４の第２の端子、第２のプルアップ
トランジスタＰ３の第２の端子および第２のプルダウン
トランジスタＮ４の第２の端子と接続されているように
行われている。ブロック桁上げ入力端ＢＬ０ａは同時に
ブロック桁上げ出力端ＢＬ０ａを形成しており、また第
３のインバータ■７を介してオアナンドゲート０ＲＮＡ
ＮＤ１の第２のオア入力端と接続されている。オアナン
ドゲート０ＲＮＡＮＤ　１の出力端は第３のｐチャネル
トランスファトランジスタＰ６および第３のｎチャネル
トランスファトランジスタＮ６の各１つのゲート端子な
らびに第４のｐチャネルトランスファトランジスタＰ５
の第１の端子および第４のｎチャネルトランスファトラ
ンジスタＮ５の第１の端子と接続されており、また第２
のナンドゲートＮＡＮＤ２の出力端は第３のｐチャネル
トランスファトランジスタＰ６の第１の端子と、また第
４のインバータ■３を介して第３のｎチャネルトランス
ファトランジスタＮ６の第１の端子および第４のｎチャ
ネルトランスファトランジスタＮ５のゲート端子と接続
されている。さらに第２のナンドゲートＮＡＮＤ２の出
力端は第４のｐチャネルトランスファトランジスタＰ５
のゲート端子と接続されており、また和出力端Ｓ１は第
５のインバータ■４を介してそれぞれ第３および第４の
ｐチャネルトランスファトランジスタＰ６、Ｐ５の第２
の端子と、またそれぞれ第３および第４のｎチャネルＥ
・ランスノアトランジスタＮ６、Ｎ５の第２の端子と接
続されている。

第４図には第２の形式の加算器セルのブロック回路図が
示されており、その際にこの加算器セルは同じく第１お
よび第２の桁上げ入力信号の評価、和形成および桁上げ
形成のために２つの変数に対する１つのゲート装置を有
し、またそれぞれ１つの変数入力端が２つの変数の１つ
に対して設けられている。

第２の形式の加算器セルのゲート装置は、第１および第
２の反転桁上げ出力端ｃｏｔｓ、ｃｘｔａのキャパシタ
ンスの充電がそれぞれ２つのプルアップまたはプルダウ
ントランジスタとして作用する第１の反転桁上げ出力端
ＣＯ□に対する電界効果トランジスタＰ１、Ｎ２または
第１の反転桁−Ｆげ出力端Ｃ１ｚ−に対する電界効果ト
ランジスタＰ３、Ｎ４を介しても、それぞれ第１の反転
桁上げ出力端ＣＯ□に対する２つのトランスファトラン
ジスタＮ１、Ｐ２または第２の反転桁上げ出力端Ｃ１０
に対する電界効果トランジスタＮ３、Ｐ４を介しても行
われるように形成されている。

第２の形式の加算器セルは同じく部分的に第２図による
入力加算器セルまたは第３図による第１の形式の加算器
セルと同一の構成要素により構成されており、従って同
一の参照符号が第４図、第３図および第２図中に使用さ
れている。第２の形式の加算器セルは２つのナンドゲー
トＮＡＮＤ１、ＮＡＮＤ２、ＩつのノアゲートＮ０Ｒ１
、１つのアンドノアゲートＡＮＤＮＯＲ１，４つのイン
バータ■１、Ｉ２、Ｉ３、Ｉ４．６つのｎチャネル電界
効果トランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６
および６つのｐチャネル電界効果トランジスタＰ１、Ｐ
２、Ｐ３、Ｐ４、Ｐ５、Ｐ６から成っている。第３図に
よる第１の形式の加算器セルの場合と同じくｐチャネル
電界効果トランジスタＰｉＳＰ３はプルアンプトランジ
スタとして、。

ｎチャネル電界効果トランジスタＮ２、Ｎ４はプルダウ
ントランジスタとして、また残りの電界効果トランジス
タはトランスファトランジスタとして使用されている。

第１の変数入力端３、は第１のナンドゲートＮＡＮＤ　
１の第１の入力端およびノアゲートＮ０Ｒ１の第１の入
力端と接続されており、また第２の変数入力端す、は第
１のナンドゲートＮＡＮＤＩの第２の入力端およびノア
ゲートＮＯＲ１の第２の入力端と接続されている。第１
のナンドゲートＮＡＮＤＩの出力端は第１のインバータ
Ｉ２を介して第１および第２のプルダウントランジスタ
Ｎ２、Ｎ４の各１つのゲート端子と接続されており、ま
た第１のナンドゲートＮＡＮＤＩの出力端はさらに第１
のｐチャネルトランスファトランジスタＰ２の第１の端
子および第２のｐチャネルトランスファトランジスタＰ
４の第１の端子とも第２のナンドゲートＮＡＮＤ２の第
１の端子とも接続されている。ノアゲート−ＮＯＲ１の
出力端は第２のインバータ１１を介してそれぞれ第１お
よび第２のプルアップトランジスタＰ１、Ｐ３の１つの
ゲート端子と、またナンドゲートＮＡＮＤ２の第２の入
力端と接続されており、またノアゲートＮ０ＲＩの出力
端はさらにそれぞれ第１および第２のｎチャネル電界効
果トランジスタＮ１、Ｎ３の第１の端子に接続されてい
る。

それぞれ第１および第２のプルアップトランジスタＰ１
、Ｐ３の第１の端子は第４図による第２の形式の加算器
セルのなかで供給電圧ｖｌｌｅと、また第１および第２
のプルダウントランジスタＮ２、Ｎ４の第１の端子は接
地電位ＧＮＤと接続されている。第１の非反転桁上げ入
力端ＣＯ！、はそれぞれ第１のｐチャネルトランスファ
トランジスタＰ２および第１のｎチャネルトランスファ
トランジスタＮｌのゲート端子ならびにアンドノアゲー
トＡＮＤＮＯＲ１の１つのオア入力端と接続されており
、また第２の非反転桁上げ入力端Ｃ１１はそれぞれ第２
のｐチャネルトランスファトランジスタＰ４および第２
のｎチャネルトランスファトランジスタＮ３のゲート端
子ならびにアンドノアゲートＡＮＤＮＯＲ１の第１のア
ンド入力端と接続されている。ブロック桁上げ入力端Ｂ
Ｌ□は同時に第２の形式の加算器セルのブロック桁上げ
出力端ＢＬ１を形成しており、また同時にアンドノアゲ
ートＡＮＤＮＯＲ１の第２のアンド入力端に接続されて
いる。第１の反転桁上げ出力端εＬｍはそれぞれ第１の
ｐチャネルトランスファトランジスタＰ２、第１のｎチ
ャネルトランスファトランジスタＮ１、第１のプルダウ
ントランジスタＮ２および第１のプルアップトランジス
タＰ１の第２の端子と接続されており、第２の反転桁上
げ出力端Ｃ１２ａはそれぞれ第２のｐチャネルトランス
ファトランジスタＰ４、第２のｎチャネルトランスファ
トランジスタＮ３、第２のプルダウントランジスタＮ４
および第２のプルアップトランジスタＰ３の第２の端子
と接続されている。アンドノアゲートＡＮＤＮＯＲ１の
出力端は第３のｎチャネルトランスファトランジスタＮ
６のゲート端子、第３のｐチャネルトランスファトラン
ジスタＰ６のゲート端子ならびにそれぞれ第４のｎチャ
ネルトランスファトランジスタＮ５および第４のｐチャ
ネルトランスファトランジスタビ５の第１の端子と接続
されており、また第２のナンドゲートＮＡＮＤ２の出力
端は第３のｎチャネルトランスファトランジスタＮ６の
第１の端子および第４のｎチャネルトランスファトラン
ジスタＮ５のゲート端子と、また第３のインバータＩ３
を介して第４のｐチャネルトランスファトランジスタビ
５のゲート端子および第３のｐチャネルトランスファト
ランジスタＰ６の第１の端子と接続されている。

和出力端Ｓ２は第４のインバータＩ４を介してそれぞれ
第３および第４のｎチャネルトランスファトランジスタ
Ｎ６、Ｎ５の第２の端子と、また第３および第４のｐチ
ャネルトランスファトランジスタＰ６、Ｂ５の第２の端
子と接続されている。

第１および第２の形式の加算器セルの構成の際にはプル
アップトランジスタＰ１．．Ｐ３またはプルダウントラ
ンジスタＮ２、Ｎ４および別のトランスファトランジス
タＮ１、Ｎ３またはＢ２、Ｂ４はゲート装置のなかの１
つの組み合わせゲートの構成要素ではなく、従って１つ
の時間臨界的な伝達経路のなかに挿入されているトラン
スファトランジスタは、先の段に対してわずかなキャパ
シタンスを形成し、しかしその際になお常に低オームの
ソース−ドレイン間バスを成すように最適化されている
。

入力加算器セルおよび第２の形式の加算器セルは大部分
同一に構成されているが、すべてのトランスファトラン
ジスタまたはプルアップおよびプルダウントランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｐ１、Ｂ２、Ｂ３、Ｂ４は省
略されている。入力加算器セルの非反転桁上げ入力端Ｃ
Ｏ０，またはＣ１゜、における桁上げ信号は専らブロッ
ク桁上げ入力端Ｂ　Ｌ。、におけるブロック桁上げ信号
と共通に新しいブロック桁上げ信号の決定のために必要
であるので、入力加算器セルはトランスファトランジス
タを必要とせず、また第１および第２の反転桁上げ出力
端Ｃ００１、Ｃ１゜、における桁上げ、信号は変数入力
端ａｓ、１）ｓにおける変数のみにより決定される。

第１および第２の形式の加算器セルのなかのトランスフ
ァトランジスタＰ２、Ｎ１またはＢ４、Ｎ３は機能的な
課題を有し、他方においてプルアップまたはプルダウン
トランジスタＰ１、Ｂ３またはＮ２、Ｎ４は第１および
第２の桁上げ出力端への供給電圧。または接地電位ＧＮ
Ｄの一層良好な伝達のために定められている。

入力加算器セルのなかでアンドノアゲートＡ　ＮＤＮＯ
Ｒ１は、第２の形式の加算器セルのなかのアンドノアゲ
ートＡＮＤＮＯＲ１と異なり、新しいブロック桁上げ信
号を決定する役割をし、他方において１つの加算器ブロ
ックのその他の加算器セルのなかのブロック桁上げ信号
は単に後段に伝達される。

ナンドゲート−ＮＡＮＤＩおよびノアゲー°トＮ０Ｒ１
から成る変数入力部分は入力加算器セルおよび第１およ
び第２の形式の加算器セルに共通である。入力加算器セ
ルのなかでもその他の加算器セルのなかでも両桁上げ入
力端における桁上げ信号もブロック桁上げ入力端におけ
るブロック桁上げ信号もアンドノアゲートＡＮＤＮＯＲ
ｌまたはオアナンドゲート０ＲＮＡＮＤＩを介してその
つどの和出力部分のなかで変数入力端における変数から
成る和により評価され、また相応の和出力端に伝達され
る。

〔発明の効果〕

本発明によれば、高い処理速度が得られるとともに、加
算器回路を３つの相異なる加算器セルから簡単に構成す
ることができる。

【図面の簡単な説明】

第１図は１つの桁上げ選択加算器ブロックとしての個々
の加算器セルの接続を示す図、第２図は入力加算器セル
のブロック回路図、第３図は第１の形式の加算器セルの
ブロック回路図、第４図は第２の形式の加算器セルのブ
ロック回路図である。３、〜３、・・・第１の変数入力端す、〜ｂ、・・・第２の変数入力端ＢＯ・・・入力加算器セルＢ１・・・第１の形式の加算器セルＢ２・・・第２の形式の加算器セルＢ７・・・桁上げ選択加算器の１つのブロックの第ｎ加
算器セルＣＯ，０ａＣ１ｏ−・・・入力加算器セルの第１または
第２の非反転桁上げ入力端ＣＯ，０ａＣ１゜、・・・入力加算器セルの第１または
第２の反転桁上げ出力端ＣＯ，０ａＣＩ　０ａ・・・第１の形式の加算器セルの
第１または第２の反転桁上げ入万端ＣＯｏ、ＣＩ□・・・第１の形式の加算器セルの第１ま
たは第２の非反転桁上げ出力端ＣＯ□、Ｃ１１ａ０・・・第２の形式の加算器セルの第
１または第２の非反転桁上げ入力端ＣＯｏ、Ｃ１１ａ・・・第２の形式の加算器セルの第１
または第２の反転桁上げ出万端ＧＯ，いＣ１７，・・・桁上げ選択加算器の１つのブロ
ックの第ｎ加算器セルの第１または第２の桁上げ入力端ＣＯ□、Ｃ１ｏ・・・桁上げ選択加算器の１つのブロッ
クの第ｎ加算器セルの第１または第２の桁上げ出力端ＢＬｏいＢＬ０ａ・・・入力加算器セルのブロック桁上
げ入力端またはブロック桁上げ出力端ＢＬｔ−１ＢＬ０・・・第１の形式の加算器セルのブロ
ック桁上げ入力端またはブロック桁上げ出力端ＢＬｔ−１ＢＬ０ａ・・・第２の形式の加算器セルのブ
ロック桁上げ入力端またはブロック桁上げ出力端ＢＬ０ａ０ａＢＬ□・・・桁上げ選択加算器の１つのブ
ロックの第ｎ加算器セルのブロック桁上げ入力端またはブロック桁上げ出力端Ｓｏ・・・入力加算器セルの和出力端Ｓ１・・・第１の形式の加算器セルの和出力端Ｓ、・・
・第２の形式の加算器セルの和出力端Ｓ７・・・桁上げ
選択加算器の１つのブロックの第ｎ加算器セルの和出力
端ＡＮＤＮＯＲ１・・・アンドノアゲート０ＲＮＡＮＤＩ
・・・オアナンドゲートＮＡＮ１）１、ＮＡＮＤ２・・
・ナンドゲートＮ０ＲＩ・・・ノアゲート ■１〜Ｉ７・・・インバータＮ１〜Ｎ６・・・ｎチャネル電界効果トランジスタＰ１
〜Ｐ６・・・Ｐチャネル電界効果トランジスタＶｌｌ１
１・・・供給電圧ＧＮＤ・・・接地電位ＩＧ　１

Claims

【特許請求の範囲】１）ブロック状に分割された加算器セルを有する桁上げ
選択加算器であって、各加算器セルが２つの変数入力端
（ａ＿０、ｂ＿０；ａ＿１、ｂ＿１；ａ＿２、ｂ＿２・
・・ａ＿ｎ；ｂ＿ｎ）、１つのブロック桁上げ入力端（
ＢＬ＿０＿ａ；ＢＬ＿１＿ａ；ＢＬ＿２＿ａ・・・ＢＬ
＿ｎ＿ａ）、１つのブロック桁上げ出力端（ＢＬ＿０＿
ａ；ＢＬ＿１＿ａ；ＢＬ＿２＿ａ・・・ＢＬ＿ｎ＿ａ）
、１つの和出力端（Ｓ＿０；Ｓ＿１、Ｓ＿２、・・・Ｓ
＿ｎ）、第１および第２の桁上げ入力端（Ｃ０＿０＿ａ
、Ｃ１＿０＿ａ；＠Ｃ０＿１＿ａ＠、＠Ｃ１＿１＿ａ＠
；Ｃ０＿２＿ａ、Ｃ１＿２＿ａ；・・・＠Ｃ０＿０＿ｎ
＠、＠Ｃ１＿ｎ＿ａ＠）並びに第１および第２の桁上げ
出力端（＠Ｃ０＿０＿ａ＠、＠Ｃ１＿ｎ＿ａ＠；Ｃ０＿
１＿ａ、Ｃ１＿１＿ａ；＠Ｃ０＿２＿ａ＠、＠Ｃ１＿２
＿ａ；・・・Ｃ０＿ｎ＿ａ、Ｃ１＿ｎ＿ａ）を、また各
ブロックが１つの入力加算器セル並びに第１および第２
の形式の特定の数の加算器セルを含んでおり、第１のブ
ロックの入力加算器セルの第１および第２の桁上げ入力
端（Ｃ０＿０＿ａ；Ｃ１＿０＿ａ）およびブロック桁上
げ入力端（ＢＬ＿０＿ａ）が別の変数入力端を成してお
り、それぞれ１つの入力加算器セルの第１および第２の
反転桁上げ出力端（＠Ｃ０＿０＿ａ＠、＠Ｃ１＿０＿ａ
＠）がそれぞれ第１の形式の１つの加算器セルの第１お
よび第２の反転桁上げ入力端（＠Ｃ０＿１＿ａ＠、＠Ｃ
１＿１＿ａ）と、またそれぞれ第１の形式の加算器セル
の第１および第２の非反転桁上げ出力端（Ｃ０＿１＿ａ
、Ｃ１＿１＿ａ）がそれぞれ第２の形式の１つの加算器
セルの第１および第２の非反転入力端（Ｃ０＿１＿ａ、
Ｃ１＿２＿ａ）と接続されており、入力加算器セルのブ
ロック桁上げ出力端（ＢＬ＿０＿ａ）が第１の形式の加
算器セルのブロック桁上げ入力端（ＢＬ＿１＿ａ）と、
また第１の形式の加算器セルのブロック桁上げ出力端（
ＢＬ＿１＿ａ）が第２の形式の加算器セルのブロック桁
上げ入力端（ＢＬ＿２＿ａ）と接続されており、１つの
ブロックのなかのその他の加算器セルが交互に第１の形
式および第２の形式であり、また桁上げ入力端および出
力端を介して、またブロック桁上げ入力端および出力端
を介して同じく互いに接続されており、入力加算器セル
および第１および第２の形式の加算器セルが第１および
第２の桁上げ入力信号の評価のため、和形成のため、ま
た桁上げ形成のため２つの変数に対するゲート装置を有
し、またそれぞれ変数入力端が２つの変数の１つに対し
て設けられている桁上げ−選択加算器において、第１の
形式の加算器セルのゲート装置が、第１および第２の非
反転桁上げ出力端（Ｃ０＿１＿ａ、Ｃ１＿１＿ａ）のキ
ャパシタンスの充電がそれぞれプルアップまたはプルダ
ウントランジスタとして作用する電界効果トランジスタ
（Ｐ１、Ｐ３；Ｎ２、Ｎ４）を介しても、第１および第
２の非反転桁上げ出力端（Ｃ０＿１＿ａ、Ｃ１＿１＿ａ
）に対する２つの直列回路を介しても行われるように形
成されており、直列回路が各１つのインバータゲート（
Ｉ１、Ｉ２）およびトランスファトランジスタとして作用する各１つの電界効果トランジスタ（Ｎ１、Ｐ２；Ｎ
３、Ｐ４）を含んでおり、また第２の形式の加算器セル
のゲート装置が、第１および第２の反転桁上げ出力端（
＠Ｃ０＿２＿ａ＠、＠Ｃ１＿２＿ａ＠）のキャパシタン
スの充電がそれぞれプルアップまたはプルダウントラン
ジスタとして作用する電界効果トランジスタ（Ｐ１、Ｐ
３；Ｎ２、Ｎ４）を介しても、第１および第２の反転桁
上げ出力端（＠Ｃ０＿２＿ａ＠、＠Ｃ１＿２＿ａ＠）に
対するトランスファトランジスタとして作用する２つの
電界効果トランジスタ（Ｎ１、Ｐ２；Ｎ３、Ｐ４）を介
しても行われるように形成されており、またプルアップ
またはプルダウントランジスタとして、またトランスフ
ァトランジスタとして作用する電界効果トランジスタ（
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｐ１、Ｐ２、Ｐ３、Ｐ４）が
ゲート装置のなかの組合わせゲートの構成部分ではない
ことを特徴とする桁上げ選択加算器。２）各加算器セルの変数入力端（ａ＿０、ｂ＿０；・・
・ａ＿１、ｂ＿１；ａ＿２、ｂ＿２；・・・ａ＿ｎ、ｂ
＿ｎ）に与えられている入力信号の加算の際に、その他
の変数入力端が１つの固定“低”レベルと接続されてい
ることを特徴とする請求項１記載の桁上げ選択加算器。３）入力加算器セルが２つのナンドゲート（ＮＡＮＤ１
、ＮＡＮＤ２）、５つのインバータ（Ｉ１、Ｉ３、Ｉ４
、Ｉ５、Ｉ６）、１つのノアゲート（ＮＯＲ１）、１つ
のアンドノアゲート（ＡＮＤＮＯＲ１）、２つのｐチャ
ネル電界効果トランジスタ（Ｐ５、Ｐ６）および２つの
ｎチャネル電界効果トランジスタ（Ｎ５、Ｎ６）を含ん
でおり、第１の変数入力端（ａ＿０）が第１のナンドゲ
ート（ＮＡＮＤ１）の第１の入力端および１つのノアゲ
ート（ＮＯＲ１）の第１の入力端と接続されており、第
２の変数入力端（ｂ＿０）が第１のナンドゲート（ＮＡ
ＮＤ１）の第２の入力端およびノアゲート（ＮＯＲ１）
の第２の入力端と接続されており、第１のナンドゲート
（ＮＡＮＤ１）の出力端が第１の反転桁上げ出力端（＠
Ｃ０＿０＿ａ＠）を形成し、また同時に第２のナンドゲ
ート（ＮＡＮＤ２）の第１の入力端に接続されており、
ノアゲート（ＮＯＲ１）の出力端が第２の反転桁上げ出
力端（＠Ｃ０＿１＿ａ＠）を形成し、また第１のインバ
ータ（１１）を介して第２のナンドゲート（ＮＡＮＤ２
）の第２の端子に接続されており、第１の桁上げ入力端
（Ｃ０＿０＿ａ）がアンドノアゲート（ＡＮＤＮＯＲ１
）のノア入力端に、また第２の桁上げ入力端（Ｃ１＿０
＿ａ）およびブロック桁上げ入力端（ＢＬ＿０＿ａ）が
それぞれアンドノアゲート（ＡＮＤＮＯＲ１）の１つの
アンド入力端に接続されており、アンドノアゲート（Ａ
ＮＤＮＯＲ１）の出力端が第２のインバータ（Ｉ６）を
介して入力加算器セルのブロック桁上げ出力端（ＢＬ＿
０＿ｎ）を形成しており、またアンドノアゲート（ＡＮ
ＤＮＯＲ１）の出力端が第３のインバータ（１５）を介
して第１のｐチャネル電界効果トランジスタ（Ｐ６）の
ゲートおよび第１のｎチャネル電界効果トランジスタ（
Ｎ６）のゲートならびに第２のｐチャネル電界効果トラ
ンジスタ（Ｐ５）の第１の端子および第２のｎチャネル
電界効果トランジスタ（Ｎ５）の第１の端子に接続され
ており、第２のナンドゲート（ＮＡＮＤ２）の出力端が
一方では第２のｐチャネル電界効果トランジスタ（Ｐ５
）のゲートと、また他方では第１のｐチャネル電界効果
トランジスタ（Ｐ６）の第１の端子と接続されており、
また第４のインバータ（１３）を介して第２のｎチャネ
ル電界効果トランジスタ（Ｎ５）のゲートおよび第１の
ｎチャネル電界効果トランジスタ（Ｎ６）の第１の端子
と接続されており、第１および第２のｎチャネル電界効
果トランジスタ（Ｎ６、Ｎ５）の第２の端子および第１
および第２のｐチャネル電界効果トランジスタ（Ｐ６、
Ｐ５）の第２の端子が第５のインバータ（１４）の入力
端に接続されており、また第５のインバータ（１４）の
出力端が入力加算器セルの和出力端（Ｓ＿０）を形成し
ていることを特徴とする請求項１または２記載の桁上げ
選択加算器。４）第１の形式の加算器セルが２つのナンドゲート（Ｎ
ＡＮＤ１、ＮＡＮＤ２）、５つのインバータ（Ｉ１、Ｉ
２、Ｉ４、Ｉ７）、１つのノアゲート（ＮＯＲ１）、１
つのオアナンドゲート（ＯＲＮＡＮＤ１）、６つのｎチ
ャネル電界効果トランジスタ（Ｎ１、Ｎ２、Ｎ３、Ｎ４
、Ｎ５、Ｎ６）および６つのｐチャネル電界効果トラン
ジスタ（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６）を含ん
でおり、第１の形式の加算器セルの第１の変数入力端（
ａ＿１）が第１のナンドゲート（ＮＡＮＤ１）の第１の
入力端およびノアゲート（ＮＯＲ１）の第１の入力端と
接続されており、第２の変数入力端（ｂ＿１）が第１の
ナンドゲート（ＮＡＮＤ１）の第２の入力端およびノア
ゲート（ＮＯＲ１）の第２の入力端と接続されており、
第１のナンドゲート（ＮＡＮＤ１）の出力端が第１のイ
ンバータ（１２）を介して第１のｎチャネル電界効果ト
ランジスタ（Ｎ１）の第１の端子および第２のｎチャネ
ル電界効果トランジスタ（Ｎ３）の第１の端子と接続さ
れており、第１のインバータ（１２）および第１のｎチ
ャネル電界効果トランジスタ（Ｎ１）ならびに第２のｎ
チャネル電界効果トランジスタ（Ｎ３）および第１のイ
ンバータ（１２）が各１つの直列回路を形成しており、
第１のナンドゲート（ＮＡＮＤ１）の出力端が第２のナ
ンドゲート（ＮＡＮＤ２）の第１の入力端および第１お
よび第２のｐチャネル電界効果トランジスタ（Ｐ１、Ｐ
３）の各１つのゲート端子と接続されており、第１およ
び第２のｐチャネル電界効果トランジスタ（Ｐ１、Ｐ３
）の各１つの第１の端子が供給電圧（Ｖ＿Ｄ＿Ｄ）と接
続されており、ノアゲート（ＮＯＲ１）の出力端が第２
のインバータ（Ｉ１）を介して第３および第４のｐチャ
ネル電界効果トランジスタ（Ｐ２、Ｐ４）の第１の端子
と接続されており、第２のインバータ（１１）の出力端
が第２のナンドゲート（ＮＡＮＤ２）の第２の入力端と
接続されており、ノアゲート（ＮＯＲ１）の出力端が第
３および第４のｎチャネル電界効果トランジスタ（Ｎ２
、Ｎ４）の各１つのゲート端子に接続されており、第３
および第４のｎチャネル電界効果トランジスタ（Ｎ２、
Ｎ４）の第１の端子が接地電位（ＧＮＤ）と接続されて
おり、第１の反転桁上げ入力端（＠Ｃ０＿１＿ａ＠）が
第１のｎチャネル電界効果トランジスタ（Ｎ１）および
第３のｐチャネル電界効果トランジスタ（Ｐ２）の各１
つのゲート端子並びにオアナンドゲート（ＯＲＮＡＮＤ
１）の１つのナンド入力端と接続されており、第２の反
転桁上げ入力端（＠Ｃ１＿１＿ａ＠）が第２のｎチャネ
ル電界効果トランジスタ（Ｎ３）および第４のｐチャネ
ル電界効果トランジスタ（Ｐ４）の各１つのゲート端子
ならびにオアナンドゲート（ＯＲＮＡＮＤ１）の第１の
オア入力端と接続されており、第１の非反転桁上げ出力
端（Ｃ０＿１＿ａ）が第１のｎチャネル電界効果トラン
ジスタ（Ｎ１）の第２の端子、第１のｐチャネル電界効
果トランジスタ（Ｐ１）の第２の端子、第３のｐチャネ
ル電界効果トランジスタ（Ｐ２）の第２の端子および第
３のｎチャネル電界効果トランジスタ（Ｎ２）の第２の
端子と接続されており、第２の非反転桁上げ出力端（Ｃ
１＿１＿ａ）が第２のｎチャネル電界効果トランジスタ
（Ｎ３）の第２の端子、第２のｐチャネル電界効果トラ
ンジスタ（Ｐ３）の第２の端子、第４のｐチャネル電界
効果トランジスタ（Ｐ４）の第２の端子ならびに第４の
ｎチャネル電界効果トランジスタ（Ｎ４）の第２の端子
と接続されており、ブロック桁上げ入力端（ＢＬ＿１＿
ａ）がブロック桁上げ出力端（ＢＬ＿１＿ａ）を形成し
ており、また第３のインバータ（１７）を介してオアナ
ンドゲート（ＯＲＮＡＮＤ１）の第２のオア入力端と接
続されており、オアナンドゲート（ＯＲＮＡＮＤ１）の
出力端が第５のｐチャネル電界効果トランジスタ（Ｐ６
）および第５のｎチャネル電界効果トランジスタ（Ｎ６
）の各１つのゲート端子ならびに第６のｐチャネル電界
効果トランジスタ（Ｐ５）の第１の端子および第６のｎ
チャネル電界効果トランジスタ（Ｎ５）の第１の端子と
接続されており、第２のナンドゲート（ＮＡＮＤ２）の
出力端が第５のｐチャネル電界効果トランジスタ（Ｐ６
）の第１の端子および第６のｐチャネル電界効果トラン
ジスタ（Ｐ５）のゲート端子と、また第４のインバータ
（Ｉ３）を介して第５のｎチャネル電界効果トランジス
タ（Ｎ６）の第１の端子および第６のｎチャネル電界効
果トランジスタ（Ｎ５）のゲート端子と接続されており
、また和出力端（Ｓ＿１）が第５のインバータ（Ｉ４）
を介してそれぞれ第５および第６のｐチャネル電界効果
トランジスタ（Ｐ６、Ｐ５）の第２の端子と、またそれ
ぞれ第５および第６のｎチャネル電界効果トランジスタ
（Ｎ６、Ｎ５）の第２の端子と接続されていることを特
徴とする請求項１または２記載の桁上げ選択加算器。５）第２の形式の加算器セルが２つのナンドゲート（Ｎ
ＡＮＤ１、ＮＡＮＤ２）、１つのノアゲート（ＮＯＲ１
）、１つのアンドノアゲート　（ＡＮＤＮＯＲ１）、４
つのインバータ（Ｉ１、Ｉ２、Ｉ３、Ｉ４）、６つのｎ
チャネル電界効果トランジスタ（Ｎ１、Ｎ２、Ｎ３、Ｎ
４、Ｎ５、Ｎ６）および６つのｐチャネル電界効果トラ
ンジスタ（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６）を含
んでおり、第１の変数入力端（ａ＿２）が第１のナンド
ゲート（ＮＡＮＤ１）の第１の入力端およびノアゲート
（ＮＯＲ１）の第１の入力端と接続されており、第２の
変数入力端（ｂ＿２）が第１のナンドゲート（ＮＡＮＤ
１）の第２の入力端およびノアゲート（ＮＯＲ１）の第
２の入力端と接続されており、第１のナンドゲート（Ｎ
ＡＮＤ１）の出力端が第１のインバータ（Ｉ２）を介し
て第１および第２のｎチャネル電界効果トランジスタ（
Ｎ２、Ｎ４）の各１つのゲート端子と接続されており、
第１のナンドゲート（ＮＡＮＤ１）の出力端が第１のｐ
チャネル電界効果トランジスタ（Ｐ２）の第１の端子お
よび第２のｐチャネル電界効果トランジスタ（Ｐ４）の
第１の端子とも第２のナンドゲート（ＮＡＮＤ２）の第
１の端子とも接続されており、第１および第２のｎチャ
ネル電界効果トランジスタ（Ｎ２、Ｎ４）の第１の端子
がそれぞれ接地電位（ＧＮＤ）と接続されており、ノア
ゲート（ＮＯＲ１）の出力端が第２のインバータ（Ｉ１
）を介してそれぞれ第３および第４のｐチャネル電界効
果トランジスタ（Ｐ１、Ｐ３）の１つのゲート端子およ
び第２のナンドゲート（ＮＡＮＤ２）の第２の入力端と
接続されており、ノアゲート（ＮＯＲ１）の出力端がそ
れぞれ第３および第４のｎチャネル電界効果トランジス
タ（Ｎ１、Ｎ３）の第１の端子と接続されており、それ
ぞれ第３および第４のｐチャネル電界効果トランジスタ
（Ｐ１、Ｐ３）の第１の端子が供給電圧（Ｖ＿Ｄ＿Ｄ）
と接続されており、第１の非反転桁上げ入力端（Ｃ０＿
２＿ａ）がそれぞれ第１のｐチャネル電界効果トランジ
スタ（Ｐ２）および第３のｎチャネル電界効果トランジ
スタ（Ｎ１）のゲート端子ならびにアンドノアゲート（
ＡＮＤＮＯＲ１）の第１のノア入力端と接続されており
、また第２の非反転桁上げ入力端（Ｃ１＿２＿ａ）がそ
れぞれ第２のｐチャネル電界効果トランジスタ（Ｐ４）
および第４のｎチャネル電界効果トランジスタ（Ｎ３）
のゲート端子ならびにアンドノアゲート（ＡＮＤＮＯＲ
１）の第１のアンド入力端と接続されており、ブロック
桁上げ入力端（ＢＬ＿２＿ａ）がアンドノアゲート（Ａ
ＮＤＮＯＲ１）の第２のアンド入力端に接続されており
、またブロック桁上げ出力端（ＢＬ＿２＿ｒを形成して
おり、第１の反転桁上げ出力端（＠Ｃ０＿２＿ａ＠）が
それぞれ第１のｐチャネル電界効果トランジスタ（Ｐ２
）、第１のｎチャネル電界効果トランジスタ（Ｎ２）、
第３のｎチャネル電界効果トランジスタ（Ｎ１）および
第３のｐチャネル電界効果トランジスタ（Ｐ１）の第２
の端子と接続されており、第２の反転桁上げ出力端（＠
Ｃ１＿１＿ａ＠）がそれぞれ第２のｐチャネル電界効果
トランジスタ（Ｐ４）、第２のｎチャネル電界効果トラ
ンジスタ（Ｎ４）、第４のｎチャネル電界効果トランジ
スタ（Ｎ３）および第４のｐチャネル電界効果トランジ
スタ（Ｐ３）の第２の端子と接続されており、アンドノ
アゲート（ＡＮＤＮＯＲ１）の出力端が第５のｎチャネ
ル電界効果トランジスタ（Ｎ６）のゲート端子、第５の
ｐチャネル電界効果トランジスタ（Ｐ６）のゲート端子
ならびにそれぞれ第６のｎチャネル電界効果トランジス
タ（Ｎ５）のゲート端子および第６のｐチャネル電界効
果トランジスタ（Ｐ５）の第１の端子と接続されており
、第２のナンドゲート（ＮＡＮＤ２）の出力端が第５の
ｎチャネル電界効果トランジスタ（Ｎ６）の第１の端子
および第６のｎチャネル電界効果トランジスタ（Ｎ５）
のゲート端子と、また第３のインバータ（Ｉ３）を介し
て第６のｐチャネル電界効果トランジスタ（Ｐ５）およ
び第５のｐチャネル電界効果トランジスタ（Ｐ６）の第
１の端子と接続されており、また和出力端（Ｓ＿２）が
第４のインバータ（Ｉ４）を介してそれぞれ第５および
第６のｎチャネル電界効果トランジスタ（Ｎ６、Ｎ５）
の第２の端子と、またそれぞれ第５および第６のｐチャ
ネル電界効果トランジスタ（Ｐ６、Ｐ５）の第２の端子
と接続されていることを特徴とする請求項１または２記
載の桁上げ選択加算器。