JPH08185309A

JPH08185309A - ４倍精度演算の実行方法

Info

Publication number: JPH08185309A
Application number: JP7258341A
Authority: JP
Inventors: Peter Markstein; ピーター・マークシュタイン; Clemens Roothaan; クレメンス・ルーサーン; Dennis Brzezinski; デニス・ブルゼジンスキ
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1994-10-27
Filing date: 1995-10-05
Publication date: 1996-07-16
Also published as: DE19540102C2; US5631859A; DE19540102A1; GB2294565A; GB9521847D0

Abstract

(57)【要約】【課題】拡張倍精度ハードウェア上で正確な丸めを伴う
４倍精度浮動小数点演算を実行できる浮動小数点処理シ
ステムを提供する。【解決手段】最初に、演算対象の４倍精度数量をペアと
しての２つの拡張倍精度数量に変換する。次に、変換し
た拡張倍精度数量ペアに対して所望の拡張倍精度算術演
算を実行する。演算の結果、丸めが必要となる場合、拡
張倍精度形式に備えられるスティッキー・ビットを活用
して、ユーザが指定するＩＥＥＥ規格準拠の丸めモード
に従って正確な丸めを行う。最後に、演算結果の拡張倍
精度数量ペアを４倍精度数量に変換する。このようにし
て、４倍精度演算機構を備えていないハードウェア上で
４倍精度の浮動小数点演算が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮動小数点演算機
構を持つデータ処理システムに関するもので、特に、４
倍精度浮動小数点演算を４倍精度未満のハードウェア上
で実行する方法および装置に関するものある。

【０００２】

【従来の技術】コンピュータの出現は、複雑な数値計算
を迅速に実行する能力に革命を起こした。例えば、天気
予報は、コンピュータを利用できる前は実用上不可能で
あった。予報は、理論的に可能であっても多くの計算を
必要とするので、コンピュータを使用しない場合は、計
算が完了するまでに時間がかかりすぎ、陳腐化してしま
う。コンピュータの使用によって、コンピュータなしで
は不可能であった天気予報のような計算が可能となっ
た。

【０００３】しかしながら、初期のコンピュータでは、
一部の計算は、あまりにも時間を消費するため実用的で
なかった。また、特殊なコンピュータでは十分高速に実
行できたとしても、汎用コンピュータでは計算速度が非
常に遅くなる計算もあった。しかし、マイクロプロセッ
サの処理能力の向上によって、一層数多くの多種の計算
を適切な時間で実行することができるようになった。1
９８０年代の後半には、マイクロプロセッサ利用のコン
ピュータの処理能力は、年に１.５倍から２倍の率で向
上した。この傾向は今後も続くと予想される。従って、
わずか数年前まではあまりにも遅かったか、またはスー
パーコンピュータや特殊コンピュータでのみ可能であっ
たような計算が現在では可能である。

【０００４】時間消費的計算の多くは、反復的なプロシ
ージャである。反復的なプロシージャは、丸め(roundin
g)誤差が累算されるため不正確な結果を生む傾向があ
る。浮動小数点演算においては、すべての計算が、一定
量の丸め誤差を伴う。丸め誤差による小さい精度の損失
が、何回かの繰返しの後、大きな不正確さに増大するこ
とがある。

【０００５】丸め誤差の１つの例は、無理数を固定ビッ
ト数で表す場合である。最終結果の正確度は、中間結果
のために使われる有効桁数に比例する。最近のアーキテ
クチャが高度に反復的なプロシージャを実行可能にする
ので、そのようなプロシージャの結果の精度を維持する
ため、多くの有効桁数を持つ形式で中間結果を記憶させ
ることが必要とされる。

【０００６】大きい有効桁数に対する別の動機づけは、
大きさが非常に異なる数量を伴う算術演算の問題、例え
ば、非常に大きい数量への非常に小さい数量の加算の問
題である。浮動小数点加算に関するプロシージャは、通
常、両方の数量が同じ指数部を持つように、各オペラン
ドの有効桁数を合わせる。次に、有効桁を加算する。次
に、有効桁加算が桁あふれする場合、プロシージャは、
結果の指数部を増分させる。有効桁調整プロセスは、１
つの（または両方の）有効桁をシフトすることを必要と
する。有効桁のシフトによって、有効桁の一部のビット
が消失することがある。そのような消失は、有効桁記憶
領域の使用可能なフィールドを越えて有効桁をシフトさ
せることに起因する。従って、精度の過大な損失なしに
シフトを行なうことができる範囲を拡張することによっ
て一層大きい有効桁数を取り扱うことを可能にすること
が必要とされる。

【０００７】ＩＥＥＥ規格７５４は、単精度について２
３ビットの小数フィールド、倍精度について５２ビット
の小数フィールドを定めている。これらの形式は、それ
ぞれ約７桁および１６桁の１０進数に対応する。倍精度
を使用する場合でさえ計算が不正確なことがある。従っ
て、なお一層高い精度の浮動小数点計算のための手段を
提供することが必要とされる。

【０００８】

【発明が解決しようとする課題】４倍精度用のハードウ
ェアを構築することは可能ではあるが、そのようなハー
ドウェアは一般的に望ましくない。４倍精度ハードウェ
アは、１２８ビット幅のデータ経路と算術論理ユニット
(ＡＬＵ)を必要とする。そのようなデータ経路および大
規模なＡＬＵは、さもなければ他の機構のために使用す
ることができるマイクロプロセッサ・チップ上の領域を
使用する。更に、一層広い幅のデータ経路およびＡＬＵ
は、一層大きいチップ領域を占有するばかりではなく、
実行時間の一層長い遅延を意味する。一部の計算に関し
て４倍精度が望ましいか必要であっても、別の計算に関
しては倍精度または単精度で十分な場合がある。真正の
４倍精度プロセッサ上ではデータ経路幅が広いため、そ
のようなハードウエア上の単精度および倍精度計算速度
は、単精度および倍精度ハードウェア上の場合よりも遅
い。従って、不当に倍精度および単精度の計算を遅くす
ることなく速い４倍精度計算を提供することが必要とさ
れる。

【０００９】ハードウェアを変更することなく倍精度ハ
ードウェア上で４倍精度計算を提供することは可能であ
る。しかしながら、そのような実施では、４倍精度計算
の実行がソフトウェアに非常に依存するので、計算速度
は非常に遅く、許容できない。従って、低い精度の計算
を遅くすることなく高精度の計算を可能にするための技
術改良が必要とされる。

【００１０】

【課題を解決するための手段】本発明は、広義には、倍
精度プロセッサ上で４倍精度計算を可能にするものであ
る。本発明は、浮動小数点数値を拡張倍精度形式で処理
する浮動小数点演算機構を含む。本発明の浮動小数点演
算機構は、真正の４倍精度表示とペアとしての２つの拡
張倍精度表示との間の変換を行う命令を実行するように
動作することができる。上記変換は、倍精度拡張形式の
ペアの数値を加算すれば、正確に等価の４倍精度数値に
なるように行われる。本発明の浮動小数点演算機構は、
ＩＥＥＥ−７５４規格に規定の丸めモードに準拠して、
倍の（すなわち２つの）拡張倍精度表示の浮動小数点数
の正確な丸めを行う命令を実行する。

【００１１】本発明は、４倍精度数値をペアとして２つ
の拡張倍精度数値に変換するためのツールをユーザに提
供する。拡張倍精度数値ペア定義の特徴は、ある拡張倍
精度数値のペアが加算される時、無限精度で加算すれ
ば、結果として生ずる和は、正確に対応する４倍精度数
値に等しいことである。拡張倍精度数値ペア定義の第２
の特徴は、２つの数値のうちの位数の大きい方の数値の
指数部は、小さい方の数値より少なくともｎだけ大きい
指数部を持つ（但し、ｎは拡張倍精度ワードの有効数に
おけるビットの数とする）ことである。

【００１２】４倍精度数値を２つの拡張倍精度表示に変
換した後、ユーザは、拡張倍精度ハードウェアを使用し
て、２つの拡張倍精度数値に関する算術演算を実行する
ことができる。これらの算術演算の結果として、別の拡
張倍精度数値のペアが生成される。本発明は、更に、上
記演算の結果である拡張倍精度数値ペアを、ＩＥＥＥ−
７５４規格に準拠するように正確に丸められた４倍精度
数値に変換するツールを提供する。

【００１３】拡張倍精度数値の各々は、４倍精度数値の
指数部フィールドより少くとも１ビット広い指数部フィ
ールドを持つ。更に、従来技術に従って拡張倍精度数値
に含められるビットに加えて、本発明においては、拡張
倍精度数値の各々が、１つの付加ビット、すなわちステ
ィッキー・ビット(sticky bit)を含む。スティッキー・
ビットは、ＩＥＥＥ−７５４丸めモードに準拠して４倍
精度の演算結果を正確に丸めるために使用される。

【００１４】装置としては、本発明は、浮動小数点演算
機構に関連する。本発明は、浮動小数点演算機構をし
て、拡張倍精度用に設計されたハードウェア上で４倍精
度演算を実行することを可能ならしめる。本演算機構
は、データを記憶するための複数ポートを備えた記憶装
置、２つの数値を掛けて積を作成し、２つの数値を加え
て和を作成する演算手段、および乗算、加算、減算、除
算、平方根を含む様々な４倍精度演算に関するマイクロ
コードを含む。

【００１５】

【発明の実施の形態】本発明は、浮動小数点演算機構に
おける使用を意図する。本発明は、ハードウェアによっ
て提供される精度の２倍までの精度を持つ正確なＩＥＥ
Ｅ−７５４規格に準拠した形式の数値を浮動小数点演算
機構が生成することを可能にするものである。好ましく
は、本発明は、Ｎビット近似値（半精度）から２Ｎビッ
ト近似値（全精度）を生成する。例えば、ハードウェア
が倍精度の演算結果を提供することができるならば、本
発明は４倍精度演算結果を提供する。本発明は、多倍精
度数値に等しく適用できる。多倍精度数値とは、４倍精
度より大きい精度を持つ数値という意味である。これら
の数値は、単精度浮動小数点アレイに記憶することがで
きる。１つの実施例では、アレイの最初のワードは、絶
対値が浮動小数点数の仮数のワード数を表す整数であ
る。最初のワードの符号は、多倍精度数の符号である。
次のワードは、基数の指数を表す整数である。１０進小
数点は、第１の仮数ワードに従う。これらの数値に対す
る数学的動作を実行するため、既知のソフトウェア・ラ
イブラリ・ルーチンが利用可能である。そのようなルー
チンの例は、Bailey著"A Portable High Performance M
ultiprecision Package（高性能多倍精度可搬パッケー
ジ）"（ RNR Technical Report RNR-90-022, NASA Appl
ied Research Branch, NASA Ames Research Center, Mo
ffett Field,California, May 1992）に記載されてい
る。

【００１６】本発明の実施の形態を、図１ないし図５を
参照しながら以下に記述する。しかし、これらの図に関
する本明細書の詳細な記述は、説明の目的のためのもの
であって、本発明はこれらの限定的実施形態を越えて拡
張することができることは、当業者によって容易に理解
されるであろう。

【００１７】図１は、拡張倍精度ハードウェアを使用し
て４倍精度計算を実行するための浮動小数点演算装置を
備えたプロセッサ１００のブロック図である。プロセッ
サ１００は、少なくとも１つの特殊機構１０３に接続す
る中央処理装置（ＣＰＵ）１０１を含む。ＣＰＵ１０１
は、更に、バス１１１を経由して、変換ルックアサイド
・バッファ（ＴＬＢ）１０５、キャッシュ１０７および
浮動小数点演算ユニット（ＦＰＵ）１０９に接続してい
る。好ましい実施例においては、ＦＰＵ１０９は、乗加
算融合（ＭＡＦ）設計のＦＰＵである。ＦＰＵ１０９の
詳細は、図２ないし図５を参照しながら後述する。プロ
セッサ１００は、キャッシュ１０７およびＴＬＢ１０５
に接続する中央バス１１３経由で他のプロセッサおよび
周辺装置に接続している。

【００１８】図２は、本発明の１つの好ましい実施例に
従った浮動小数点演算ユニット１０９のブロック図であ
る。図２に示される浮動小数点演算ユニット１０９は、
乗加算融合（ＭＡＦ）ＦＰＵである。すなわち、乗算と
加算が１つのアトミック動作として発生するように、す
なわち、基本動作がａ＋ｂ＊ｃであるように、乗算装置
と加算機が融合されている。加算はａ＋１＊ｃ、乗算は
０＋ｂ＊ｃとして実行される。

【００１９】プロセッサ１００は実用精度Ｎビットを持
つ。１つの好ましい実施例では、プロセッサ１００の実
用精度はＩＥＥＥ−７５４規格の倍精度である。図３の
（ａ），（ｂ）および（ｃ）は、種々の浮動小数点デー
タ・タイプを示し、図３の（ｄ）は、プロセッサ１００
によって使用される１つの特定データ形式を示す。図３
の（ａ）は、ＩＥＥＥ−７５４規格の単精度浮動小数点
形式のフィールドを示している。これは、単一の符号ビ
ット、８ビット指数部および２３ビット小数部を含む。
図３の（ｂ）は、ＩＥＥＥ−７５４規格の倍精度形式を
示す。これは、単一の符号ビット、１１ビット指数部お
よび５２ビット小数部を含む。図３の（ｃ）は、４倍精
度形式を示す。これは、単一の符号ビット、１５ビット
指数部および１１２ビット小数部を含む。プロセッサ１
００は、メモリ上で、１つの４倍精度数値を２つの隣接
する６４ビット・ワードに記憶する。図３の（ｄ）は、
拡張倍精度の８１ビット浮動小数点表示形式を示す。拡
張倍精度形式は、単一の符号ビット、１６ビット指数
部、明示的整数ビットおよび６３ビット小数部を含む。
図３の（ｄ）の形式は、また、以下に詳細に記述するス
ティッキー・ビット（ＳＢ）を含む。

【００２０】例示の目的のため、本発明は、ＩＥＥＥ−
７５４準拠の拡張倍精度の実用精度、すなわち、８１ビ
ットのワード幅であって、図３の（ｄ）に規定されてい
るように４倍精度に等しい拡張精度を持つものとして記
述される。この例に対する代替策は多くあり、本発明
が、本発明の実施形態の範囲内でそのような代替策も包
含するものであると解釈されるべきことは、当業者によ
って認められるであろう。

【００２１】図４は、線形コンピュータ・メモリ４００
の１部を示す。図示のように、メモリは、６４ビット
幅、すなわち、各メモリ・アドレスは、６４ビット数量
に対応する。代替実施例では、各アドレスは、８ビット
数量（１バイト）に対応し、各６４ビット・ワードは、
次または前の６４ビット・ワードに続く８個のアドレス
位置である。

【００２２】メモリ位置４０１において、単精度数量が
記憶される。すなわち、符号ビット、指数部および小数
部がメモリ幅の半分を占める。ＩＥＥＥ−７５４規格の
単精度の場合、それは６４ビット幅メモリのうちの３２
ビットに対応する。メモリ位置４０３は、ＩＥＥＥ−７
５４規格の倍精度数値を図示する。メモリ位置４０５お
よび４０７は、１つの４倍精度数値に対応する。この４
倍精度数値の第１のメモリ位置は、符号ビット、指数部
および小数部の上位有効桁部分を含み、第２のメモリ位
置は、小数部の残りを含む。このようにして、２つのメ
モリ位置が連結されると、それらは、数値の４倍精度表
示に対応する。

【００２３】図２に戻って、ＦＰＵ１０９は、情報をレ
ジスタ・ファイル２０２へロードするためおよびレジス
タ・ファイル２０２からの情報を記憶するためのメモリ
・システム２２８へ接続している。レジスタ・ファイル
２０２は、図３の（ｄ）に示されている拡張倍精度形式
で情報を記憶する。従って、好ましい実施例では、レジ
スタ・ファイル２０２における各レジスタは、８２ビッ
ト幅である。レジスタ・ファイル２０２の各レジスタ
は、レジスタに保持される数値を正しく丸めるために使
われるスティッキィ・ビット（ＳＢ）と呼ばれるビット
を含む点に注意する必要がある。「スティッキー・ビッ
ト」および丸めについての詳細は後述する。

【００２４】メモリ２２８からレジスタ・ファイル２０
２へ４倍精度数量をロードする動作によって、４倍精度
数量の最初の６４ビットワードがメモリから１つのレジ
スタの下位６４ビットへ、そして４倍精度数量の第２の
６４ビット・ワードがメモリから第２のレジスタの下位
６４ビットへ転送される。好ましい実施例においては、
これらの転送は、レジスタ仕様に完全な柔軟性を与える
ため、通常２つの命令で実行される。しかし、代替的実
施例では、アドレス・レジスタの奇数・偶数ペアリング
を用いて１つの命令だけで転送が行われる。

【００２５】複数ポート・レジスタ・ファイル２０２
は、読取りポートＡ、Ｂ、ＣおよびＤおよび書込みポー
トＥ、ＦおよびＧを含む。乗算ユニット２０４は、読取
りポートＡおよびＢから被乗数と乗数を受け取り、積を
作成する。位置合せシフト器２０６は、読取りポートＤ
から加数を受け取り、乗算ユニット２０４からの信号２
０７を使用して積の指数に従って、加数の位置あわせを
行う。

【００２６】３：２桁上げ保存加算器２０８は、乗算ユ
ニット２０４および位置合せシフト器２０６から入力を
受け取り、桁上げ伝播加算器（ＣＰＡ）２１０へ少くと
も２Ｎビットの出力を提供する。桁上げ伝播加算器２１
０は、集合的に４倍精度データ・マルチプレクサ２３２
と呼ばれる多数のマルチプレクサに供給される２Ｎビッ
ト結果を作成する。４倍精度データ・マルチプレクサ２
３２は、種々のデータ形式の間のマッピングを提供す
る。マッピングは、図３および図４を参照しながら後述
する。次に、４倍精度データ・マルチプレクサ２３２か
らの再マップされた出力が、正規化シフト器２１２によ
って正規化され、丸め増分器２１４によって２Ｎビット
結果に丸められる。次に、丸められた結果が２つのＮビ
ット部分に分割され、それぞれ高位部ラッチ２１６およ
び低位部ラッチ２１８に供給される。マルチプレクサ２
２０は、ラッチ２１６、２１８からラッチされたＮビッ
ト部分を受け取る。マルチプレクサ２２０の出力は、レ
ジスタ・ファイル２０２の書込ポートＦに接続されてい
て、これにより、２つのＮビット部分が、１つは高位部
のためもう１つは低位部のための２つの命令によって、
レジスタ・ファイル２０２に記憶される。

【００２７】制御装置２２２は、命令を受け取り実行す
る。特に、制御装置２２２は、種々の制御信号２２４を
使用して浮動小数点演算機構１０９の回路を制御する。
制御装置２２２は、マイクロコード・メモリ２２６に記
憶されているマイクロコード命令に基づいて制御信号２
２４を生成する。浮動小数点演算機構２００は、拡張倍
精度に作用する多数の命令を自動的に実行するように動
作する。それらの命令には、数値の逆数演算（ＲＥＣＩ
Ｐ）、２つの数値の乗算（ＦＭＰＹ）、２つの数値の加
算（ＦＡＤＤ）および減算（ＦＳＵＢ）、乗算と加算の
融合演算（ＦＭＰＹＡＤＤ）、乗算と減算の融合演算
（ＦＭＰＹＳＵＢ）、およびＦＭＰＹＡＤＤとＦＭＰＹ
ＳＵＢの負数が含まれる。

【００２８】マイクロコード・メモリ２２６は、また、
除算２２６ａ、平方根２２６ｂ、乗算２２６ｃ、加算２
２６ｄおよび減算２２６ｅに関する４倍精度命令を含
む。これらの４倍精度演算命令は、複数の拡張倍精度命
令から合成され、１サイクル以上を必要とする。マイク
ロコード・メモリ２２６は、また、４倍精度と拡張倍精
度との間の変換２２６ｆおよび４倍精度丸め２２６ｇに
関する命令を含む。

【００２９】図５は、制御装置２２２によって実行され
または制御される基本プロシージャの流れ図である。制
御装置２２２が命令を受け取ると、種々の動作が演算ユ
ニット１０９に発生する。先ず、命令がデコードされ
（５０２）、そのオペランドが読み取られる（５０
４）。次に、特別なケースが存在するか否かの判定が行
われる（５０６）。オペランドが通常の数値でない場
合、特別ケースが存在する。オペランドが通常の数でな
い場合、動作は、ＩＥＥＥ規格７５４−１９８５に従っ
て「手直し」され（５０８）、次に、数値が初めから通
常であったかのように動作の流れ制御は続く。例えば、
数値の１つが、０.０２×１０^-3である場合、数値を０.
２×１０^-4に手直し（この場合正規化）してから処理を
継続する。

【００３０】次に、命令が、４倍精度演算命令であるか
否かの判定が行われる（５０９）。命令が４倍精度演算
命令でない場合、非４倍命令に対応するマイクロコード
が実行される（５１１）。例えば、命令が加算または乗
算であれば、乗算または加算演算は、図２に示されるよ
うな乗算ユニット２０４および加算器２１０によって従
来技術の形態で実行される。さもなければ、４倍精度命
令のタイプが判定される（５１０ａ、５１０ｂ、５１０
ｃ、５１０ｄ、５１０ｅ、５１０ｆおよび５１０ｇ）。
命令が除算命令であれば、制御装置２２２は、除算マイ
クロコード（２２６ａ）を実行する（５１２）。除算マ
イクロコード（２２６ａ）の完了とともに、制御の流れ
は次の命令をデコードするためステップ５０２へ戻る。
同様に、命令が平方根命令ならば、制御装置２３４は平
方根マイクロコード２２６ｂを実行し（５１６）、その
後次の命令をデコードするためステップ５０２に制御の
流れを戻す。その後、結果が、一時的記憶のためレジス
タ・ファイル２０２に書き戻される（５２２）。

【００３１】制御装置２２２で受け取られた命令が除算
命令または平方根命令である時、制御装置２２２は、除
算および平方根マイクロコード２２６ａおよび２２６ｂ
にそれぞれアクセスして、乗算および加算回路を使用し
て除算および平方根演算を行うために必要とされる反復
プロシージャを実行する。倍精度ハードウェアを使用す
る４倍精度数値に対する除算および平方根演算は、米国
特許出願第08/058,164号の"FLOATING POINT ARITHMETIC
UNIT USING MODIFIED NEWTON-RAPHSON TECHNIQUE FOR
DIVISION AND SQUARE ROOT（除算及び平方根演算のため
の修正ニュートン−パフソン法使用の浮動小数点演算装
置）"に記載されている。

【００３２】命令が変換命令５１０ｆの１つである場
合、適切な変換マイクロコード２２６ｆが実行される
（５２４）。浮動小数点演算ユニットは、４倍データ・
マルチプレクサ２３２を経由して、４倍精度表示と拡張
倍精度表示との間で変換を行うように動作する。好まし
い実施例における４倍精度表示は、図３の（ｃ）に示さ
れている１２８ビット・データ形式である。４倍精度演
算を実行するため、各４倍精度数量Ｑは、図３の（ｄ）
に示されるような高位ワードＸと低位ワードＹという２
つの拡張倍精度量に変換される。ただし、この時、Ｘ＋
Ｙは、無限の精度で加算されたとしても、正確にＱと等
しくなる。高位拡張倍精度ワードＸは、Ｙより大きい指
数部Ｎを持つ。この場合、Ｎは、拡張倍ワードにおける
有効桁のビットの数である。好ましい実施例では、Ｎは
６４である。

【００３３】１つの４倍精度表示から２つの拡張倍精度
量への変換は、QCNVTF (Q,X) およびQCNVTFL (Q,Y)とい
う２つの命令に応答して４倍データ・マルチプレクサ２
３２および指数調整器２３０によって実行される。これ
らの命令に応答して、制御装置２２２は、４倍データ・
マルチプレクサ２３２および指数調整器２３０へ信号２
２４を送って、対応する変換を遂行する。QCNVTF (Q,X)
命令は、２倍の拡張倍精度表示Ｑの高位ワードＸを作成
するように、４倍データ・マルチプレクサ２３２および
指数調整器２３０に命じる。QCNVTFL (Q,Y)命令は、２
倍の拡張倍精度表示Ｑの低位ワードＹを作成するよう
に、４倍データ・マルチプレクサ２３２および指数調整
器２３０に命じる。

【００３４】QCNVTF命令に応答して、４倍データ・マル
チプレクサ２３２は、Ｘの符号ビットにＱの符号ビット
をマップし、Ｘの小数部６４ビットへＱの有効桁の高位
６４ビットをマップし、Ｘのスティッキー・ビットをゼ
ロにセットする。調整器２３０は、Ｘの指数部の低位１
５ビットに、Ｑの指数部をマップする。Ｑの有効桁の高
位６４ビットは、隠された（暗示的）ビットおよび明示
的に表されるＱの小数部の高位６３ビットを含む。

【００３５】QCNVTFL命令に応答して、４倍データ・マ
ルチプレクサ２３２は、Ｙの符号ビットにＱの符号ビッ
トをマップし、Ｙの小数部の高位４９ビットへＱの有効
桁の低位４９ビットをマップし、Ｙの小数部の残りの１
５ビットをゼロにセットし、Ｙのスティッキー・ビット
をゼロにセットする。指数調整器２３０は、Ｙの指数部
をＸの指数部より６４小さい指数に調節して、その数量
をＹにマップする。

【００３６】２つの拡張倍精度数量から１つの４倍精度
表示への変換は、FCNVTQ (X,Y,QH)およびFCNVTQL(X,Y,Q
L)という２つの命令に応答して４倍データ・マルチプレ
クサ２３２および指数調整器２３０によって実行され
る。これらの命令に応答して、制御装置２２２は、４倍
データ・マルチプレクサ２３２および指数調整器２３０
へ信号２２４を送って、対応する変換を遂行する。FCNV
TQ (X,Y,QH)命令は、Ｑの４倍精度表示の高位ワードＱ
Ｈを作成するように、４倍データ・マルチプレクサ２３
２および指数調整器２３０に命じる。高位ワードＱＨ
は、符号ビット、１５ビット指数部および小数部の最初
の４８ビットを含む。FCNVTQL (X,Y,QL)命令は、Ｑの４
倍精度表示の低位ワードＱＬを作成するように、４倍デ
ータ・マルチプレクサ２３２および指数調整器２３０に
命令する。低位ワードＱＬは、Ｑの４倍精度表示の小数
部の低位６４ビットを含む。このようにして、ＱＨとＱ
Ｌの連結は、Ｑの標準４倍精度表示と等価となる。

【００３７】FCNVTQ命令に応答して、制御装置２２２
は、２つの拡張倍精度数量ＸとＹを加算するように、信
号２２４を使用して、乗算ユニット２２４、位置あわせ
シフト器２０６、３：２桁上げ保存加算器２０８および
桁上げ伝播加算器２１０に命令する。４倍データ・マル
チプレクサ２３２は、ＱＨの符号ビットに結果として生
ずる数量の符号ビットをマップし、ＱＨの小数部フィー
ルドへ結果として生ずる有効桁の高位４９ビットをマッ
プする（４８ビットは暗示的先頭ビットを４９番目のビ
ットとみなす）。調整器２３０は、ＱＨの指数部の低位
１５ビットに、加算の結果の指数部をマップする。

【００３８】FCNVTQL命令に応答して、制御装置２２２
は、２つの拡張倍精度数量ＸとＹを加算するように、信
号２２４を使用して、乗算ユニット２２４、位置あわせ
シフト器２０６、３：２桁上げ保存加算器２０８および
桁上げ伝播加算器２１０に命令する。４倍データ・マル
チプレクサ２３２は、結果の下位有効桁６４ビットをＱ
Ｌにマップする。

【００３９】命令が４倍精度加算命令５１０ｄであると
判定される場合、４倍精度加算マイクロコード２２６ｄ
が実行される（５２０）。２つの４倍精度数量ＱＸおよ
びＱＹの加算は、QCNVTFとQCNVTFLを使用して次の４つ
の拡張倍精度ワードへの変換で始まる。すなわち、lo_
x, hi_x, lo_y,およびhi_yであって、ここで、無限精
度で加算されるなら、 QX = hi_x + lo_x (1) QY = hi_y + lo_y (2) QXとQYの加算（QX + QY = sum）は、次の方程式(3)を使
用して行われる。 hi_sum+lo_sum=lo_x+lo_y+hi_x+hi_y (3) 拡張倍形式に追加されるスティッキー・ビットが、ＥＥ
Ｅ−７５４丸めモードに従って、いかなる４倍精度演算
における結果の適切な丸めをも保証するために使われ
る。結果として拡張倍精度数量を生み出す演算が１にセ
ットされている最小有効桁ビットより小さい有効桁ビッ
トを持つならば、スティッキー・ビットは、１にセット
される。スティッキ・ビットのこのような用法を、簡略
化した例を使用して以下に例示する。以下の例示で使用
する浮動小数点形式は、１ビットの符号ビット、２ビッ
トの指数部、５ビットの小数部および１ビットのスティ
ッキー・ビットを持つ。

【００４０】100.00および001.0001という２つの２進浮
動小数点数量の加算を想定する。上述の形式において、
これら２つの数量は（スティッキー・ビットなしで）、 s e f (s-符号, e-指数部, f-小数部) 0 10 10000 0 00 10001 と表現される。加算演算は、先ず、２番目の数の小数部
を２つの２進数位置だけシフトさせることによって２つ
の指数部を調節する。すなわち、 s e f r (s-符号, e-指数部, f-小数部, r-剰余) 0 10 10000 0 10 00100 01 となる。このようにして、２番目の数値の最小有効数の
１が、所与の浮動小数点形式の小数部フィールドの範囲
外にシフトされる。２つの小数部が加算され、次の結果
を生み出す。 s e f r 0 10 10100 01 この結果が、当該形式の小数部フィールドの最小有効桁
よりも小さい最小有効桁である位置にセットされた１を
持つので、この結果のスティッキー・ビットは１にセッ
トされる。

【００４１】スティッキー・ビットは、２つの拡張倍精
度ワードによって表される４倍精度数量の丸め操作の間
に使われる。本発明は、QRND (x, y, u, MODE) および
QRNL(x, y, v, MODE)という２つの丸め命令を含む。拡
張倍精度のペアに関する計算の決着時点で、結果は、４
倍精度数値が持つ最小有効桁の数に丸められる。４倍精
度数値の有効桁は、拡張倍精度数値が持つビット数の２
倍未満でなければならない。丸め操作は、拡張倍精度数
値の別のペアとして結果を戻す。そこでは、有効桁ビッ
トの総数は、４倍精度形式数値で許容されるビット数に
等しく、低位ビットは、指定された丸めモードに従って
丸められている。拡張倍精度数値の各々にセットされた
スティッキー・ビットが、指定されたモードに従って正
確に丸めを行うために使用される。

【００４２】本発明の倍の拡張倍精度表示は、２つの拡
張倍精度ワードを結合したものである。各拡張倍精度ワ
ードは、６４ビットの有効桁、すなわち、１ビットの明
示的先行ビットおよび６３ビットの小数部を含む。倍の
拡張倍精度表示のために結合される有効桁は、１２８ビ
ットである。しかし、図３の（ｃ）の４倍精度表示は、
１１３ビットの有効桁、すなわち、１ビットの暗示的先
行ビットおよび１１２ビットの小数部のみを必要とす
る。倍の拡張倍精度表示における残りの１５ビットは、
ガード・ビット（すなわち保護ビット）である。

【００４３】算術演算の間、いかなる加算および減算オ
ペランドも同じ指数部を持つように、オペランド有効桁
はシフトされ、オペランド指数は調整される。有効桁が
右にシフトされるにつれ、ガード・ビットは、所与のデ
ータ形式の範囲外へシフトされた有効桁部分を保持す
る。最小有効ガード桁が、スティッキー・ビットにシフ
トされる。スティッキー・ビットが１にセットされる
際、スティッキー・ビットへの最小有効ガード桁から１
がシフトされるので、スティッキー・ビットは、１にセ
ットされたままとなる。

【００４４】ガード桁とスティッキー・ビットが、最近
似値への丸め（round-to-nearest）モードの間使われ
る。最近似値への丸めには、最近似値偶数丸め（round-
to-nearest-even)と最近似値奇数丸め(round-to-neares
t-odd)という２つのタイプがある。これらの２つのモー
ドの間の相違は、値が２つの近似値の丁度中間にある場
合偶数か奇数のどちらの近似値を選択するかを定めるも
のである。ほとんどの場合、偶数が使われる。表１は、
有効数字の最小有効桁（Ｌ）、丸めビット（Ｒ）、ガー
ド・ビット（Ｇ）およびスティッキ・ビット（Ｓ）の値
に基づいてとられる動作を示す。動作ビット（Ａ）は、
適切な丸めが得られるようにＲに加えられるビットであ
る。表１において、"X"は、「注意不要」、すなわち、
そのビットの値は重要でないことを示し、"*"は、少な
くとも１つの保護ビットが値１を持つことを示す。

【００４５】

【表１】L R G S 動作 A X 0 0 0 正確な結果。丸め不要。 X X 0 0 0 不正確な結果であるが、有効桁は正しく丸められた。 X X 0 * X 不正確な結果であるが、有効桁は正しく丸められた。 X 0 1 0 0 ２つの最近似値の中間で、偶数の有効桁をもつケース。 0 丸められない。 1 1 0 0 ２つの最近似値の中間で、奇数の有効桁をもつケース。 1 偶数の最近似値へ丸められる。 X 1 0 1 Ｌビットに１を加えることによって最近似値へ丸め 1 られる。 X 1 * 1 Ｌビットに１を加えることによって最近似値へ 1 丸められる。

【００４６】制御装置２２２が丸め命令５１０ｇに出会
うと、丸めマイクロコード（２２６ｇ）が実行されレジ
スタ・ファイル（２２２）へ適切な制御信号（２２４）
を送り、適切な出力ポートに２つの拡張倍精度数量を出
力し、それにより、乗算ユニット２０４、位置あわせシ
フト器２０６、３：２桁上げ加算器２０８および桁上げ
伝播加算器２１０が、２つの拡張倍精度数量を加算する
（５２５）。

【００４７】次に、４倍データ・マルチプレクサ２３２
が、加算の結果を正規化シフト器２１２に渡し、そこで
結果が正規化される。次に、正規化された結果は、丸め
増分器２１４によって処理される。丸め増分器２１４
は、スティッキー制御論理２１５を含む。オペランドが
スティッキー・ビットを含むか、あるいは、和が、加算
器２１０または正規化シフト器２１２の出力において表
されることができない非ゼロ・ビットを含む場合、丸め
増分器２１４へ渡される低位入力ビットは、１にセット
される。

【００４８】ＩＥＥＥ−７５４には、最近似値へ丸め
（round-to-nearest）,ゼロへの丸め（round-to-zer
o）、不定値への丸め（round-to-infinity）,および負
の不定値への丸め（round- to-negative-infinity）と
いう４つの丸めモードがある。第１のモードは、有効桁
の最近似値へ丸め、残りが正確に０.５である時は偶数
値へ丸める。2番目は、有効桁に合わない小数部のビッ
トを切り捨てる。これは、一般に、切捨てとして知られ
ている。第３のモードは、次の最も大きい数値に丸めら
れることを意味する。第４のモードは、次に小さい数値
に丸められることを意味する。実際問題として、最近近
似値へ丸め（round-to-nearest）のモードは、最も実行
するのが難しい。これらのモードは、丸め命令において
MODEオペランドとして指定される。

【００４９】次に、丸められた結果は、高位部ラッチ２
１６および低位部ラッチ２１８へマップされる。制御装
置２２２がQRND命令を処理しているならば、マルチプレ
クサ２２０は、制御信号２２４の制御に従って、高位部
ラッチ２１６の内容をレジスタ・ファイル２０２に戻
す。制御装置２２２がQRNL命令を処理しているならば、
マルチプレクサ２２０は、制御信号２２４の制御に従っ
て、低位部ラッチ２１８の内容をレジスタ・ファイル２
０２に戻す。

【００５０】４倍精度加算の記述に戻って、方程式(3)
は、次の表２の命令シーケンスを使用して実行される。

【００５１】

【表２】 QCNVTF , x, , hi_x QCNVTFL , x, , lo_x QCNVTF , y, , hi_y QCNVTFL , y, , lo_y FADD , lo_x, lo_y, a [RZ] a <- lo_x+lo_y FMPYADDSL 1.0, a, hi_y, lo_b [RZ] lo_b <- a+hi_y FADD , a, hi_y, hi_b [RZ] hi_b <- a+hi_y FADD , hi_x, hi_b, hi_c [RZ] hi_c <- hi_x+hi_b FMPYADDSL 1.0, hi_x, hi_b, lo_c [RZ] lo_c <- hi_x+hi_b FADD , lo_b, lo_c, lo_c [RZ] lo_c <- lo_c+lo_b FADD , lo_c, hi_c, hi_d [RZ] hi_d <- lo_c+hi_c FMPYADDSL 1.0, lo_c, hi_c, lo_d [RZ] lo_d <- lo_c+hi_c QRNL mode, hi_d, lo_d, lo_sum [R?] lo_sum <- hi_d+lo_d[@113] QRND mode, hi_d, lo_d, hi_sum [R?] hi_sum <- hi_d+lo_d[@113] FCNVTQH ,lo_sum, hi_sum, qh FCNVTQL ,lo_sum, hi_sum, ql ４倍精度加算を実施する命令の各々は、そのそれぞれの
中間結果のスティッキー・ビットをセットする。加算項
目の最小有効桁部分から加算結果の低位部分へのスティ
ッキー・ビットの適切な伝播を確実にするため命令の順
序は重要である。

【００５２】各命令は、特定の丸めモードで実行され
る。すべての中間の演算は、ゼロへの丸め（round-to-z
ero)モード（RZ）で実行される点に注意する必要があ
る。これは、単調性を保証し、スティッキー制御論理２
１５をイネーブルする。

【００５３】演算がRZモードで実行される時、オペラン
ドが非ゼロのスティッキー・ビットを持つか、あるい
は、結果が正確でない場合、スティッキー制御論理２１
５は、結果のスティッキー・ビットに１をセットする。
丸めモードがゼロへの丸め以外の丸めモードであれば、
結果のスティッキー・ビットは、０にセットされる。

【００５４】命令が、４倍精度減算命令５１０ｅである
と判定されると、４倍精度減算マイクロコード２２６ｅ
が実行される。２つの４倍精度数量ＱＸおよびＱＹの減
算は、QCNVTFとQCNVTFLを使用して次の４つの拡張倍精
度ワードへの変換で始まる。すなわち、lo_x, hi_x, l
o_y,およびhi_yであって、ここで、無限精度で加算さ
れるなら、 QX = hi_x + lo_x (4) QY = hi_y + 1o_y (5) QXとQYの減算（QX - QY = rem）は、次の方程式(6)を使
用して行われる。 hi_rem+lo_rem=lo_x-lo_y+hi_x-hi_y (6) 方程式(6)は、次の表３の命令シーケンスを使用して実
行される。

【００５５】

【表３】 QCNVTF , x, , hi_x QCNVTFL , x, , lo_x QCNVTF , y, , hi_y QCNVTFL , y, , lo_y FSUB , lo_x, lo_y, a [RZ] a <- lo_x-lo_y FMPYSUBSL 1.0, a, hi_y, lo_b [RZ] lo_b <- a-hi_y FSUB , a, hi_y, hi_b [RZ] hi_b <- a-hi_y FSUB , hi_x, hi_b, hi_c [RZ] hi_c <- hi_x-hi_b FMPYSUBSL 1.0, hi_x, hi_b, lo_c [RZ] lo_c <- hi_x-hi_b FADD , lo_b, lo_c, lo_c [RZ] lo_c <- lo_c+lo_b FADD , lo_c, hi_c, hi_d [RZ] hi_d <- lo_c+hi_c FMPYADDSL 1.0, lo_c, hi_c, lo_d [RZ] lo_d <- lo_c+hi_c QRNL mode, hi_d, lo_d, lo_sum [R?] lo_sum <- hi_d+lo_d[@113] QRND mode, hi_d, lo_d, hi_sum [R?] hi_sum <- hi_d+lo_d[@113] FCNVTQH ,hi_sum, lo_sum, qh FCNVTQL ,hi_sum, lo_sum, ql 命令が４倍精度乗算命令５１０ｃであると判定される場
合、４倍精度加算マイクロコード２２６ｃが実行される
（５１８）。２つの４倍精度数量ＱＸおよびＱＹの加算
は、QCNVTFとQCNVTFLを使用して次の４つの拡張倍精度
ワードへの変換で始まる。すなわち、lo_x, hi_x, lo_
y,およびhi_yであって、ここで、無限精度で加算され
るなら、 QX = hi_x + lo_x (7) QY = hi_y + 1o_y (8) QXとQYの加算（QX * QY = p）は、次の方程式(3)を使用
して行われる。 hi_p+lo_p=lo_x*lo_y+hi_x*lo_y+lo_x*hi_y+hi_x*hi_y (9) 方程式(9)は、次の表４の命令シーケンスを使用して実
行される。

【００５６】

【表４】 QCNVTF , x, , hi_x QCNVTFL , x, , lo_x QCNVTF , y, , hi_y QCNVTFL , y, , lo_y FMPY lo_x, lo_y, , a [RZ] a <- lo_x*lo_y FMPYADD hi_x, lo_y, a , hi_b [RZ] hi_b <- hi_x*lo_y+a FADDADDSL hi_x, lo_y, a , lo_b [RZ] lo_b <- hi_x*lo_y+a FMPYADD lo_x, hi_y, lo_b, hi_c [RZ] hi_c <- lo_x*hi_y+lo_b FMPYADDSL lo_x, hi_y, lo_b, lo_c [RZ] lo_c <- lo_x*hi_y+lo_b FADD , hi_b, lo_c, hi_d [RZ] hi_d <- hi_b+lo_c FADD , hi_d, hi_c, hi_e [RZ] hi_e <- hi_d+hi_c FMPYADD hi_x, hi_y, hi_e, hi_f [RZ] hi_f <- hi_x*hi_y+hi_e FMPYADDSL hi_x, hi_y, hi_e, lo_f [RZ] lo_f <- hi_x*hi_y+hi_e QRND , lo_f, hi_f, hi_p [R?] hi_p <- lo_f+hi_f[@113] QRNL , lo_f, hi_f, lo_p [R?] lo_p <- lo_f+hi_f[@113] FCNVTQH , hi_p, lo_p, zh FCNVTQL , hi_p, lo_p, zl 上述されてないその他の４倍精度演算が実行されること
もある（５２７）。また、パフォーマンスの理由から、
図１および図２の実施例は，よく知られている回路を使
用して改良することができるであろう。例えば、レジス
タ・ファイルと乗算ユニットまたは位置合せシフト器と
の間にラッチを追加してそれらのパイプライン化を図る
ことができよう。また、乗算ユニットおよび位置合せシ
フト器に一層迅速に供給できるように、レジスタ・ファ
イル２０２、乗算ユニット２０４および２０６の間にマ
ルチプレクサを挿入することもできる。上記およびその
他多数の既知の改良は、本発明を構成してはいないが、
ハードウェアに関する重要な設計選択の対象である。こ
の点について、本明細書ではこれ以上の言及を行わな
い。

【００５７】２つのハードウェア精度数値の積における
すべての桁、および和の先行４倍（例えば、２Ｎ）精度
部分を、ハードウェアが提供することができると本発明
は仮定している。現在、２つの倍精度数値の乗算の４倍
精度結果（即ちすべての桁）を戻すコンピュータもあれ
ば、そのような命令を備えていないコンピュータもあ
る。例えば、ＩＢＭＳ／３７０のようなコンピュータ
は、２つの数値の和の４倍精度部分を戻す命令を備えて
いる。

【００５８】本発明には、例として次のような実施様態
が含まれる。（１）各々が１つの値を記憶する複数のセルを持つメモ
リを備えたコンピュータにおいて、（A）第１の４倍精
度数量を第１の拡張倍精度数量ペアに変換し、上記第１
の拡張倍精度数量ペアを第１および第２の拡張倍精度数
量格納手段に記憶するステップと、（B）上記第１の拡
張倍精度数量ペアに対する少なくとも１つの拡張倍精度
算術演算を実行することによって、第２の拡張倍精度数
量ペアを生成し、この第２の拡張倍精度数量ペアを第３
および第４の拡張倍精度数量格納手段に記憶するステッ
プと、(C)上記第２の拡張倍精度数量ペアを第２の４倍
精度数量に変換するステップと、を含む４倍精度算術演
算を実行する方法。（２）上記第１の４倍精度数量が符号ビット、複数の指
数部ビットおよび複数の小数部ビットを含み、上記第１
の４倍精度数量を変換するステップ（A）が、(A.1)上記
符号ビットの値を上記第１の拡張倍精度数量の符号ビッ
トおよび上記第３の拡張倍精度数量格納手段の符号ビッ
トへ割り当てるステップと、(A.2)上記４倍精度数量の
上記指数部の値を上記第１の拡張倍精度数量格納手段の
指数部フィールドへ割り当てるステップと、(A.3)上記
小数部の第１の部分の値を上記第１の拡張倍精度数量格
納手段の小数部フィールドへ割り当てるステップと、
(A.4)上記４倍精度数量の指数部から小数部フィールド
の長さを差し引き、その結果を上記第２の拡張倍精度数
量格納手段の指数部フィールドに記憶するステップと、
(A.5)上記小数部の第２の部分の値を上記第２の拡張倍
精度数量格納手段の小数部フィールドへ割り当てるステ
ップと、(A.6)上記第１の拡張倍精度格納手段のスティ
ッキー・ビットおよび上記第２の拡張倍精度格納手段の
スティッキー・ビットに値ゼロを割り当てるステップ
と、を含む上記（１）に記載の方法。（３）上記第２の拡張倍精度数量ペアを変換するステッ
プ(C)が、(C.1)上記第２の拡張倍精度数量ペアを４倍精
度数量の高位部分へ変換するステップと、(C.2)上記第
２の拡張倍精度数量ペアを４倍精度数量の低位部分へ変
換するステップと、を含む上記（１）に記載の方法。

【００５９】（４）上記ステップ(C.1)が、上記拡張倍
精度数量ペアを互いに加算し、それによって、符号ビッ
ト、指数部および小数部を持つ和を作成するステップ
と、和の符号ビット、指数部および小数部の最大有効桁
部分を倍精度格納手段に記憶するステップを含む上記
（３）に記載の方法。（５）上記ステップ(C.2)が上記拡張倍精度数量ペアを
互いに加算し、それによって、符号ビット、指数部およ
び小数部を持つ和を作成するステップと、上記和の小数
部の最小有効桁部分を倍精度格納手段に記憶するステッ
プを含む上記（３）に記載の方法。（６）上記ステップ(B)が、(B.1)上記算術演算の少くと
も１つが上記第３の拡張倍精度数量格納手段に記憶され
た値を変え、かつ、上記算術演算が上記第３の拡張倍精
度数量格納手段の範囲を越える有効桁を持つ結果を生み
出す時、上記第３の拡張倍精度数量格納手段のスティッ
キー・ビットを１にセットするステップと、(B.2)上記
算術演算の少くとも１つが上記第４の拡張倍精度数量格
納手段に記憶された値を変え、かつ、上記算術演算が上
記第４の拡張倍精度数量格納手段の範囲を越える有効桁
を持つ結果を生み出す時、上記第４の拡張倍精度数量格
納手段のスティッキー・ビットを１にセットするステッ
プと、を含む上記（１）に記載の方法。（７）(D)上記スティッキー・ビットを使用して、拡張
倍精度数量ペアによって表される４倍精度数量を、複数
の丸めモードの１つに従って、丸めるステップを、更に
含む上記（６）に記載の方法。（８）上記複数の丸めモードが、最近似値へ丸め（roun
d-to-nearest）,ゼロへの丸め（round-to-zero）不定
値への丸め（round-to-infinity）,および負の不定値へ
の丸め（round- to-negative-infinity）という４つの
丸めモードを含む上記（７）に記載の方法。（９）上記ステップ(D)が,上記拡張倍精度数量ペアを加
算し、符号ビット、指数部、小数部およびスティッキー
・ビットを持つ４倍精度結果を生成するステップと、上
記４倍精度結果の符号ビット、指数部、および小数部の
最大有効桁部分を第１の拡張倍精度格納手段に記憶する
ステップと、上記４倍精度結果の小数部の最小有効桁部
分を第２の拡張倍精度格納手段に記憶するステップと、
最近似値への丸めモードの場合、上記拡張倍精度数量ペ
アのいずれかのスティッキー・ビットが１であれば、上
記第２の拡張倍精度格納手段の最小有効桁を１にセット
するステップと、を含む、上記（８）に記載の方法。

【００６０】（１０）倍精度メモリと倍精度バスを含む
倍精度ハードウェア、および拡張倍精度レジスタと拡張
倍精度算術演算論理ユニットを有する浮動小数点機構を
備えたコンピュータにおいて、(A)４倍精度数量の第１
の部分を上記４倍精度数量を表す倍の拡張倍精度表示の
第１の低位ワードに変換するステップと、(B)上記４倍
精度数量の第２の部分を上記４倍精度数量を表す倍の拡
張倍精度表示の第１の高位ワードに変換するステップ
と、(C)上記拡張倍精度算術演算論理ユニットを使用し
て、第２の低位拡張倍精度数値および第２の高位拡張倍
精度数値によって表される４倍精度の演算結果を入手す
るためのアルゴリズムを活用して、上記第１の高位ワー
ドおよび上記第１の低位ワードに対する少くとも１つの
拡張倍精度算術演算を実行するステップと、(D)上記第
２の低位ワードおよび上記第２の高位ワードを演算結果
の４倍精度数量の高位部へ変換するステップと、(E)上
記第２の低位ワードおよび上記第２の高位ワードを演算
結果の４倍精度数量の低位部へ変換するステップと、を
含む４倍精度演算を実行する方法。（１１）(A.1)上記メモリの第１のワードの内容を持つ
上記拡張倍精度レジスタの第１のレジスタに上記第１の
低位ワードをロードするステップと、(A.2)上記メモリ
の第２のワードの内容を持つ上記拡張倍精度レジスタの
第２のレジスタに上記第１の高位ワードをロードするス
テップと、を含み、上記第１のワードと上記第２のワー
ドが組み合わせられて、１つの４倍精度数量を表す、上
記（１０）に記載の方法。

【００６１】（１２）(A)倍精度ワード幅を持つメモリ
と、(B)拡張倍精度ワード幅を持つレジスタ・ファイル
と、(C)上記メモリの値を上記レジスタ・ファイルへ転
送することができるロード装置と、(D)上記レジスタ・
ファイルに記憶された拡張倍精度数量に対する算術演算
を実行することができる算術論理装置と、(E)上記算術
論理装置に接続し、４倍精度形式と拡張倍精度形式との
間でビットを選択的に転送させることができるマルチプ
レクサのセットと、(F)上記レジスタ・ファイル、上記
算術論理装置および上記マルチプレクサに接続する制御
装置と、(G)上記制御装置に接続し、４倍精度数量を拡
張倍精度数量に変換するための命令を含むマイクロコー
ド・メモリと、を備えた４倍精度演算を実行するための
装置。（１３）(H) 上記制御装置によって制御され、上記レジ
スタ・ファイルに接続し、上記レジスタ・ファイルに記
憶された数量の指数部をシフトすることができる指数調
整器を、更に備える上記（１２）に記載の装置。（１４）(I)上記マルチプレクサのセットに接続し、上
記レジスタ・ファイルに記憶された指数部をシフトする
ように動作できる正規化シフト器、を更に備える上記
（１２）に記載の装置。（１５）上記レジスタ・ファイルに記憶された各数量
が、スティッキー・ビットを有し、上記算術論理装置
が、算術演算の結果、拡張倍精度ワードで表すことがで
きる限界を越えた２進有効桁が発生する場合、上記ステ
ィッキー・ビットをセットするように動作することがで
きる、上記（１２）に記載の装置。（１６）(J)上記正規化シフト器に接続し、上記制御装
置の制御の下、複数の丸めモードに従って浮動小数点数
量を丸めるように動作することができる丸め論理機構を
更に備える上記（１５）に記載の装置。（１７）上記マイクロコード・メモリが、上記算術論理
装置に２つの拡張倍精度数値の加算を行わせ、上記丸め
論理機構に複数の丸めモードに従って上記結果の丸めを
行わせ、それにより４倍精度数値を作成する命令を保持
する、上記（１６）に記載の装置。（１８）上記マイクロコード・メモリが、２つのオペラ
ンドに対する４倍精度算術演算を実行する命令を保持す
る、上記（１２）に記載の装置。（１９）上記マイクロコード命令は、２つの４倍精度オ
ペランドに対する４倍精度数値演算を実行し、無限精度
で上記演算が実行される場合、演算結果が値Ｑであると
して、上記マイクロコード命令が、２つの拡張倍精度数
量の和が実質的に１つの４倍精度数量に等しくなるよう
に、１つの４倍精度数量を２つの拡張倍精度数量に変換
する命令と、２つの拡張倍精度数量の和が実質的に上記
値Ｑに等しくなるような２つの拡張倍精度数量が生成さ
れるように上記２つの拡張倍精度数量に対する算術演算
を実行する命令と、上記作成された２つの拡張倍精度数
量を複数の倍精度ワードに記憶される１つの４倍精度数
量に変換する命令と、を含む、上記（１２）に記載の装
置。

【００６２】（２０）(A)中央処理装置（ＣＰＵ）と、
(B) 上記ＣＰＵに接続し、数量を４倍精度で記憶する能
力を持つメモリと、(C)上記ＣＰＵに接続し、(C.1)上記
メモリに接続し、拡張倍精度数量を記憶する能力を持つ
レジスタ・ファイルと、(C.2)上記レジスタ・ファイル
に接続し、拡張倍精度数量に対して算術演算を実行する
能力を持つ算術論理装置と、(C.3)上記制御装置および
上記算術論理装置に接続し、１つの４倍精度数量を２つ
の拡張倍精度数量に変換するように動作することができ
るデータ・マルチプレクサのセットと、(C.4)上記算術
論理装置に接続し、複数の丸めモードのどのモードにも
従って拡張倍精度数量を丸めるように動作することがで
きる丸め増分器と、(C.5)１つの４倍精度数量を倍の拡
張倍精度数量に変換する命令と、拡張倍精度数量に対す
る算術演算を実行する命令と、拡張倍精度数量のペアか
ら１つの４倍精度数量へ変換する命令と、拡張倍精度数
量のペアを丸める命令と、を含むマイクロコード・メモ
リと、(C.6)上記レジスタ・ファイル、上記算術論理装
置、上記データ・マルチプレクサおよび上記丸め増分器
に接続し、上記マイクロコード・メモリに記憶されたマ
イクロコードによって制御され、上記算術演算装置に命
じて拡張倍精度算術演算を実行させ、上記データ・マル
チプレクサに命じて１つの４倍精度数量を拡張倍精度数
量に変換させ、上記丸め増分器に命じて、拡張倍精度数
量および拡張倍精度のペアとして表される４倍精度数量
に対して、複数の丸めモードの１つを使用して、丸めを
実行させる制御装置とを持つ浮動小数点演算ユニット
（ＦＰＵ）と、を備えた汎用コンピュータ。

【００６３】

【発明の効果】本発明によって、４倍精度数量の算術演
算機構を備えていないハードウェア上で、４倍精度数量
の浮動小数点演算を高速に実行することができる。ま
た、丸めが必要な場合、ＩＥＥＥ−７５４規格の丸めモ
ードに準拠した正確な丸めが同時に実行される。

【図面の簡単な説明】

【図１】本発明の好ましい実施例に従った浮動小数点演
算装置を持つプロセッサのブロック図である。

【図２】本発明の好ましい実施例に従った浮動小数点演
算装置のブロック図である。

【図３】種々の浮動小数点形式を示す図である。

【図４】種々の浮動小数点形式を記憶するコンピュータ
・メモリを示す図である。

【図５】制御装置によって実行される基本動作の流れ図
である。

【符号の説明】

１００プロセッサ１０１中央処理装置（ＣＰＵ）１０３特殊機構１０５変換ルックアサイド・バッファ（ＴＬＢ）１０７キャッシュ１０９浮動小数点演算ユニット（ＦＰＵ）１１１バス１１３中央バス２００浮動小数点演算機構２０２レジスタ・ファイル２０４乗算ユニット２０６位置合せシフト器２０７信号２０８３：２桁上げ保存加算器２１０桁上げ伝播加算器（ＣＰＡ）２１２正規化シフト器２１４丸め増分器２１６高位部ラッチ２１８低位部ラッチ２２０マルチプレクサ２２２制御装置２２４制御信号２２６マイクロコード・メモリ２２８システム・メモリ２３０指数調整器２３２４倍精度データ・マルチプレクサ

フロントページの続き (72)発明者デニス・ブルゼジンスキアメリカ合衆国94087カリフォルニア州サニーベール、ブルックリン・ドライブ 824

Claims

【特許請求の範囲】

【請求項１】各々が１つの値を記憶する複数のセルを持
つメモリを備えたコンピュータにおいて、第１の４倍精度数量を第１の拡張倍精度数量ペアに変換
し、上記第１の拡張倍精度数量ペアを第１および第２の
拡張倍精度数量格納手段に記憶するステップと、上記第１の拡張倍精度数量ペアに対する少なくとも１つ
の拡張倍精度算術演算を実行することによって、第２の
拡張倍精度数量ペアを生成し、この第２の拡張倍精度数
量ペアを第３および第４の拡張倍精度数量格納手段に記
憶するステップと、上記第２の拡張倍精度数量ペアを第２の４倍精度数量に
変換するステップと、を含む４倍精度算術演算を実行する方法。