JPH0766321B2 - 乗算型除算装置の誤動作検出方式 - Google Patents
乗算型除算装置の誤動作検出方式Info
- Publication number
- JPH0766321B2 JPH0766321B2 JP60258509A JP25850985A JPH0766321B2 JP H0766321 B2 JPH0766321 B2 JP H0766321B2 JP 60258509 A JP60258509 A JP 60258509A JP 25850985 A JP25850985 A JP 25850985A JP H0766321 B2 JPH0766321 B2 JP H0766321B2
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- Japan
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- multiplier
- register
- bit
- malfunction
- multiplicand
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、乗算器を使用する除算装置における誤動作検
出方式に関する。
出方式に関する。
データ処理装置において、除算装置を高速化するには除
算専用の回路を設ければ可能であるが、ハードウェアの
物量が増大し、データ処理装置の経費が高くなる。この
ため乗算を主体とした除算アルゴリズムを使用し、乗算
装置と除算装置で乗算器を共用する方式が一般に採用さ
れている。しかしながら、乗算器を使用した除算装置の
誤動作の検出は、従来、乗算器の誤動作検出だけに依存
しており、信頼性の点で問題があった。
算専用の回路を設ければ可能であるが、ハードウェアの
物量が増大し、データ処理装置の経費が高くなる。この
ため乗算を主体とした除算アルゴリズムを使用し、乗算
装置と除算装置で乗算器を共用する方式が一般に採用さ
れている。しかしながら、乗算器を使用した除算装置の
誤動作の検出は、従来、乗算器の誤動作検出だけに依存
しており、信頼性の点で問題があった。
なお、乗算器を使用した除算装置（乗算型除算装置）の
公知例としては、アイ・ビー・エム ジャーナル（IBM
Journal）1967年１月号34〜53頁にアンダーソン（Ander
son）他による「ジ アイ・ビー・エム システム/360
モデル91:フローティング−ポイント エグゼキューシ
ョン ユニット」（The IBM System/360 Model 91:Floa
ting−Point Execution Unit）と題する文献がある。
公知例としては、アイ・ビー・エム ジャーナル（IBM
Journal）1967年１月号34〜53頁にアンダーソン（Ander
son）他による「ジ アイ・ビー・エム システム/360
モデル91:フローティング−ポイント エグゼキューシ
ョン ユニット」（The IBM System/360 Model 91:Floa
ting−Point Execution Unit）と題する文献がある。
本発明の目的は、乗算型除算装置において、乗算器の誤
動作検出だけでは検出できない誤動作を検出し、乗算型
除算装置の信頼性の向上を図ることにある。
動作検出だけでは検出できない誤動作を検出し、乗算型
除算装置の信頼性の向上を図ることにある。
本発明は、乗算型除算装置において、乗算器の出力する
積の内、特定の連続するビット列が、すべて０であるか
あるいはすべて１であるかを調べ、これらの条件が満足
しない場合に誤動作が発生したと判定することを特徴と
する。
積の内、特定の連続するビット列が、すべて０であるか
あるいはすべて１であるかを調べ、これらの条件が満足
しない場合に誤動作が発生したと判定することを特徴と
する。
はじめに、本発明の誤動作検出方式の原理を説明する。
乗算型除算装置で採用されている除算アルゴリズムは以
下の通りである。こゝで除数D0、被除数N0とし、除数は
（１）式のようにビット正規化されているものとする。
乗算型除算装置で採用されている除算アルゴリズムは以
下の通りである。こゝで除数D0、被除数N0とし、除数は
（１）式のようにビット正規化されているものとする。
このとき、除数D0の近似逆数R0として、D0の２の補数を
とり、 R0＝２−D0＝１＋Δ （２） とする。これより以降、順次以下の計算を繰返す。
とり、 R0＝２−D0＝１＋Δ （２） とする。これより以降、順次以下の計算を繰返す。
Di＝Di-1×Ri-1（ｉ＝1,2,3…） （３） Ni＝Ni-1×Ri-1（ｉ＝1,2,3…） （４） Ri＝２−Di（ｉ＝1,2,3…） （５） このとき、Diは次に示すように１に近づく。
一方、D0,N0を分母、分子にもつ分数を考え、商をＱと
すると、 であるから、Niは商に近づく。
すると、 であるから、Niは商に近づく。
実際に上述の除算アルゴリズムを採用する場合は、
（３），（４），（５）式に示される繰返し計算の回数
を少なくするために、除数の近似逆数テーブルにRAMを
使用し、R0として除数の上位ビットをアドレスとしてRA
Mから読出されたデータが使用される。
（３），（４），（５）式に示される繰返し計算の回数
を少なくするために、除数の近似逆数テーブルにRAMを
使用し、R0として除数の上位ビットをアドレスとしてRA
Mから読出されたデータが使用される。
第２図に乗算器に供給される乗数ビットを17ビットと
し、このときDiがどのように収束するかを示す。こゝ
で、除算の収束の精度とは、任意の除数に対して第２図
でのDi（ｉ＝1,2,3,4）のバイト１、ビット０以降連続
している０のビット長、または連続している１のビット
長を意味するものとする。
し、このときDiがどのように収束するかを示す。こゝ
で、除算の収束の精度とは、任意の除数に対して第２図
でのDi（ｉ＝1,2,3,4）のバイト１、ビット０以降連続
している０のビット長、または連続している１のビット
長を意味するものとする。
上記除算の収束の精度より、第２図の例では、各Di（ｉ
＝1,2,3）について下記の部分は、すべて0,またはすべ
て１となる。
＝1,2,3）について下記の部分は、すべて0,またはすべ
て１となる。
D1…バイト１ビット０からバイト２ビット１ D2…バイト１ビット０からバイト３ビット３ D3…バイト１ビット０からバイト５ビット０ 逆に各Di（ｉ＝1,2,3）について、上記の部分がすべて
０、またはすべて１を満足しないときは何らかの障害が
発生していることを意味する。
０、またはすべて１を満足しないときは何らかの障害が
発生していることを意味する。
障害の一例として、除算装置内のメモリ（RAM）に格納
された近似逆数テーブルの障害について考える。近似逆
数テーブルとして、近似逆数データにパリティを１ビッ
ト付加する場合、近似逆数テーブルの内容を読み出した
とき、１ビットエラーがあればパリティチェックにより
検出できるが、２ビットエラーがあればパリティチェッ
クでは検出できない。
された近似逆数テーブルの障害について考える。近似逆
数テーブルとして、近似逆数データにパリティを１ビッ
ト付加する場合、近似逆数テーブルの内容を読み出した
とき、１ビットエラーがあればパリティチェックにより
検出できるが、２ビットエラーがあればパリティチェッ
クでは検出できない。
しかし、このように２ビットエラーが発生した場合で
も、D1のバイト１ビット０からバイト２ビット１がすべ
て０であるか１であるかを吟味することにより、エラー
検出が可能である。例えば除数D0が10進数で3/4の場
合、近似逆数テーブルの読出しデータでエラーのないも
のをR0、２ビットエラーを含むものをER0としたとき、D
0,R0,ER0の２進数表示は、 D0＝0.11 R0＝1.0101 0101 0101 001 ER0＝1.010０ 0０01 0101 001 のようになる。なお、ER0の下線部のビットはエラービ
ットを示す。
も、D1のバイト１ビット０からバイト２ビット１がすべ
て０であるか１であるかを吟味することにより、エラー
検出が可能である。例えば除数D0が10進数で3/4の場
合、近似逆数テーブルの読出しデータでエラーのないも
のをR0、２ビットエラーを含むものをER0としたとき、D
0,R0,ER0の２進数表示は、 D0＝0.11 R0＝1.0101 0101 0101 001 ER0＝1.010０ 0０01 0101 001 のようになる。なお、ER0の下線部のビットはエラービ
ットを示す。
R0,ER0について2-15の位で乗数ビットが打ち切られてい
るとき、2-15の位のビットは、乗算器の中では2-14の効
果を持つことを考慮してD0とR0,ER0の積をとると、 D0×R0＝0.1111 1111 1111 111 D0×ER0＝0.1111 0000 1111 111 のようになり、D0とER0の積は、小数点以下１が10個連
続していない。
るとき、2-15の位のビットは、乗算器の中では2-14の効
果を持つことを考慮してD0とR0,ER0の積をとると、 D0×R0＝0.1111 1111 1111 111 D0×ER0＝0.1111 0000 1111 111 のようになり、D0とER0の積は、小数点以下１が10個連
続していない。
次に、本発明の一実施例を第１図により説明する。第１
図において、１は被除数レジスタ、２は除数レジスタ、
3,4は正規化回路、５は近似逆数テーブル格納ユニッ
ト、６は被乗数選択回路、７は乗数選択回路、８は被乗
数レジスタ、９は乗数レジスタ、10は乗算器、11は乗算
結果レジスタ、12はビット列走査回路、13は誤動作判定
回路をそれぞれ表わしている。動作は以下の通りであ
る。
図において、１は被除数レジスタ、２は除数レジスタ、
3,4は正規化回路、５は近似逆数テーブル格納ユニッ
ト、６は被乗数選択回路、７は乗数選択回路、８は被乗
数レジスタ、９は乗数レジスタ、10は乗算器、11は乗算
結果レジスタ、12はビット列走査回路、13は誤動作判定
回路をそれぞれ表わしている。動作は以下の通りであ
る。
（１）最初に被除数Ｎ、除数Ｄがそれぞれ被乗数レジス
タ１、除数レジスタ２にセットされる。
タ１、除数レジスタ２にセットされる。
（２）次に被除数、除数はそれぞれ正規化回路3,4によ
り正規化される。正規化後の被除数、除数をそれぞれ
N0,D0で表わすものとする。
り正規化される。正規化後の被除数、除数をそれぞれ
N0,D0で表わすものとする。
（３）次に除数D0の上位ビットをアドレスとして、近似
逆数テーブル５が索引され、除数D0の近似逆数R0が求ま
る。
逆数テーブル５が索引され、除数D0の近似逆数R0が求ま
る。
（４）次に被乗数選択回路６により除数D0が選択され、
被乗数レジスタ８にセットされると同時に、乗数選択回
路７により近似逆数R0が選択され、乗数レジスタ９にセ
ットされる。その後、乗算器10によりD0×R0が演算さ
れ、積D1が乗算結果レジスタ11にセットされる。このと
きビット列走査回路12により、バイト１ビット０からバ
イト２ビット１までのビット列がすべて１であるか、ま
たはすべて０であるかゞ走査され（第２図のD1参照）、
この走査結果が誤動作判定回路13に送られ、上記条件が
満足されないとき、誤動作が発生したと判定される。
被乗数レジスタ８にセットされると同時に、乗数選択回
路７により近似逆数R0が選択され、乗数レジスタ９にセ
ットされる。その後、乗算器10によりD0×R0が演算さ
れ、積D1が乗算結果レジスタ11にセットされる。このと
きビット列走査回路12により、バイト１ビット０からバ
イト２ビット１までのビット列がすべて１であるか、ま
たはすべて０であるかゞ走査され（第２図のD1参照）、
この走査結果が誤動作判定回路13に送られ、上記条件が
満足されないとき、誤動作が発生したと判定される。
（５）正常の場合、次に被乗数選択回路６により、被除
数N0が選択され、被乗数レジスタ８にセットされた後、
すでに乗数レジスタ９にセットされている近似逆数R0と
乗算器10でN0×R0の積がとられ、結果N1が乗算結果レジ
スタ11にセットされる。N1が乗算結果レジスタ11にセッ
トされるとき、D1は失われることなく、被乗数選択回路
６を通して被乗数レジスタ８にセットされるとゝもに、
乗数選択回路７により、D1が選択されるとゝもに２の補
数に変換され、R1として乗数レジスタ９にセットされ
る。
数N0が選択され、被乗数レジスタ８にセットされた後、
すでに乗数レジスタ９にセットされている近似逆数R0と
乗算器10でN0×R0の積がとられ、結果N1が乗算結果レジ
スタ11にセットされる。N1が乗算結果レジスタ11にセッ
トされるとき、D1は失われることなく、被乗数選択回路
６を通して被乗数レジスタ８にセットされるとゝもに、
乗数選択回路７により、D1が選択されるとゝもに２の補
数に変換され、R1として乗数レジスタ９にセットされ
る。
（６）次に、被乗数レジスタ８にセットされたD1と乗数
レジスタ９にセットされたR1の積が乗算器10により求め
られ、結果D2が乗算結果レジスタ11にセットされる。こ
のとき、ビット列走査回路12により、バイト１ビット０
からバイト３ビット３までのビット列がすべて１である
か、またはすべて０であるかゞ走査され（第２図D2参
照）、この走査結果が誤動作判定回路13に送られ、上記
条件が満足されないとき誤動作が発生したと判定され
る。
レジスタ９にセットされたR1の積が乗算器10により求め
られ、結果D2が乗算結果レジスタ11にセットされる。こ
のとき、ビット列走査回路12により、バイト１ビット０
からバイト３ビット３までのビット列がすべて１である
か、またはすべて０であるかゞ走査され（第２図D2参
照）、この走査結果が誤動作判定回路13に送られ、上記
条件が満足されないとき誤動作が発生したと判定され
る。
（７）正常の場合、D2が乗算結果レジスタ11にセットさ
れるとき、N1は失われることなく、被乗数選択回路６を
通して被乗数レジスタ８にセットされた後、すでに乗数
レジスタ９にセットされているR1と乗算器10でN1×R1の
演算が実行され、結果N2が乗算結果レジスタ11にセット
される。N2が乗算結果レジスタ11にセットされるとき、
D2は失われることなく、被乗数選択回路６を通して被乗
数レジスタ８にセットされるとゝもに、乗数選択回路７
により、D2が選択されるとゝもに２の補数に変換され、
R2として乗数レジスタ９にセットされる。
れるとき、N1は失われることなく、被乗数選択回路６を
通して被乗数レジスタ８にセットされた後、すでに乗数
レジスタ９にセットされているR1と乗算器10でN1×R1の
演算が実行され、結果N2が乗算結果レジスタ11にセット
される。N2が乗算結果レジスタ11にセットされるとき、
D2は失われることなく、被乗数選択回路６を通して被乗
数レジスタ８にセットされるとゝもに、乗数選択回路７
により、D2が選択されるとゝもに２の補数に変換され、
R2として乗数レジスタ９にセットされる。
（８）次に、被乗数レジスタ８にセットされたD2と乗数
レジスタ９にセットされたR2の積が乗算器10により求め
られ、結果D3が乗算結果レジスタ11にセットされる。こ
のとき、ビット列走査回路12により、バイト１ビット０
からバイト５ビット０までのビット列がすべて１である
か、またはすべて０であるかゞ走査され（第２図D3参
照）、この走査結果が誤動作判定回路13に送られ、上記
条件が満足されないとき誤動作が発生したと判定され
る。
レジスタ９にセットされたR2の積が乗算器10により求め
られ、結果D3が乗算結果レジスタ11にセットされる。こ
のとき、ビット列走査回路12により、バイト１ビット０
からバイト５ビット０までのビット列がすべて１である
か、またはすべて０であるかゞ走査され（第２図D3参
照）、この走査結果が誤動作判定回路13に送られ、上記
条件が満足されないとき誤動作が発生したと判定され
る。
（９）正常であると、D3が乗算結果レジスタ11にセット
されるとき、N2は失われることなく、被乗数選択回路６
を通して被乗数レジスタ８にセットされた後、すでに乗
数レジスタ９にセットされているR2と乗算器10でN2×R2
の演算が実行され、結果N3が乗算結果レジスタ11にセッ
トされる。N3が乗算結果レジスタ11にセットされると
き、D3は失われることなく、乗数選択回路７により、D3
が選択されるとゝもに２の補数に変換され、R3として乗
数レジスタ９にセットされる。
されるとき、N2は失われることなく、被乗数選択回路６
を通して被乗数レジスタ８にセットされた後、すでに乗
数レジスタ９にセットされているR2と乗算器10でN2×R2
の演算が実行され、結果N3が乗算結果レジスタ11にセッ
トされる。N3が乗算結果レジスタ11にセットされると
き、D3は失われることなく、乗数選択回路７により、D3
が選択されるとゝもに２の補数に変換され、R3として乗
数レジスタ９にセットされる。
（10） 次に、乗算結果レジスタ11にセットされたN3が
被乗数選択回路６を通して被乗数レジスタ８にセットさ
れた後、すでに乗数レジスタ９にセットされているR3と
乗算器10でN3×R3の演算が実行され、結果N4が乗算結果
レジスタ11にセットされ、除算結果とされる。
被乗数選択回路６を通して被乗数レジスタ８にセットさ
れた後、すでに乗数レジスタ９にセットされているR3と
乗算器10でN3×R3の演算が実行され、結果N4が乗算結果
レジスタ11にセットされ、除算結果とされる。
なお、本発明は、上記実施例のように除算の収束の精度
が除算アルゴリズムとしては、反復計算を繰返す毎に２
倍になる除算装置だけではなく、乗算器を使用する任意
の除算装置において、正常動作中では、ある特定のビッ
ト列が、すべて０または１、すべて０、すべて１
のいずれかが満足されるとき、乗算器の出力した積のこ
のビット列を走査して誤動作を検出することができる。
が除算アルゴリズムとしては、反復計算を繰返す毎に２
倍になる除算装置だけではなく、乗算器を使用する任意
の除算装置において、正常動作中では、ある特定のビッ
ト列が、すべて０または１、すべて０、すべて１
のいずれかが満足されるとき、乗算器の出力した積のこ
のビット列を走査して誤動作を検出することができる。
本発明によれば、乗算器を利用した除算装置において、
従来の乗算器の誤動作検出方式だけに依存していたので
は検出できない誤動作を検出することができるので、こ
の種の除算装置の信頼性が向上する。
従来の乗算器の誤動作検出方式だけに依存していたので
は検出できない誤動作を検出することができるので、こ
の種の除算装置の信頼性が向上する。
第１図は本発明による誤動作検出方式を適用した除算装
置の一実施例の構成図、第２図は本発明の実施例に示す
除算装置での除算の収束を示す図である。 １……被除数レジスタ、２……除数レジスタ、３……正
規化回路、４……正規化回路、５……近似逆数テーブル
格納ユニット、６……被乗数選択回路、７……乗数選択
回路、８……被乗数レジスタ、９……乗数レジスタ、10
……乗算器、11……乗算結果レジスタ、12……ビット列
走査回路、13……誤動作判定回路。
置の一実施例の構成図、第２図は本発明の実施例に示す
除算装置での除算の収束を示す図である。 １……被除数レジスタ、２……除数レジスタ、３……正
規化回路、４……正規化回路、５……近似逆数テーブル
格納ユニット、６……被乗数選択回路、７……乗数選択
回路、８……被乗数レジスタ、９……乗数レジスタ、10
……乗算器、11……乗算結果レジスタ、12……ビット列
走査回路、13……誤動作判定回路。
Claims (1)
- 【請求項１】乗算器を使用する除算装置において、乗算
器の出力する積の内、特定の連続するビット列がすべて
０であるかあるいはすべて１であるかを走査する手段
と、前記走査した特定の連続するビット列がすべて０で
あるかあるいはすべて１であるかを満足しない場合に誤
動作が発生したと判定する手段とを設けたことを特徴と
する乗算型除算装置の誤動作検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258509A JPH0766321B2 (ja) | 1985-11-20 | 1985-11-20 | 乗算型除算装置の誤動作検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258509A JPH0766321B2 (ja) | 1985-11-20 | 1985-11-20 | 乗算型除算装置の誤動作検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62119633A JPS62119633A (ja) | 1987-05-30 |
| JPH0766321B2 true JPH0766321B2 (ja) | 1995-07-19 |
Family
ID=17321194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60258509A Expired - Lifetime JPH0766321B2 (ja) | 1985-11-20 | 1985-11-20 | 乗算型除算装置の誤動作検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766321B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8808569D0 (en) * | 1988-04-12 | 1988-05-11 | Texas Instruments Ltd | Improvements in/relating to digital signal processors |
| JP2737933B2 (ja) * | 1988-06-23 | 1998-04-08 | 日本電気株式会社 | 除算装置 |
-
1985
- 1985-11-20 JP JP60258509A patent/JPH0766321B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62119633A (ja) | 1987-05-30 |
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