JP7087918B2 - 演算処理装置及びその制御方法 - Google Patents

演算処理装置及びその制御方法 Download PDF

Info

Publication number
JP7087918B2
JP7087918B2 JP2018204893A JP2018204893A JP7087918B2 JP 7087918 B2 JP7087918 B2 JP 7087918B2 JP 2018204893 A JP2018204893 A JP 2018204893A JP 2018204893 A JP2018204893 A JP 2018204893A JP 7087918 B2 JP7087918 B2 JP 7087918B2
Authority
JP
Japan
Prior art keywords
point
floating
bit
rounding
mantissa
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018204893A
Other languages
English (en)
Other versions
JP2020071642A (ja
Inventor
徹 吉永
洋征 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2018204893A priority Critical patent/JP7087918B2/ja
Priority to US16/578,449 priority patent/US20200133633A1/en
Priority to EP19200007.3A priority patent/EP3647939A1/en
Priority to CN201910983159.2A priority patent/CN111124361A/zh
Publication of JP2020071642A publication Critical patent/JP2020071642A/ja
Application granted granted Critical
Publication of JP7087918B2 publication Critical patent/JP7087918B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/499—Denomination or exception handling, e.g. rounding or overflow
    • G06F7/49942—Significance control
    • G06F7/49947—Rounding
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/556—Logarithmic or exponential functions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/3001—Arithmetic instructions
    • G06F9/30014—Arithmetic instructions with variable precision
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30025—Format conversion instructions, e.g. Floating-Point to Integer, decimal conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/14—Conversion to or from non-weighted codes
    • H03M7/24—Conversion to or from floating-point codes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/3808—Details concerning the type of numbers or the way they are handled
    • G06F2207/3812—Devices capable of handling different types of numbers
    • G06F2207/3824—Accepting both fixed-point and floating-point numbers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Software Systems (AREA)
  • Nonlinear Science (AREA)
  • Complex Calculations (AREA)
  • Executing Machine-Instructions (AREA)

Description

本発明は、演算処理装置及びその制御方法に関する。
コンピュータにおいて扱われる数値には、大別して、浮動小数点数と固定小数点数との２種類がある。
特開平５－１７３７５９号公報 特開２００９－９３６６２号公報
浮動小数点積和演算器を使用して固定小数点数への変換命令を実行しようとした場合には、浮動小数点数よりも固定小数点数の仮数部のビット幅が大きいため、丸め操作による桁上がりを計算するよりも多くの桁数を計算可能な加算器が使用される。
これにより、浮動小数点積和演算器において、専用又は追加の加算器が追加されて回路面積が大きくなるおそれがある。
また、浮動小数点数と固定小数点数とのそれぞれの形式に合せて演算結果が出力されるため、浮動小数点積和演算器において、形式変換のための回路が追加されて回路面積が大きくなるおそれがある。
１つの側面では、少ない回路構成により、固定小数点数及び浮動小数点数の演算を行なえるようにすることを目的とする。
演算処理装置は、命令信号が入力された場合に固定小数点数の特定ビットを出力し、前記命令信号が入力されなかった場合に浮動小数点数の指数部を出力する選択回路と、前記選択回路から出力された前記特定ビット又は前記指数部に対して所定の演算を実施する第１演算回路と、を備える。
１つの側面では、少ない回路構成により、固定小数点数及び浮動小数点数の演算を行なうことができる。
単精度浮動小数点数の形式を示す図である。 固定小数点数の形式を示す図である。 関連例における浮動小数点数から固定小数点数への変換を説明する図である。 関連例における最近点への丸めモードを説明する図である。 関連例における最近点への丸めモードを説明するテーブルである。 関連例としての浮動小数点積和演算器における演算処理を説明するシーケンス図である。 関連例としての浮動小数点積和演算器における演算処理を説明するシーケンス図である。 関連例における浮動小数点演算の際の丸めを実施する回路を例示する図である。 関連例における固定小数点数変換の際の丸めを実施する回路を例示する図である。 実施例における演算処理システムのハードウェア構成例を示すブロック図である。 図１０に示した浮動小数点積和演算器における固定小数点変換の際の丸めを実施する回路を例示する図である。 図１０に示した浮動小数点積和演算器の構成を説明するブロック図である。 図１０に示した浮動小数点積和演算器の構成を説明するブロック図である。 図１０に示した浮動小数点積和演算器における浮動小数点の指数算出処理を説明するフローチャートである。
以下、図面を参照して一実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。
また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。
以下、図中において、同一の各符号は同様の部分を示しているので、その説明は省略する。
〔Ａ〕関連例
図１は、単精度浮動小数点数の形式を示す図である。
図１に示す３２ビットの単精度浮動小数点数は、符号部，仮数部及び指数部を含む。符号部は、１ビットであり、０を正とし、１を負とする。仮数部は、２３ビットであり、整数部が１であるような２進小数部分を表わす。なお、整数部の１は表現されない。指数部は、８ビットであり、符号なし２進数として、１２７のゲタを履かせたゲタ履き表現で表わせる。
図１に示す単精度浮動小数は、一般に、以下の数式で表現される。
（－１）符号部×２指数部－１２７×（１＋仮数部）
図２は、固定小数点数の形式を示す図である。
固定小数点数は、小数点が置かれる桁を固定して表わされた数を示す。整数部及び小数部分のビット数がＱ表記で表わされる。
図１に示す小数点位置は、整数部のビット数が３１であり、小数部のビット数が０のため、Ｑ３１．０表記と称される。
浮動小数点及び固定小数点を相互に使用するための数値変換命令が存在する。
図３は、関連例における浮動小数点数から固定小数点数への変換を説明する図である。
浮動小数点の仮数部（暗黙の“１”を含む。）が、指数部で示された量に応じて、出力する固定小数点位置に合せてシフトされる（符号Ａ１参照）。
例えば、指数部＝１２７（ゲタを除く指数＝０）の場合には、小数点位置は、２０の桁である第２３ビットとなる。また、指数部＝１４３（ゲタを除く指数＝１６）の場合には、小数点位置は、２１６の桁である第７ビットとなる。
シフト済みの仮数に対して、浮動小数点数の符号部が負であれば２の補数がとられる（符号Ａ２参照）。符号部が正の場合には、仮数はそのままの値となる。
そして、丸め処理が実行される（符号Ａ３参照）。
符号Ａ１に示したシフトの結果、演算結果が固定小数点で表現可能な桁の外にはみ出る場合がある。そのため、演算精度を保つために、符号Ａ３に示した丸め処理が行なわれる。
図４は、関連例における最近点への丸めモードを説明する図である。図５は、関連例における最近点への丸めモードを説明するテーブルである。
図４に示すように、最近点への丸めモードを実施するにあたり、有効桁の最小位ビットはunit in the last place（ｕｌｐ）と称され、ｕｌｐよりも下位の大きさを判断するガードビット（Ｇ），ラウンドビット（Ｒ）及びスティッキビット（Ｓ）が定義されている。
ガードビットは、１／２ｕｌｐの重みを持つビットである。ラウンドビットは、１／４ｕｌｐの重みを持つビットである。スティッキビットは、ラウンドビットより重みの小さいビットの論理和（ＯＲ）をとった値である。
ｕｌｐ／Ｇ／Ｒ／Ｓの各ビットの値による丸めの操作は、図５に示される条件の場合に、ｕｌｐに＋１を加算することによって行なわれる。
図６及び図７は、関連例としての浮動小数点積和演算器６００における演算処理を説明するシーケンス図である。
図６に示す例では、浮動小数点数から固定小数点数への変換命令を浮動小数点積和演算器６００で実行する。浮動小数点積和演算器６００は、演算命令制御部６１１，符号処理部６１２，指数処理部６１３及び仮数処理部６１４としての機能を備える。
図６に示すように、演算命令制御部６１１は、命令種別を、符号処理部６１２，指数処理部６１３，仮数処理部６１４へ通知する。
指数処理部６１３は、桁合せシフト量算出部にて、加算指数，被乗数指数及び乗数指数に基づき、シフト量を算出し、算出したシフト量を仮数処理部６１４へ指示する（ステップＳ１）。
仮数処理部６１４は、桁合せシフタにて、指数処理部６１３からのシフト量指示に基づき、桁合せのシフトを実施する（ステップＳ２）。
符号処理部６１２は、符号計算部にて、加算符号，被乗数符号及び乗数符号に基づき、符号計算を行ない、仮数処理部６１４に対して演算指示を行なう（ステップＳ３）。また、図７に示すように、符号計算に基づき、符号演算結果が出力される。
仮数処理部６１４は、補数処理部にて、符号処理部６１２からの演算指示に基づき、補数処理を行なう（ステップＳ４）。そして、処理はステップＳ７へ進む。
仮数処理部６１４は、ブースエンコード部にて、被乗数仮数及び乗数仮数に基づき、ブースの演算アルゴリズムに従ったエンコードを実施する（ステップＳ５）。
仮数処理部６１４は、乗算ツリーにて、ｓｕｍ信号及びｃａｒｒｙ信号を出力する（ステップＳ６）。
仮数処理部６１４は、桁上げ保存加算器にて、ｓｕｍ信号及びｃａｒｒｙ信号を出力する（ステップＳ７）。
仮数処理部６１４は、桁上げ伝搬加算器にて、桁上げ保存加算器からのｓｕｍ信号及びｃａｒｒｙ信号に基づき、桁上げ情報を次のビット計算へ順番に送る（ステップＳ８）。そして、処理は図７のステップＳ１１へ進む。
仮数処理部６１４は、桁落ち予測部にて、桁上げ保存加算器からのｓｕｍ信号及びｃａｒｒｙ信号に基づき、桁落ち量予測値を算出し、算出した桁落ち量予測値を指数処理部６１３に通知する（ステップＳ９）。
指数処理部６１３は、正規化シフト量算出部にて、仮数処理部６１４からの桁落ち量予測値に基づき、正規化シフト量を算出する（ステップＳ１０）。図７に示すように、算出された正規化シフト量は、仮数処理部６１４に指示される。
図７において、仮数処理部６１４は、正規化シフタにて、指数処理部６１３からの正規化シフト量指示に基づき、シフト処理が実施される（ステップＳ１１）。
仮数処理部６１４は、丸め回路６（図８参照）にて、正規化シフタからの出力に基づき、丸め処理を実施して仮数演算結果を出力し、指数処理部６１３に桁上がり指示を発行する（ステップＳ１２）。
指数処理部６１３は、浮動小数点指数算出部にて、正規化シフト量算出部からの出力と、仮数処理部６１４からの桁上がり指示とに基づき、指数演算結果を出力する（ステップＳ１３）。
そして、符号演算結果と指数演算結果と仮数演算結果とに基づき、固定小数点数の演算結果が出力される（ステップＳ１４）。
図８は、関連例における浮動小数点演算の際の丸めを実施する回路を例示する図である。
丸め回路６には、正規化シフタにて桁落ちした仮数部が左シフトされて、暗黙の“１”のビットを含む仮数部のデータが丸め前の仮数演算結果６０１として入力される。その際、丸めに使用されるＧ／Ｒ／Ｓ（別言すれば、「以降のビットの論理和をまとめて１ビットにされた値」）も同時に入力される。
ｕｌｐ／Ｇ／Ｒ／Ｓを用いて丸め判定６２を行なうと同時に、仮数部のビット「２２」からビット「０」（別言すれば、「ｕｌｐビット」）が加算器６１に入力される。
丸め判定６２の結果、丸め操作が必要な場合には加算器６１の出力が丸め後仮数演算結果として出力され、丸め操作が不要の場合にはビット「２２～０」がそのまま出力される。
同時に、ビット「２２～０」が全て“１”である場合には、加算器６１から桁上がり信号が出力される。この際に、丸め操作が必要な場合には丸めの結果により指数の桁上がりが必要なことを通知するため、論理積回路６３を介して、浮動小数点の指数算出部７に対して指数桁上がり指示が出力される。
浮動小数点の指数算出部７では、桁落ち量予測値により補正した指数値を丸め前指数演算結果６０２として受信する。そして、丸め回路６から指数桁上がり指示があった場合には加算器７１により補正した指数に＋１が出力され、桁上がり指示がない場合には補正した指数がそのまま出力される。
丸め回路６からの仮数演算結果と、浮動小数点の指数算出部７からの指数演算結果と、符号処理部６１２からの符号とが纏められて、演算結果６０３として出力される。
図９は、関連例における固定小数点数変換の際の丸めを実施する回路を例示する図である。
丸め回路６には、シフト処理及び補数処理後の丸め前仮数演算結果７０１のビット「３０～０」及び丸めに使用されるＧ／Ｒ／Ｓが入力される。この場合、浮動小数点の丸めの際には、入力されるビット数が多くなるため、より大きな加算器が必要となる。
図９に示す例では、なるべく物量を少なくするため、追加のビット「３０～２３」が入力される加算器６４が追加される。加算器６４は、加算器６１が桁上がり信号を出力した場合に、加算動作を行なう。
丸め判定６２の結果、丸め操作が必要な場合には加算器６１及び追加した加算器６４の出力が丸め後仮数演算結果として出力され、丸め操作が不要の場合にはビット「３０～０」がそのまま出力される。
演算結果を出力する際に、固定小数点変換命令の場合には、浮動小数点の指数演算結果の代わりに、丸め後の整数演算結果のビット「３０～２３」が出力される。また、ビット「２２～０」は、浮動小数点数演算の場合と同様に丸め後仮数演算結果がそのまま出力される。
選択回路８は、丸め回路６と浮動小数点の指数算出部７とからの入力のうち、少なくとも一方を出力する。選択回路８は、固定小数点変換命令の場合には、丸め回路６からの入力に限って出力する。これにより、演算結果７０３が出力される。
浮動小数点積和演算器を使用して固定小数点数への変換命令を実行しようとした場合には、浮動小数点数よりも固定小数点数の仮数部のビット幅が大きいため、丸め操作による桁上がりを計算するよりも多くの桁数を計算可能な加算器が使用される。
これにより、浮動小数点積和演算器において、専用又は追加の加算器が追加されて回路面積が大きくなる。
また、演算結果を出力する際に、浮動小数点数と固定小数点数とのそれぞれの形式に合せて出力されるため、浮動小数点積和演算器において、形式変換のための回路が追加されて回路面積が大きくなる。
ここで、図９に示す固定小数点変換の際の丸めを実施する回路において、固定小数点変換の際には使用されていない浮動小数点の指数算出部７の加算器７１に着目する。
浮動小数点の指数算出部７の加算器７１と、丸め回路６において固定小数点変換命令用に追加した加算器６４とは、いずれも８ビットの幅を有する。
また、浮動小数点の指数算出部７の加算器７１は、固定小数点変換命令の際には使用されていない。
更に、丸め回路６の加算器６１から浮動小数点の指数算出部７へは、桁上がり信号が接続されている。従って、固定小数点変換命令の実行の際に浮動小数点の指数算出部７の加算器７１を使用するように変更できれば、追加の加算器を付加することなく丸め操作による桁上がりの加算を実行できる。
〔Ｂ〕実施形態の一例
〔Ｂ－１〕システム構成例
図１０は、実施例における演算処理システム１０００のハードウェア構成例を示すブロック図である。
近年、様々な分野においてDeep Learning技術の実用化が進んでおり、Graphics Processing Unit（ＧＰＵ）に代表されるような多数の演算器を搭載したプロセッサが存在する。また、Deep Learningにおいては、たたみこみ演算（convolution）等のために積和演算を多量に処理できるプロセッサが搭載される。
演算処理システム１０００は、Peripheral Component Interconnect（ＰＣＩ）カード１００及びホストプロセッサ３を備える。
ホストプロセッサ３は、ＰＣＩ Ｅｘｐｒｅｓｓを介して、ＰＣＩカード１００に対して種々の命令を発行する。
ＰＣＩカード１００は、プロセッサ１及びメモリ２を備える。
メモリ２は、例示的に、Read Only Memory（ＲＯＭ）及びRandom Access Memory（ＲＡＭ）を含む記憶装置である。
ＧＰＵと同様にＰＣＩカード１００に実装されているプロセッサ１には、積和演算を多量に処理するために、浮動小数点積和演算器が搭載された処理ユニット１０が多数搭載されている。プロセッサ１は、複数の処理ユニット１０，全体命令制御部１５，メモリコントローラ１６及びＰＣＩ制御部１７を備える。
なお、図１０においては、複数の処理ユニットのうち、一部の処理ユニットに限って符号「１０」が示され、他の処理ユニットにおける符号の図示は省略されている。
全体命令制御部１５は、プロセッサ１全体の動作を制御する。
メモリコントローラ１６は、プロセッサ１とメモリ２との間の入出力を制御する。
ＰＣＩ制御部１７は、プロセッサ１とホストプロセッサ３との間のＰＣＩ Ｅｘｐｒｅｓｓを介した入出力を制御する。
処理ユニット１０は、浮動小数点積和演算器１１，ベクタレジスタの一部１２，演算命令制御部１３及び演算命令バッファ１４を備える。各処理ユニット１０において、浮動小数点積和演算器１１及びベクタレジスタの一部１２は、複数組備えられる。
演算命令バッファ１４は、メモリコントローラ１６から入力された演算命令をバッファする。
演算命令制御部１３は、全体命令制御部１５からの制御に従い、演算命令バッファ１４にバッファされた演算命令を制御について、浮動小数点積和演算器１１及びベクタレジスタの一部１２に指示する。
ベクタレジスタの一部１２には、演算命令のベクタの値が入力される。
浮動小数点積和演算器１１は、演算処理装置の一例であり、浮動小数点演算及び固定小数点演算を実行する。
図１１は、図１０に示した浮動小数点積和演算器１１における固定小数点変換の際の丸めを実施する回路を例示する図である。
浮動小数点積和演算器１１は、選択回路１１１，丸め回路１１２及び浮動小数点の指数算出部１１３を備える。
選択回路１１１は、固定小数点変換命令（「命令信号」と称してもよい。）が入力された場合に固定小数点数の特定ビット（例えば、上位ビット）を出力し、固定小数点変換命令が入力されなかった場合に浮動小数点数の指数部を出力する。
固定小数点変換命令の際に、浮動小数点の指数算出部１１３の加算器１１３１が使用できるようにする。このために、関連例において丸め回路１１２に入力されていた丸め前仮数演算結果１０１の上位ビット「３０～２３」が、演算命令制御部１３からの指示により、丸め前指数演算結果に代えて浮動小数点の指数算出部１１３に入力されるように接続される。これにより、浮動小数点の指数算出部１１３と丸め回路１１２とが連携して、固定小数点変換の際の丸め動作を行なえる。
すなわち、丸め判定１１２１により丸め回路１１２において丸め操作が必要な場合には、丸め回路１１２のビット「２２～０」の部分１０２が入力された加算器１１２２の値が出力される。一方、丸め操作が不要な場合には、ビット「２２～０」の部分１０２がそのまま丸め後仮数演算結果として出力される。
また、丸め操作が必要でかつビット「２２～０」が全て“１”の場合には、数指数桁上がり指示が論理積回路１１２３を介して浮動小数点の指数算出部１１３に対して出力される。
これらの動作は、浮動小数点演算の際と固定小数点変換の際とで、同じ動作となる。
浮動小数点の指数算出部１１３においては、固定小数点変換命令の際には演算命令制御部１３からの指示により、丸め前仮数演算結果の上位ビット「３０～２３」の部分１０３が入力される。これにより、丸め操作が必要かつビット「２２～０」が全て“１”の場合には指数桁上がり指示が丸め回路１１２から出力される。そして、指数桁上がり指示に基づいて浮動小数点の指数算出部１１３の仮数演算結果の上位ビット「３０～２３」を入力した加算器１１３１の結果が丸め後仮数演算結果として出力される。
丸め操作が不要又はビット「２２～０」が全て“１”でない場合には、指数桁上がり指示が丸め回路１１２から出力されないため、仮数演算結果の上位ビット「３０～２３」の部分１０３がそのまま丸め後仮数演算結果として出力される。
更に、演算結果１０４を出力する場合には、丸め後仮数演算結果の上位ビット「３０～２３」を関連例における指数部と同じ場所に出力できるため、図９に示した浮動小数点の指数演算結果と、固定小数点変換の際の丸め後仮数演算結果との選択回路８も不要となる。
別言すれば、浮動小数点の指数算出部１１３は、選択回路１１１から出力された特定ビット又は指数部に対して所定の演算を実施する第１演算回路の一例である。また、丸め回路１１２は、固定小数点数における記特定ビット以外のビット又は浮動小数点数の仮数部に対して所定の演算を実施すると共に、特定ビット以外のビット又は仮数部に含まれる丸め情報に基づいて特定ビット以外のビット又は仮数部に対する丸め処理を実行する第２演算回路の一例である。
丸め回路１１２は、特定ビット以外のビット又は仮数部に対する所定の演算によって、特定ビット以外のビット又は仮数部において桁上がりが発生した場合に、浮動小数点の指数算出部１１３に対して桁上がり指示を発行する。浮動小数点の指数算出部１１３は、丸め回路１１２からの桁上がり指示の受信に応じて、特定ビット又は指数部に対して桁上がり処理を実施する。
図１２及び図１３は、図１０に示した浮動小数点積和演算器１１の構成を説明するブロック図である。
図１２及び図１３に示すように、浮動小数点積和演算器１１は、符号処理部２１，指数処理部２２及び仮数処理部２３として機能する。符号処理部２１，指数処理部２２及び仮数処理部２３は、演算命令制御部１３からの制御に従って動作する。
符号処理部２１は、図１２に示すように、符号計算部２１１を備える。
指数処理部２２は、図１２に示すように桁合せシフト量算出部２２１を備えると共に、図１３に示すように浮動小数点の指数算出部１１３を備える。
仮数処理部２３は、図１２に示すように桁合せシフタ２３１，補数処理部２３２，ブースエンコード部２３３，乗算ツリー２３４，桁上げ保存加算器２３５及び桁上げ伝搬加算器２３６を備えると共に、図１３に示すように正規化シフタ２３７及び丸め回路１１２を備える。
関連例における図３において、符号Ａ１で示した出力の小数点位置に合せるシフト操作と、符号Ａ２で示した符号が負である場合の補数処理とについては、浮動小数点積和演算器１１に備わっている加算機能を使用して実現できる。
すなわち、図３の符号Ａ１におけるシフト操作については、乗算結果の仮数と加算対象の仮数とを加算する場合に、双方の小数点位置が異なるため、桁合せを実施する桁合せシフタ２３１が使用される。
図３の符号Ａ２における補数処理については、乗算結果の符号及び加算数の符号の関係により、実際の演算が減算処理になる場合に、加算対象の仮数の補数処理を行なってから加算させるための補数処理部２３２が使用される。
以下、図１２及び図１３を用いて、浮動小数点積和演算器１１における固定小数点への変換処理を説明する。
図１２に示すよう、演算命令制御部１３は、固定小数点変換命令の入力を受け、符号処理部２１，指数処理部２２及び仮数処理部２３に対して、固定小数点命令を実施することを指示する（符号Ｂ１～Ｂ３参照）。また、演算命令制御部１３は、仮数処理部２３に対して、乗数仮数が“０”であることを入力する（符号Ｂ４参照）。
指数処理部２２の桁合せシフト量算出部２２１は、固定小数点変換命令を受け取った場合に、変換したい浮動小数点数の指数部を参照する。そして、桁合せシフト量算出部２２１は、最終的な加算結果（別言すれば、「桁上げ伝搬加算器２３６の出力」）の最上位ビットが、出力したい固定小数点のビット「３０」となる位置になるように、暗黙の“１”を含む浮動小数点数の仮数部をシフトさせる。そのため、桁合せシフト量算出部２２１は、仮数処理部２３の桁合せシフタ２３１に対して、シフト量指示（別言すれば、「出力位置調整量指示」）を入力する（符号Ｂ５参照）。
仮数処理部２３の桁合せシフタ２３１は、指数処理部２２からのシフト量指示に基づき、桁合せのシフトを実施する。
符号処理部２１の符号計算部２１１は、固定小数点変換命令を受け取った場合に、変換したい浮動小数点数の符号が負であれば、仮数処理部２３の補数処理部２３２に対して減算指示（別言すれば、「補数変換指示」）を入力する（符号Ｂ６参照）。
仮数処理部２３の補数処理部２３２は、符号処理部２１からの減算指示に基づき、補数処理を行なう。
仮数処理部６１４のブースエンコード部２３３は、被乗数仮数及び乗数仮数に基づき、ブースの演算アルゴリズムに従ったエンコードを実施する。
仮数処理部６１４の乗算ツリー２３４は、ｓｕｍ信号及びｃａｒｒｙ信号を出力する。
ここで、仮数処理部２３において乗算仮数には“０”が設定されているため、乗算結果の仮数部は“０”となる（符号Ｂ７参照）。
仮数処理部２３の桁上げ保存加算器２３５は、ｓｕｍ信号及びｃａｒｒｙ信号を出力する。
仮数処理部２３の桁上げ伝搬加算器２３６は、桁上げ保存加算器からのｓｕｍ信号及びｃａｒｒｙ信号に基づき、桁上げ情報を次のビット計算へ順番に送る。
乗算ツリー２３４において乗算結果の仮数部は“０”となったため、最終的な積和演算の値は桁合せシフタ２３１及び補数処理部２３２からの値がそのまま出力され、変換したい浮動小数点数の変換後の出力固定小数点数のビット「３０」以降となる。
図１３に示すように、固定小数点変換命令の場合には、演算命令制御部１３からの固定小数点変換命令により（符号Ｂ８参照）、演算結果となる桁上げ伝搬加算器２３６の出力の最上位から８ビットが指数処理部２２の浮動小数点の指数算出部１１３へ入力される。なお、桁上げ伝搬加算器２３６の出力の最上位から８ビットは、出力したい固定小数点数のビット「３０～２３」に対応する。
また、演算結果は仮数処理部２３の正規化シフタ２３７へ入力されるが、固定小数点変換命令の場合には演算命令制御部１３からの入力により、シフト量が“７”に固定される（符号Ｂ９参照）。その結果、正規化シフタ２３７において７ビット左へシフトされるため、丸め回路１１２には出力したい固定小数点数のビット「２３」以降及び丸め情報が入力されるようになる。
そして、符号処理部２１からの符号演算結果と指数処理部２２からの指数演算結果と仮数処理部２３からの仮数演算結果とにより、変換後の固定小数点数が演算結果として出力される（符号Ｂ１０参照）。
〔Ｂ－２〕動作例
図１０に示した浮動小数点積和演算器における浮動小数点の指数算出処理を、図１４に示すフローチャート（ステップＳ２１～Ｓ２７）を用いて説明する。
演算命令制御部１３は、処理命令を受信する（ステップＳ２１）。
指数処理部２２は、受信された処理命令が固定小数点変換命令であるかを判定する（ステップＳ２２）。
処理命令が固定小数点変換命令である場合には（ステップＳ２２のＹｅｓルート参照）、指数処理部２２は、演算命令制御部１３からの選択指示に基づいて、固定小数点の上位ビットを選択する（ステップＳ２３）。
指数処理部２２は、丸め回路１１２からの指数桁上がり指示に基づいて、浮動小数点の指数算出部１１３にて、固定小数点の上位ビットの加算処理を行ない、丸めを実施する（ステップＳ２４）。
指数処理部２２は、丸め後演算結果を出力する（ステップＳ２５）。そして、浮動小数点の指数算出処理は終了する。
ステップＳ２２において、処理命令が固定小数点変換命令でない場合には（ステップＳ２２のＮｏルート参照）、指数処理部２２は、演算命令制御部１３からの選択指示に基づいて、浮動小数点の指数を選択する（ステップＳ２６）。
指数処理部２２は、丸め回路１１２からの指数桁上がり指示に基づいて、浮動小数点の指数算出部１１３にて、浮動小数点の指数の加算処理を行ない、丸めを実施する（ステップＳ２７）。そして、処理はステップＳ２５へ進む。
〔Ｂ－３〕効果
上述した実施形態の一例における浮動小数点積和演算器１１によれば、例えば、以下の作用効果を奏することができる。
選択回路１１１は、固定小数点変換命令が入力された場合に固定小数点数の特定ビットを出力し、固定小数点変換命令が入力されなかった場合に浮動小数点数の指数部を出力する。浮動小数点の指数算出部１１３は、選択回路１１１から出力された特定ビット又は指数部に対して所定の演算を実施する。
これにより、浮動小数点数の指数部の演算のための指数算出部１１３によって、固定小数点数の特定ビット（例えば、上位ビット）の演算を実施できる。従って、少ない回路構成により、固定小数点数及び浮動小数点数の演算を行なうことができる。
丸め回路１１２は、固定小数点数における特定ビット以外のビット又は浮動小数点数の仮数部に対して所定の演算を実施すると共に、特定ビット以外のビット又は仮数部に含まれる丸め情報に基づいて特定ビット以外のビット又は仮数部に対する丸め処理を実行する。
これにより、固定小数点数及び浮動小数点数の演算の際の丸め処理を確実に実施できる。
丸め回路１１２は、特定ビット以外のビット又は仮数部に対する所定の演算によって、特定ビット以外のビット又は仮数部において桁上がりが発生した場合に、浮動小数点の指数算出部１１３に対して桁上がり指示を発行する。浮動小数点の指数算出部１１３は、丸め回路１１２からの桁上がり指示の受信に応じて、特定ビット又は指数部に対して桁上がり処理を実施する。
これにより、固定小数点数及び浮動小数点数の演算の際の桁上がり処理を確実に実施できる。
〔Ｃ〕その他
開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。本実施形態の各構成及び各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。
〔Ｄ〕付記
以上の実施形態に関し、さらに以下の付記を開示する。
（付記１）
命令信号が入力された場合に固定小数点数の特定ビットを出力し、前記命令信号が入力されなかった場合に浮動小数点数の指数部を出力する選択回路と、
前記選択回路から出力された前記特定ビット又は前記指数部に対して所定の演算を実施する第１演算回路と、
を備える、演算処理装置。
（付記２）
前記固定小数点数における前記特定ビット以外のビット又は前記浮動小数点数の仮数部に対して所定の演算を実施すると共に、前記特定ビット以外のビット又は前記仮数部に含まれる丸め情報に基づいて前記特定ビット以外のビット又は前記仮数部に対する丸め処理を実行する第２演算回路
を更に備える、付記１に記載の演算処理装置。
（付記３）
前記第２演算回路は、前記特定ビット以外のビット又は前記仮数部に対する所定の演算によって、前記特定ビット以外のビット又は前記仮数部において桁上がりが発生した場合に、前記第１演算回路に対して桁上がり指示を発行し、
前記第１演算回路は、前記第２演算回路からの前記桁上がり指示の受信に応じて、前記特定ビット又は前記指数部に対して桁上がり処理を実施する、
付記２に記載の演算処理装置。
（付記４）
命令信号が入力された場合に固定小数点数の特定ビットを出力し、前記命令信号が入力されなかった場合に浮動小数点数の指数部を出力し、
出力された前記特定ビット又は前記指数部に対して所定の演算を実施する、
演算処理装置の制御方法。
（付記５）
前記固定小数点数における前記特定ビット以外のビット又は前記浮動小数点数の仮数部に対して所定の演算を実施すると共に、前記特定ビット以外のビット又は前記仮数部に含まれる丸め情報に基づいて前記特定ビット以外のビット又は前記仮数部に対する丸め処理を実行する、
付記４に記載の演算処理装置の制御方法。
（付記６）
前記特定ビット以外のビット又は前記仮数部に対する所定の演算によって、前記特定ビット以外のビット又は前記仮数部において桁上がりが発生した場合に、桁上がり指示を発行し、
前記桁上がり指示が発行された場合に、前記特定ビット又は前記指数部に対して桁上がり処理を実施する、
付記５に記載の演算処理装置の制御方法。
１０００ ：演算処理システム
１００ ：ＰＣＩカード
１ ：プロセッサ
１０ ：処理ユニット
１１，６００：浮動小数点積和演算器
１２ ：ベクタレジスタの一部
１３，６１１：演算命令制御部
１４ ：演算命令バッファ
１５ ：全体命令制御部
１６ ：メモリコントローラ
１７ ：ＰＣＩ制御部
２ ：メモリ
３ ：ホストプロセッサ
６，１１２：丸め回路
７，１１３：指数算出部
８，１１１：選択回路
２１，６１２：符号処理部
２１１ ：符号計算部
２２，６１３：指数処理部
２２１ ：桁合せシフト量算出部
２３，６１４：仮数処理部
２３１ ：桁合せシフタ
２３２ ：補数処理部
２３３ ：ブースエンコード部
２３４ ：乗算ツリー
２３５ ：桁上げ保存加算器
２３６ ：桁上げ伝搬加算器
２３７ ：正規化シフタ
６１，６４，７１，１１２２，１１３１：加算器
６２，１１２１：丸め判定
６３，１１２３：論理積回路
１０１，７０１：丸め前仮数演算結果
１０２ ：ビット「２２～０」の部分
１０３ ：上位ビット「３０～２３」の部分
１０４，６０３，７０３：演算結果
６０１ ：仮数演算結果
６０２，７０２：丸め前指数演算結果

Claims (4)

  1. 命令信号が入力された場合に固定小数点数の特定ビットを出力し、前記命令信号が入力されなかった場合に浮動小数点数の指数部を出力する選択回路と、
    前記選択回路から出力された前記特定ビット又は前記指数部に対して所定の演算を実施する第１演算回路と、
    を備える、演算処理装置。
  2. 前記固定小数点数における前記特定ビット以外のビット又は前記浮動小数点数の仮数部に対して所定の演算を実施すると共に、前記特定ビット以外のビット又は前記仮数部に含まれる丸め情報に基づいて前記特定ビット以外のビット又は前記仮数部に対する丸め処理を実行する第２演算回路
    を更に備える、請求項１に記載の演算処理装置。
  3. 前記第２演算回路は、前記特定ビット以外のビット又は前記仮数部に対する所定の演算によって、前記特定ビット以外のビット又は前記仮数部において桁上がりが発生した場合に、前記第１演算回路に対して桁上がり指示を発行し、
    前記第１演算回路は、前記第２演算回路からの前記桁上がり指示の受信に応じて、前記特定ビット又は前記指数部に対して桁上がり処理を実施する、
    請求項２に記載の演算処理装置。
  4. 命令信号が入力された場合に固定小数点数の特定ビットを出力し、前記命令信号が入力されなかった場合に浮動小数点数の指数部を出力し、
    出力された前記特定ビット又は前記指数部に対して所定の演算を実施する、
    演算処理装置の制御方法。
JP2018204893A 2018-10-31 2018-10-31 演算処理装置及びその制御方法 Active JP7087918B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018204893A JP7087918B2 (ja) 2018-10-31 2018-10-31 演算処理装置及びその制御方法
US16/578,449 US20200133633A1 (en) 2018-10-31 2019-09-23 Arithmetic processing apparatus and controlling method therefor
EP19200007.3A EP3647939A1 (en) 2018-10-31 2019-09-27 Arithmetic processing apparatus and controlling method therefor
CN201910983159.2A CN111124361A (zh) 2018-10-31 2019-10-16 算术处理装置及其控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018204893A JP7087918B2 (ja) 2018-10-31 2018-10-31 演算処理装置及びその制御方法

Publications (2)

Publication Number Publication Date
JP2020071642A JP2020071642A (ja) 2020-05-07
JP7087918B2 true JP7087918B2 (ja) 2022-06-21

Family

ID=68072211

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018204893A Active JP7087918B2 (ja) 2018-10-31 2018-10-31 演算処理装置及びその制御方法

Country Status (4)

Country Link
US (1) US20200133633A1 (ja)
EP (1) EP3647939A1 (ja)
JP (1) JP7087918B2 (ja)
CN (1) CN111124361A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12106069B2 (en) 2021-06-21 2024-10-01 Ceremorphic, Inc. Power saving floating point multiplier-accumulator with precision-aware accumulation
US12079593B2 (en) 2021-06-21 2024-09-03 Ceremorphic, Inc. Power saving floating point Multiplier-Accumulator with a high precision accumulation detection mode
WO2022271608A1 (en) * 2021-06-21 2022-12-29 Ceremorphic, Inc Power saving floating point multiplier-accumulator with precision-aware accumulation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1061436A2 (en) 1997-10-23 2000-12-20 Advanced Micro Devices, Inc. Multifunction floating point addition/subtraction pipeline
JP5173759B2 (ja) 2008-11-20 2013-04-03 キヤノン株式会社 画像形成装置、その制御方法及び制御プログラム
JP6170635B2 (ja) 2014-10-07 2017-08-02 藤倉ゴム工業株式会社 多段ピストンアクチュエータ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4386399A (en) * 1980-04-25 1983-05-31 Data General Corporation Data processing system
JPS6170635A (ja) * 1984-09-14 1986-04-11 Hitachi Ltd 丸め制御装置
JP2523962B2 (ja) * 1990-08-20 1996-08-14 松下電器産業株式会社 浮動小数点演算装置
JP3253660B2 (ja) * 1991-12-19 2002-02-04 松下電器産業株式会社 数値丸め装置および数値丸め方法
US5917741A (en) * 1996-08-29 1999-06-29 Intel Corporation Method and apparatus for performing floating-point rounding operations for multiple precisions using incrementers
JPH10187416A (ja) * 1996-12-20 1998-07-21 Nec Corp 浮動小数点演算装置
US6529928B1 (en) * 1999-03-23 2003-03-04 Silicon Graphics, Inc. Floating-point adder performing floating-point and integer operations
US7236995B2 (en) 2002-12-27 2007-06-26 Arm Limited Data processing apparatus and method for converting a number between fixed-point and floating-point representations
US7720900B2 (en) * 2005-09-09 2010-05-18 International Business Machines Corporation Fused multiply add split for multiple precision arithmetic
CN101692202B (zh) * 2009-09-27 2011-12-28 龙芯中科技术有限公司 一种64比特浮点乘加器及其浮点运算流水节拍处理方法
US9817661B2 (en) * 2015-10-07 2017-11-14 Arm Limited Floating point number rounding

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1061436A2 (en) 1997-10-23 2000-12-20 Advanced Micro Devices, Inc. Multifunction floating point addition/subtraction pipeline
JP5173759B2 (ja) 2008-11-20 2013-04-03 キヤノン株式会社 画像形成装置、その制御方法及び制御プログラム
JP6170635B2 (ja) 2014-10-07 2017-08-02 藤倉ゴム工業株式会社 多段ピストンアクチュエータ

Also Published As

Publication number Publication date
JP2020071642A (ja) 2020-05-07
CN111124361A (zh) 2020-05-08
EP3647939A1 (en) 2020-05-06
US20200133633A1 (en) 2020-04-30

Similar Documents

Publication Publication Date Title
JP7115211B2 (ja) 演算処理装置および演算処理装置の制御方法
US7720900B2 (en) Fused multiply add split for multiple precision arithmetic
JP6694880B2 (ja) 有効度整合
US8626813B1 (en) Dual-path fused floating-point two-term dot product unit
US10489153B2 (en) Stochastic rounding floating-point add instruction using entropy from a register
JP4418578B2 (ja) 第１、第２、第３オペランドに浮動小数点演算を適用するためのデータ処理装置および方法
US20150347089A1 (en) Microarchitecture for floating point fused multiply-add with exponent scaling
JP5684393B2 (ja) Ｓｃａｌｅ、ｒｏｕｎｄ、ｇｅｔｅｘｐ、ｒｏｕｎｄ、ｇｅｔｍａｎｔ、ｒｅｄｕｃｅ、ｒａｎｇｅ及びｃｌａｓｓ命令を実行できる乗加算機能ユニット
JP7087918B2 (ja) 演算処理装置及びその制御方法
TWI526928B (zh) 向量浮點引數之減少
KR101913094B1 (ko) 부동 소수점 값을 정수의 부동 소수점 값으로 라운드하는 장치 및 방법
JP4388980B2 (ja) 浮動小数点数の除算または平方根演算を行う演算装置及び演算方法
US8239441B2 (en) Leading zero estimation modification for unfused rounding catastrophic cancellation
JP6415236B2 (ja) 浮動小数点加算ユニットを含む装置及びシステム、並びに浮動小数点加算方法
US5548545A (en) Floating point exception prediction for compound operations and variable precision using an intermediate exponent bus
JP3313560B2 (ja) 浮動小数点演算処理装置
JP4476210B2 (ja) 逆数演算の結果値の初期推定値を求めるデータ処理装置および方法
JP2006228190A (ja) 入力値に逆数演算を実施して結果値を作り出すデータ処理装置および方法
US10445066B2 (en) Stochastic rounding floating-point multiply instruction using entropy from a register
Tsen et al. A combined decimal and binary floating-point multiplier
US10963245B2 (en) Anchored data element conversion
JP4613992B2 (ja) Ｓｉｍｄ演算器、ｓｉｍｄ演算器の演算方法、演算処理装置及びコンパイラ
US11704092B2 (en) High-precision anchored-implicit processing
Ziaullah et al. Design and Implementation of Floating Point ALU with Parity Generator Using Verilog HDL
JPH0498524A (ja) 浮動小数点演算装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190607

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210709

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220428

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220523

R150 Certificate of patent or registration of utility model

Ref document number: 7087918

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150