JPS62109446A - デ−タ変換器 - Google Patents
デ−タ変換器Info
- Publication number
- JPS62109446A JPS62109446A JP60250231A JP25023185A JPS62109446A JP S62109446 A JPS62109446 A JP S62109446A JP 60250231 A JP60250231 A JP 60250231A JP 25023185 A JP25023185 A JP 25023185A JP S62109446 A JPS62109446 A JP S62109446A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- register
- bit
- output
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ通信においてデータを誤りや改ざんから
保護するためのデータ変換器に関する。
保護するためのデータ変換器に関する。
（従来技術とその問題点）
パケットデータ通信では、受信側でパケットに誤りが検
出された場合には、該パケットを捨てて再送要求を出す
方式が多い。この場合誤り検出符号が用いられる。とこ
ろで暗号化が用いられている場合には、暗号化の前に誤
り検出符号化を行なえば、第三者によるデータの改ざん
からデータを守れることが従来から知られている。しか
し、暗号と組合わせても誤り検出符号化は暗号がない場
合に比較して簡単にならない。
出された場合には、該パケットを捨てて再送要求を出す
方式が多い。この場合誤り検出符号が用いられる。とこ
ろで暗号化が用いられている場合には、暗号化の前に誤
り検出符号化を行なえば、第三者によるデータの改ざん
からデータを守れることが従来から知られている。しか
し、暗号と組合わせても誤り検出符号化は暗号がない場
合に比較して簡単にならない。
（発明の目的）
本発明の目的は、上記欠点を取り除いたデータ変換器を
提供することにある。
提供することにある。
（発明の構成）
本発明によれば、データディジットを変換するデータ変
換器において、ディジタルパターンを記憶する記憶手段
と、前記ディジタルパターンに依存した少なくとも２つ
のディジットを出力するパターン変換手段と、前記デー
タディジットと前記パターン変換手段の出力する少なく
とも１つのディジットのＭ（Ｍは正整数）を法とする和
を求める加算手段と、前記記憶手段が記憶するディジタ
ルパターンの少なくとも１つのディジットを前記加算手
段の出力するディジットと前記パターン変換手段の出力
する少なくとも１つのディジットと該ディジタルパター
ンの１つあるいは複数個のディジットとのＭを法とする
和に書き換え、該ディジタルパターンの少なくとも１つ
のディジットを該ディジタルパターンの少なくとも２つ
のディジットのＭを法とする和に書き換える書き換え手
段と、から成り、前記加算手段の出力する和を出力デー
タとすることを特徴とするデータ変換器が得られる。
換器において、ディジタルパターンを記憶する記憶手段
と、前記ディジタルパターンに依存した少なくとも２つ
のディジットを出力するパターン変換手段と、前記デー
タディジットと前記パターン変換手段の出力する少なく
とも１つのディジットのＭ（Ｍは正整数）を法とする和
を求める加算手段と、前記記憶手段が記憶するディジタ
ルパターンの少なくとも１つのディジットを前記加算手
段の出力するディジットと前記パターン変換手段の出力
する少なくとも１つのディジットと該ディジタルパター
ンの１つあるいは複数個のディジットとのＭを法とする
和に書き換え、該ディジタルパターンの少なくとも１つ
のディジットを該ディジタルパターンの少なくとも２つ
のディジットのＭを法とする和に書き換える書き換え手
段と、から成り、前記加算手段の出力する和を出力デー
タとすることを特徴とするデータ変換器が得られる。
また本発明によれば、データディジットを変換するデー
タ変換器において、ディジタルパターンを記憶する記憶
手段と、前記ディジタルパターンに依存した少なくとも
２つのディジットを出力するパターン変換手段と、前記
データディジットと前記パターン変換手段の出力する少
なくとも１つのディジットのＭ（Ｍは正整数）を法とす
る和を求める加算手段と、前記記憶手段が記憶するディ
ジタルパターンの少なくとも１つのディジットを前記加
算手段の出力するディジットと前記パターン変換手段の
出力する少なくとも１つのディジットと該ディジタルパ
ターンの１つあるいは複数個のディジットとのＭを法と
する和に書き換え、該ディジタルパターンの少なくとも
１つのディジットを該ディジタルパターンの少なくとも
２つのディジットのＭを法とする和に書き換える書き換
え手段と、から成り、前記加算手段の出力する和を出力
データとすることを特徴とするデータ変換器が得られる
。
タ変換器において、ディジタルパターンを記憶する記憶
手段と、前記ディジタルパターンに依存した少なくとも
２つのディジットを出力するパターン変換手段と、前記
データディジットと前記パターン変換手段の出力する少
なくとも１つのディジットのＭ（Ｍは正整数）を法とす
る和を求める加算手段と、前記記憶手段が記憶するディ
ジタルパターンの少なくとも１つのディジットを前記加
算手段の出力するディジットと前記パターン変換手段の
出力する少なくとも１つのディジットと該ディジタルパ
ターンの１つあるいは複数個のディジットとのＭを法と
する和に書き換え、該ディジタルパターンの少なくとも
１つのディジットを該ディジタルパターンの少なくとも
２つのディジットのＭを法とする和に書き換える書き換
え手段と、から成り、前記加算手段の出力する和を出力
データとすることを特徴とするデータ変換器が得られる
。
（＄発明の作用・原理）
第５図は本発明の作用・原理を示すための図である。図
において送信側では情報源５０１から発したパケットは
、パターン付加回路５０２によりパケットの最後に特定
パターンを付加され、暗号器５０３により暗号化されて
送出される。
において送信側では情報源５０１から発したパケットは
、パターン付加回路５０２によりパケットの最後に特定
パターンを付加され、暗号器５０３により暗号化されて
送出される。
受信側では送信側から送られたパケットが復号器５０４
で復号化され、パターン検出回路５０５でパケットの最
後に前記パターンが付加されているか否かを判定し、も
し付加されていれば誤りや改ざんがなく、異なるパター
ンに変化していれば誤りや改ざんあつと判定し、受信目
的５０６にパケットを送る。ここで暗号器５０３及び復
号器５０４が伝送路上にビット誤りが生じた場合、その
パケットの最後まで誤りが伝搬する形の暗号器、復号器
であれば、伝送中の誤りあるいは第３者による改ざんの
影響がパケットの最後の特定パターンにおよび、特定パ
ターンが変化する。従って誤りあるいは改ざんを検出で
きる。誤りを伝搬する形の暗号器、復号器の例は実施例
で示す。
で復号化され、パターン検出回路５０５でパケットの最
後に前記パターンが付加されているか否かを判定し、も
し付加されていれば誤りや改ざんがなく、異なるパター
ンに変化していれば誤りや改ざんあつと判定し、受信目
的５０６にパケットを送る。ここで暗号器５０３及び復
号器５０４が伝送路上にビット誤りが生じた場合、その
パケットの最後まで誤りが伝搬する形の暗号器、復号器
であれば、伝送中の誤りあるいは第３者による改ざんの
影響がパケットの最後の特定パターンにおよび、特定パ
ターンが変化する。従って誤りあるいは改ざんを検出で
きる。誤りを伝搬する形の暗号器、復号器の例は実施例
で示す。
（実施例）
第１図は本発明の第１の実施例を示すブロック図である
。説明をわかり易くするためにデータは全てバイナリ表
現されているものとする。図においてシフトレジスタ１
０１は内部状態を表わすビットパターンを格納しており
、初期状態では初期パターンを格納する。該シフトレジ
スタは最上位レジスタからの帰還部がある。帰還部の結
線構造の１例、は、Ｍ系列発生器で用いる結線である。
。説明をわかり易くするためにデータは全てバイナリ表
現されているものとする。図においてシフトレジスタ１
０１は内部状態を表わすビットパターンを格納しており
、初期状態では初期パターンを格納する。該シフトレジ
スタは最上位レジスタからの帰還部がある。帰還部の結
線構造の１例、は、Ｍ系列発生器で用いる結線である。
符号変換回路１０２は前記レジスタ系列１０１の格納す
る内部状態を表わすビットパターンを変換して２ビ・ノ
ドを出力する。該出力の１方を排他的論理和素子１０３
は入力ビットと排他的論理和をとり、出力ビットとする
。該出力ビットは前記符号変換回路１０２の出力する残
りのビットと前記シフトレジスタ１０１の最上位レジス
タからの排他的論理和（ＦＯＲ）をとられて前記シフト
レジスタの最下位レジスタに入力される。
る内部状態を表わすビットパターンを変換して２ビ・ノ
ドを出力する。該出力の１方を排他的論理和素子１０３
は入力ビットと排他的論理和をとり、出力ビットとする
。該出力ビットは前記符号変換回路１０２の出力する残
りのビットと前記シフトレジスタ１０１の最上位レジス
タからの排他的論理和（ＦＯＲ）をとられて前記シフト
レジスタの最下位レジスタに入力される。
かくして内部状態が変化する。
第２図は本発明の第２の実施例を示すブロック図である
。第１の実施例と同様データはバイナリデータとして話
を進める。シフトレジスタ２０１は帰還部がついており
、１０１と同一であるが、最下位レジスタに入力される
ビットは最上位レジスタからのビットと本発明装置への
入力ビツト及び符号変換回路２０２の出力との排他的論
理和である。他の部分は第１図と同じである。
。第１の実施例と同様データはバイナリデータとして話
を進める。シフトレジスタ２０１は帰還部がついており
、１０１と同一であるが、最下位レジスタに入力される
ビットは最上位レジスタからのビットと本発明装置への
入力ビツト及び符号変換回路２０２の出力との排他的論
理和である。他の部分は第１図と同じである。
第１の実施例と第２の実施例のいずれか一方を暗号用、
他方を復号用に用いる。このとき、伝送上での誤りが復
号によって広がるのは、この誤りがシフトレジスタの中
にはいって抜けなくなるからである。最初同一の初期パ
ターンをシフトレジスタ１０１と２０１にセットすれば
、誤りがなければ復号後、もとのバイナリデータになる
のは、内部状態が、一致していれば、符号変換回路の出
力ビットが同一となり、復号後には、暗号前のデータビ
ットに同一のビットが２度、２を法として加算されるの
で元に戻るからである。シフトレジスタ１０１゜２０１
の最下位レジスタには同一のビットがはいるので、シフ
トレジスタの中味は一致している。途中で伝送上に誤り
が生じると、復号後あわなくなる。このときはパケット
の再送が行なわれるようにしておき、パケットの最初の
段階で前記初期パターンを一致するようにすれば、再送
により誤りが除去される。符号変換回路は市販の暗号器
で構成できる。
他方を復号用に用いる。このとき、伝送上での誤りが復
号によって広がるのは、この誤りがシフトレジスタの中
にはいって抜けなくなるからである。最初同一の初期パ
ターンをシフトレジスタ１０１と２０１にセットすれば
、誤りがなければ復号後、もとのバイナリデータになる
のは、内部状態が、一致していれば、符号変換回路の出
力ビットが同一となり、復号後には、暗号前のデータビ
ットに同一のビットが２度、２を法として加算されるの
で元に戻るからである。シフトレジスタ１０１゜２０１
の最下位レジスタには同一のビットがはいるので、シフ
トレジスタの中味は一致している。途中で伝送上に誤り
が生じると、復号後あわなくなる。このときはパケット
の再送が行なわれるようにしておき、パケットの最初の
段階で前記初期パターンを一致するようにすれば、再送
により誤りが除去される。符号変換回路は市販の暗号器
で構成できる。
第３図（ａ）は本発明の第３の実施例を示すブロック図
である。図において、３３１は６７段のシフトレジスタ
で、初期設定時には初期パターンがはいる。
である。図において、３３１は６７段のシフトレジスタ
で、初期設定時には初期パターンがはいる。
３０１から３２２はＲＯＭとセレクタから成る第３図（
ｂ）に示す回路である。ＲＯＭ３４１は１６×８ビット
ＲＯＭでアドレス入力４ビツトに対して、該アドレスに
記憶されている８ビツトを出力する。セレクタ３４２は
該８ビツトのうちどのビットを選択するかを入力端子３
４３から入力されたキーパターンの１部（３ビツト）に
よって定め、かくして定められた１ビツトを出力する。
ｂ）に示す回路である。ＲＯＭ３４１は１６×８ビット
ＲＯＭでアドレス入力４ビツトに対して、該アドレスに
記憶されている８ビツトを出力する。セレクタ３４２は
該８ビツトのうちどのビットを選択するかを入力端子３
４３から入力されたキーパターンの１部（３ビツト）に
よって定め、かくして定められた１ビツトを出力する。
なお、第３図（ａ）では入力端子３４３は繁雑さを避け
るため省略しである。３２１，３２２は１６Ｘ１ビット
ＲＯＭである。キーパターンは６０ビツトから成り、３
ビツトずつ３０１〜３２０に入力される。ＲＯＭ３２１
の出力は入力端子３５３からの入力ビットと３５１でＥ
ＯＲされ、出力端子３５４に出力される。ＲＯＭ３２２
の出力は排他的論理和素子３５１の出力と３５２でＦＯ
Ｒされ帰還されてシフトレジスタ３３１の最上位ビット
と３３２の排他的論理和素子で排他的論理和（ＦＯＲ）
をとられて、シフトレジスタ３３１の最下位ビットに入
力される。排他的論理和素子３５１へはＲＯＭ３２１の
出力のうち８回に１度を出力する。即ち、シフトレジス
タのシフトは暗号化すべきデータビットの８倍の速度で
動作させる。従って３５１のみは８分の１のクロックで
動作する。この８という数字は１例であり、１でもよい
。３０１から３２２におけるＲＯＭに記憶するパターン
はランダムなパターン、例えば物理的なランダムパター
ンである。このパターンをキーとすることもできる。
るため省略しである。３２１，３２２は１６Ｘ１ビット
ＲＯＭである。キーパターンは６０ビツトから成り、３
ビツトずつ３０１〜３２０に入力される。ＲＯＭ３２１
の出力は入力端子３５３からの入力ビットと３５１でＥ
ＯＲされ、出力端子３５４に出力される。ＲＯＭ３２２
の出力は排他的論理和素子３５１の出力と３５２でＦＯ
Ｒされ帰還されてシフトレジスタ３３１の最上位ビット
と３３２の排他的論理和素子で排他的論理和（ＦＯＲ）
をとられて、シフトレジスタ３３１の最下位ビットに入
力される。排他的論理和素子３５１へはＲＯＭ３２１の
出力のうち８回に１度を出力する。即ち、シフトレジス
タのシフトは暗号化すべきデータビットの８倍の速度で
動作させる。従って３５１のみは８分の１のクロックで
動作する。この８という数字は１例であり、１でもよい
。３０１から３２２におけるＲＯＭに記憶するパターン
はランダムなパターン、例えば物理的なランダムパター
ンである。このパターンをキーとすることもできる。
第３図（ａ）で入力端子を３５４に変え、出力端子を３
５３に変え、排他的論理和素子３５１の入力を３２１の
出力ビットと３５４からのビットとし、３５１の出力を
３５３へ出力するように変更すると、第４の実施例とな
る。第３の実施例と第４の実施例は互いに逆回路の関係
にあることは、明らかである。
５３に変え、排他的論理和素子３５１の入力を３２１の
出力ビットと３５４からのビットとし、３５１の出力を
３５３へ出力するように変更すると、第４の実施例とな
る。第３の実施例と第４の実施例は互いに逆回路の関係
にあることは、明らかである。
第４図は本発明の第５の実施例を示す構成図である。４
３１は６７段のシフトレジスタで、４０１から４２０は
３２×１ビツトのＲＯＭ、 ４２１，４２２は１６×１
ビツトのＲＯＭである。４０１から４２０の各ＲＯＭの
アドレス入力５ピツの最上位ビットはキーパターンの１
ビツトである。残りの４ビツトとシフトレジスタ４３１
あるいはＲＯＭの出力との結線は第３図（ａ）と同一で
ある。
３１は６７段のシフトレジスタで、４０１から４２０は
３２×１ビツトのＲＯＭ、 ４２１，４２２は１６×１
ビツトのＲＯＭである。４０１から４２０の各ＲＯＭの
アドレス入力５ピツの最上位ビットはキーパターンの１
ビツトである。残りの４ビツトとシフトレジスタ４３１
あるいはＲＯＭの出力との結線は第３図（ａ）と同一で
ある。
但し、ＲＯＭ４２２の入力のうち、３ビツトはキーパタ
ーンの３ビツトとＲＯＭ４１７，４１８，４１９の出力
のＦＯＲを用いる。このキーパターンの３ビツトｋｏ’
。
ーンの３ビツトとＲＯＭ４１７，４１８，４１９の出力
のＦＯＲを用いる。このキーパターンの３ビツトｋｏ’
。
Ｌｏ’ 、に２’ とし、４０１から４２０までのキ
ーパターンからの入力を各々ｋｏ、に１．−・、・、に
１９とする。キーパターンは全体として６４ビツトから
成り、それを８ビツトずつ８ワードに並べる。第６図に
キーパターンを並べた図を示す。本実施例でも第３の実
施例と同様８クロツクで１ビツトのデータ変換を行なう
ものとする。ｋｏ’ 、に１’ 、に２’ ｋｏ、ｋｘ
、−・・、ｋｘ９は第６図に示す位置のビットとする。
ーパターンからの入力を各々ｋｏ、に１．−・、・、に
１９とする。キーパターンは全体として６４ビツトから
成り、それを８ビツトずつ８ワードに並べる。第６図に
キーパターンを並べた図を示す。本実施例でも第３の実
施例と同様８クロツクで１ビツトのデータ変換を行なう
ものとする。ｋｏ’ 、に１’ 、に２’ ｋｏ、ｋｘ
、−・・、ｋｘ９は第６図に示す位置のビットとする。
さて、クロックが進む毎にキーのワードをワード単位に
巡回シフトする。即ち、第６図の最上位行を最下位行へ
それ以外の行を１つ上に移動する。従って８タロツクで
元に戻る。このとき、ｋｏ’ 、に１’ 、に２’ ｋ
ｏ、に１．−、に１９は常に同じ相対位置とする。即ち
、常に第６図に示す位置のビットをｋｏ’ 、ｋｘ’
、ｋｚ’ ｋｏ、ｋｘ、・・・・、に１９として用いる
。その他の結線に関しては第３図（ａ）と同じである。
巡回シフトする。即ち、第６図の最上位行を最下位行へ
それ以外の行を１つ上に移動する。従って８タロツクで
元に戻る。このとき、ｋｏ’ 、に１’ 、に２’ ｋ
ｏ、に１．−、に１９は常に同じ相対位置とする。即ち
、常に第６図に示す位置のビットをｋｏ’ 、ｋｘ’
、ｋｚ’ ｋｏ、ｋｘ、・・・・、に１９として用いる
。その他の結線に関しては第３図（ａ）と同じである。
第３の実施例から第４の実施例を作ったように、第５の
実施例がら第６の実施例を作ることができ、互いに逆回
路となることは明らがである。
実施例がら第６の実施例を作ることができ、互いに逆回
路となることは明らがである。
以上の実施例において、シフトレジスタはＲＡＭで構成
することができ、ＲＯＭも不揮発性メモリとすることが
てきる。さらにＲＯＭ４０１から４２０は全て共通化あ
るいは一部を共通化してＲＯＭの節約をすることができ
る。また、第３図（ａ）の３０１〜３２２を全て１６×
１ビツトのＲＯＭとし、シフトレジスタｄ初期パターン
をキーとすることができる。これらは全て本発明の範囲
に含まれる。
することができ、ＲＯＭも不揮発性メモリとすることが
てきる。さらにＲＯＭ４０１から４２０は全て共通化あ
るいは一部を共通化してＲＯＭの節約をすることができ
る。また、第３図（ａ）の３０１〜３２２を全て１６×
１ビツトのＲＯＭとし、シフトレジスタｄ初期パターン
をキーとすることができる。これらは全て本発明の範囲
に含まれる。
（発明の効果）
以上詳細に説明したように、本発明を用いれば送信側で
特定パターンを付加し、受信側で該特定パターンを検出
するのみで誤り及び改ざんが検出できるようになり、デ
ータ送信に用いてその効果は大きい。
特定パターンを付加し、受信側で該特定パターンを検出
するのみで誤り及び改ざんが検出できるようになり、デ
ータ送信に用いてその効果は大きい。
第１図、第２図、第３図（ａ）、（ｂ）、第４図は本発
明の第１、第２、第３、第５の実施例を示すブロック図
、第５図は本発明の動作原理を示すための図、第６図は
キーパターンを示すパターン図である。 図において、１０１，２０１，３３１，４３１はシフト
レジスタ、１０２，２０２は符号変換回路、１０３，１
０４，２０３，２０４，３５１゜３５２．３３２，４３
２，４３３，４３４，４３５，４５１，４５２は排他的
論理和素子、３２１，３２２，３４１，４０１〜４２２
はＲＯＭ、３４２はセレクタ、５０１は情報源、５０２
はパターン付加回路、５０３は暗号器、５０４は復号器
、５０５はパターン検出回路、５０６は受信目的を各々
表わす。 ５０１ ５０２ ．５０．３５０６
５０５５θ４
明の第１、第２、第３、第５の実施例を示すブロック図
、第５図は本発明の動作原理を示すための図、第６図は
キーパターンを示すパターン図である。 図において、１０１，２０１，３３１，４３１はシフト
レジスタ、１０２，２０２は符号変換回路、１０３，１
０４，２０３，２０４，３５１゜３５２．３３２，４３
２，４３３，４３４，４３５，４５１，４５２は排他的
論理和素子、３２１，３２２，３４１，４０１〜４２２
はＲＯＭ、３４２はセレクタ、５０１は情報源、５０２
はパターン付加回路、５０３は暗号器、５０４は復号器
、５０５はパターン検出回路、５０６は受信目的を各々
表わす。 ５０１ ５０２ ．５０．３５０６
５０５５θ４
Claims (1)
- 【特許請求の範囲】 １、データディジットを変換するデータ変換器において
、ディジタルパターンを記憶する記憶手段と、前記ディ
ジタルパターンに依存した少なくとも２つのディジット
を出力するパターン変換手段と、前記データディジット
と前記パターン変換手段の出力する少なくとも１つのデ
ィジットのＭ（Ｍは正整数）を法とする和を求める加算
手段と、前記記憶手段が記憶するディジタルパターンの
少なくとも１つのディジットを前記加算手段の出力する
ディジットと前記パターン変換手段の出力する少なくと
も１つのディジットと該ディジタルパターンの１つある
いは複数個のディジットとのＭを法とする和に書き換え
、該ディジタルパターンの少なくとも１つのディジット
を該ディジタルパターンの少なくとも２つのディジット
のＭを法とする和に書き換える書き換え手段と、から成
り、前記加算手段の出力する和を出力データとすること
を特徴とするデータ変換器。 ２、データディジットを変換するデータ変換器において
、ディジタルパターンを記憶する記憶手段と、前記ディ
ジタルパターンに依存した少なくとも２つのディジット
を出力するパターン変換手段と、前記データディジット
と前記パターン変換手段の出力する少なくとも１つのデ
ィジットのＭ（Ｍは正整数）を法とする和を求める加算
手段と、前記記憶手段が記憶するディジタルパターンの
少なくとも１つのディジットを前記データディジットと
前記パターン変換手段の出力する少なくとも１つのディ
ジットと該ディジタルパターンの１つあるいは複数個の
ディジットとのＭを法とする和に書き換え、該ディジタ
ルパターンの少なくとも１つのディジットを該ディジタ
ルパターンの少なくとも２つのディジットのＭを法とす
る和に書き換える書き換え手段と、から成り、前記加算
手段の出力する和を出力データとすることを特徴とする
データ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250231A JPS62109446A (ja) | 1985-11-07 | 1985-11-07 | デ−タ変換器 |
| US06/925,891 US4760599A (en) | 1985-11-07 | 1986-10-30 | Data encryptor |
| DE8686115402T DE3688235T2 (de) | 1985-11-07 | 1986-11-06 | Datenwandler. |
| EP86115402A EP0221558B1 (en) | 1985-11-07 | 1986-11-06 | Data converter |
| CA000522301A CA1274627A (en) | 1985-11-07 | 1986-11-06 | Data converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250231A JPS62109446A (ja) | 1985-11-07 | 1985-11-07 | デ−タ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109446A true JPS62109446A (ja) | 1987-05-20 |
| JPH0443453B2 JPH0443453B2 (ja) | 1992-07-16 |
Family
ID=17204783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250231A Granted JPS62109446A (ja) | 1985-11-07 | 1985-11-07 | デ−タ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01298829A (ja) * | 1988-05-27 | 1989-12-01 | Nec Corp | データ変換器 |
| JP2006279665A (ja) * | 2005-03-30 | 2006-10-12 | Hitachi Kokusai Electric Inc | 暗号化データ通信システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763950A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | System and device for ciphering |
-
1985
- 1985-11-07 JP JP60250231A patent/JPS62109446A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763950A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | System and device for ciphering |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01298829A (ja) * | 1988-05-27 | 1989-12-01 | Nec Corp | データ変換器 |
| JP2006279665A (ja) * | 2005-03-30 | 2006-10-12 | Hitachi Kokusai Electric Inc | 暗号化データ通信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0443453B2 (ja) | 1992-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4691319A (en) | Method and system for detecting a predetermined number of unidirectional errors | |
| CN101454982B (zh) | 数据传送系统、差错检测方法和帮助差错检测的系统 | |
| US4244051A (en) | Data communication method and apparatus therefor | |
| US3571795A (en) | Random and burst error-correcting systems utilizing self-orthogonal convolution codes | |
| EP0221558B1 (en) | Data converter | |
| JPS62109446A (ja) | デ−タ変換器 | |
| JPS61154331A (ja) | デ−タ変換器 | |
| JPS62109445A (ja) | デ−タ変換器 | |
| US3439329A (en) | Electronic error detection and message routing system for a digital communication system | |
| US5351301A (en) | Authenticator circuit | |
| JPS58144952A (ja) | ２重バイト誤り訂正回路 | |
| JPS59154836A (ja) | インタ−リ−ブ回路 | |
| SU1314463A1 (ru) | Система передачи и приема цифровых сигналов | |
| RU1839280C (ru) | Устройство дл обработки Т-кодов | |
| JPS61184930A (ja) | 誤り訂正符号器 | |
| JPS6356566B2 (ja) | ||
| JP2555582B2 (ja) | Ｃｍｉ符号誤り検出回路 | |
| Murakami et al. | Burst error correcting binary cyclic an codes consisting of 2m‐1 codewords | |
| KR0147327B1 (ko) | 무상관 자기 합산 난수 발생 장치 | |
| SU903887A1 (ru) | Мажоритарный декодер | |
| SU549827A1 (ru) | Устройство передачи и приема информации дл рассредоточенных объектов | |
| SU1238078A1 (ru) | Устройство дл обнаружени и исправлени ошибок в кодовой последовательности | |
| JP2591164B2 (ja) | パリティ演算回路 | |
| JPH01298829A (ja) | データ変換器 | |
| SU1159166A1 (ru) | Устройство дл кодировани и декодировани дискретной информации |