JPS62109445A - デ−タ変換器 - Google Patents
デ−タ変換器Info
- Publication number
- JPS62109445A JPS62109445A JP60250230A JP25023085A JPS62109445A JP S62109445 A JPS62109445 A JP S62109445A JP 60250230 A JP60250230 A JP 60250230A JP 25023085 A JP25023085 A JP 25023085A JP S62109445 A JPS62109445 A JP S62109445A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- bit
- register
- data
- digits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ通信においてデータを誤りや改ざんから
保護するためのデータ変換器に関する。
保護するためのデータ変換器に関する。
（従来技術とその問題点）
パケットデータ通信では、受信側でパケットに誤りが検
出された場合には、該パケットを捨てて再送要求を出す
方式が多い。この場合誤り検出符号が用いられる。とこ
ろで暗号化が用いられている場合には、暗号化の前に誤
り検出符号化を行なえば、第三者によるデータの改ざん
からデータを守れることが従来から知られている。しか
し、暗号と組合わせても誤り検出符号化は暗号がない場
合に比較して簡単にならない。
出された場合には、該パケットを捨てて再送要求を出す
方式が多い。この場合誤り検出符号が用いられる。とこ
ろで暗号化が用いられている場合には、暗号化の前に誤
り検出符号化を行なえば、第三者によるデータの改ざん
からデータを守れることが従来から知られている。しか
し、暗号と組合わせても誤り検出符号化は暗号がない場
合に比較して簡単にならない。
（発明の目的）
本発明の目的は、上記欠点を取り除いたデータ変換器を
提供することにある。
提供することにある。
（発明の構成）
本発明によれば、データディジットを変換するデータ変
換器において、ディジタルパターンを記憶する言己憶手
段と、前記ディジタルパターンに依存したディジットを
出力するパターン変換手段と、前記データディジットと
前記パターン変換手段の出力するディジットのＭ（Ｍは
正整数）を法とする和を求める加算手段と、前記記憶手
段が記憶するディジタルパターンの少なくとも１つのデ
ィジットを前記データディジットと該ディジタルパター
ンの１つあるいは複数個のディジットとのＭを法とする
和に書き換え、該ディジタルパターンの少なくとも１つ
のディジットを該ディジタルパターンの少なくとも２つ
のディジットのＭを法とする和に書き換える書き換え手
段と、から成り、前記加算手段の出力する和を出力デー
タとすることを特徴とするデータ変換器が得られる。
換器において、ディジタルパターンを記憶する言己憶手
段と、前記ディジタルパターンに依存したディジットを
出力するパターン変換手段と、前記データディジットと
前記パターン変換手段の出力するディジットのＭ（Ｍは
正整数）を法とする和を求める加算手段と、前記記憶手
段が記憶するディジタルパターンの少なくとも１つのデ
ィジットを前記データディジットと該ディジタルパター
ンの１つあるいは複数個のディジットとのＭを法とする
和に書き換え、該ディジタルパターンの少なくとも１つ
のディジットを該ディジタルパターンの少なくとも２つ
のディジットのＭを法とする和に書き換える書き換え手
段と、から成り、前記加算手段の出力する和を出力デー
タとすることを特徴とするデータ変換器が得られる。
また本発明によれば、データディジットを変換するデー
タ変換器において、ディジタルパターンを記憶する記憶
手段と、前記ディジタルパターンに依存したディジット
を出力するパターン変換手段と、前記データディジット
と前記パターン変換手段の出力するディジットのＭ（Ｍ
は正整数）を法とする和を求める加算手段と、前記記憶
手段が記憶するディジタルパターンの少な（とも１つの
ディジットを前記データディジットと該ディジタルパタ
ーンの１つあるいは複数個のディジットとのＭを法とす
る和に書き換え、該ディジタルパターンの少なくとも１
つのディジットを該ディジタルパターンの少なくとも２
つのディジットのＭを法とする和に書き換える書き換え
手段と、から成り、前記加算手段の出力する和を出力デ
ータとすることを特徴とするデータ変換器が得られる。
タ変換器において、ディジタルパターンを記憶する記憶
手段と、前記ディジタルパターンに依存したディジット
を出力するパターン変換手段と、前記データディジット
と前記パターン変換手段の出力するディジットのＭ（Ｍ
は正整数）を法とする和を求める加算手段と、前記記憶
手段が記憶するディジタルパターンの少な（とも１つの
ディジットを前記データディジットと該ディジタルパタ
ーンの１つあるいは複数個のディジットとのＭを法とす
る和に書き換え、該ディジタルパターンの少なくとも１
つのディジットを該ディジタルパターンの少なくとも２
つのディジットのＭを法とする和に書き換える書き換え
手段と、から成り、前記加算手段の出力する和を出力デ
ータとすることを特徴とするデータ変換器が得られる。
（本発明の作用・原理）
第４図は本発明の作用・原理を示すための図である。図
において送信側では情報源４０１から発したパケットは
、パターン付加回路４０２によりパケットの最後に特定
パターンを付加され、暗号５４０３により暗号化されて
送出される。
において送信側では情報源４０１から発したパケットは
、パターン付加回路４０２によりパケットの最後に特定
パターンを付加され、暗号５４０３により暗号化されて
送出される。
受信側では送信側から送られたパケットが復号器４０４
で復号化され、パターン検出回路４０５でパケットの最
後に前記パターンが付加されているか否かを判定し、も
し付加されていれば誤りや改ざんがなく、異なるパター
ンに変化していれば誤りや改ざんあつと判定し、受信目
的４０６にパケットを送る。ここで暗号器４０３及び復
号器４０４が伝送路上にビット誤りが生じた場合、その
パケットの最後まで誤りが伝搬する形の暗号器、復号器
であれば、伝送中の誤りあるいは第３者による改ざんの
影響がパケットの最後の特定パターンにおよび、特定パ
ターンが変化する。従って誤りあるいは改ざんを検出で
きる。誤りを伝搬する形の暗号器、復号器の例は実施例
で示す。
で復号化され、パターン検出回路４０５でパケットの最
後に前記パターンが付加されているか否かを判定し、も
し付加されていれば誤りや改ざんがなく、異なるパター
ンに変化していれば誤りや改ざんあつと判定し、受信目
的４０６にパケットを送る。ここで暗号器４０３及び復
号器４０４が伝送路上にビット誤りが生じた場合、その
パケットの最後まで誤りが伝搬する形の暗号器、復号器
であれば、伝送中の誤りあるいは第３者による改ざんの
影響がパケットの最後の特定パターンにおよび、特定パ
ターンが変化する。従って誤りあるいは改ざんを検出で
きる。誤りを伝搬する形の暗号器、復号器の例は実施例
で示す。
（実施例）
第１図は本発明の第１の実施例を示すブロック図である
。説明をわかり易くするためにデータは全てバイナリ表
現されているものとする。図においてシフトレジスタ１
０１は内部状態を表わすビットパターンを格納しており
、初期状態では初期パターンを格納する。該シフトレジ
スタは最上位レジスタからの帰還部がある。帰還部の結
線構造の１例は、Ｍ系列発生器で用いる結線である。符
号変換回路１０２は前記レジスタ系列１０１の格納する
内部状態を表わすビットパターンを変換して１ビツトを
出力する。該出力を排他的論理和素子１０３は入力ビッ
トと排他的論理和をとり、出力ビットとする。該出力ビ
ツトは前記シフトレジスタ１０１の最上位レジスタから
のビットと排他的論理和（ＦＯＲ）をとられて前記シフ
トレジスタの最下位レジスタに入力される。かくして内
部状態が変化する。
。説明をわかり易くするためにデータは全てバイナリ表
現されているものとする。図においてシフトレジスタ１
０１は内部状態を表わすビットパターンを格納しており
、初期状態では初期パターンを格納する。該シフトレジ
スタは最上位レジスタからの帰還部がある。帰還部の結
線構造の１例は、Ｍ系列発生器で用いる結線である。符
号変換回路１０２は前記レジスタ系列１０１の格納する
内部状態を表わすビットパターンを変換して１ビツトを
出力する。該出力を排他的論理和素子１０３は入力ビッ
トと排他的論理和をとり、出力ビットとする。該出力ビ
ツトは前記シフトレジスタ１０１の最上位レジスタから
のビットと排他的論理和（ＦＯＲ）をとられて前記シフ
トレジスタの最下位レジスタに入力される。かくして内
部状態が変化する。
第２図は本発明の第２の実施例を示すブロック図である
。第１の実施例と同様データはバイナリデータとして話
を進める。シフトレジスタ２０１は帰還部がついており
、１０１と同一であるが、最下位レジスタに入力される
ビットは最上位レジスタからのビットと本発明装置への
入力ビットとの排他的論理和である。他の部分は第１図
と同じである。
。第１の実施例と同様データはバイナリデータとして話
を進める。シフトレジスタ２０１は帰還部がついており
、１０１と同一であるが、最下位レジスタに入力される
ビットは最上位レジスタからのビットと本発明装置への
入力ビットとの排他的論理和である。他の部分は第１図
と同じである。
第１の実施例と第２の実施例のいずれか一方を暗号用、
他方を復号用に用いる。このとき、伝送上での誤りが復
号によって広がるのは、この誤りがシフトレジスタの中
にはいって抜けなくなるからである。最初同一の初期パ
ターンをシフトレジスタ１０１と２０１にセットすれば
、誤りがなければ復号後、もとのバイナリデータになる
のは、内部状態が、一致していれば、符号変換回路の出
力ビットが同一となり、復号後には、暗号前のデータビ
ットに同一のビットが２度、２を法として加算されるの
で元に戻るからである。シフトレジスタ１０１゜２０１
の最下位レジスタには同一のビットがはいるので、シフ
トレジスタの中味は一致している。途中で伝送上に誤り
が生じると、復号後あわなくなる。このときはパケット
の再送が行なわれるようにしておき、パケットの最初の
段階で前記初期パターンを一致するようにすれば、再送
により誤りが除去される。初期パターンはキーとするこ
とがてきる。符号変換回路としては暗号器やロム（ＲＯ
Ｍ）やラム（ＲＡＭ）のメモリで構成できるが、第３図
に示す回路でも構成できる。第３図にはシフトレジスタ
１０１あるいは２０１を３３１という番号を付与して示
しである。３５１は排他的論理和素子１０３あるいは２
０３につながり、３５２は１０４あるいは２０４に相当
する。
他方を復号用に用いる。このとき、伝送上での誤りが復
号によって広がるのは、この誤りがシフトレジスタの中
にはいって抜けなくなるからである。最初同一の初期パ
ターンをシフトレジスタ１０１と２０１にセットすれば
、誤りがなければ復号後、もとのバイナリデータになる
のは、内部状態が、一致していれば、符号変換回路の出
力ビットが同一となり、復号後には、暗号前のデータビ
ットに同一のビットが２度、２を法として加算されるの
で元に戻るからである。シフトレジスタ１０１゜２０１
の最下位レジスタには同一のビットがはいるので、シフ
トレジスタの中味は一致している。途中で伝送上に誤り
が生じると、復号後あわなくなる。このときはパケット
の再送が行なわれるようにしておき、パケットの最初の
段階で前記初期パターンを一致するようにすれば、再送
により誤りが除去される。初期パターンはキーとするこ
とがてきる。符号変換回路としては暗号器やロム（ＲＯ
Ｍ）やラム（ＲＡＭ）のメモリで構成できるが、第３図
に示す回路でも構成できる。第３図にはシフトレジスタ
１０１あるいは２０１を３３１という番号を付与して示
しである。３５１は排他的論理和素子１０３あるいは２
０３につながり、３５２は１０４あるいは２０４に相当
する。
図において、３３１は６７段のシフトレジスタで、初期
設定時には初期パターンがはいる。３０１から３２１は
ＲＯＭとセレクタから成る第３図（ｂ）に示す回路であ
る。ＲＯＭ３４１は１６Ｘ８ビットＲＯＭでアドレス入
力４ビツトに対して、該アドレスに記憶されている８ビ
ツトを出力する。セレクタ３４２は該８ビツトのうちど
のビットを選択するかを入力端子３４３がら入力された
キーパターンの１部（３ビツト）によって定め、かくし
て定められた１ビツトを出力する。
設定時には初期パターンがはいる。３０１から３２１は
ＲＯＭとセレクタから成る第３図（ｂ）に示す回路であ
る。ＲＯＭ３４１は１６Ｘ８ビットＲＯＭでアドレス入
力４ビツトに対して、該アドレスに記憶されている８ビ
ツトを出力する。セレクタ３４２は該８ビツトのうちど
のビットを選択するかを入力端子３４３がら入力された
キーパターンの１部（３ビツト）によって定め、かくし
て定められた１ビツトを出力する。
なお、第３図（ａ）では入力端子３４３は繁雑さを避け
るため省略しである。３２１は１６×１ビットＲＯＭで
ある。゛キーパターンは６０ビツトから成り、３ビツト
ずつ３０１〜３２０に入力される。３０１から３２１に
おけるＲＯＭに記憶するパターンはランダムなパターン
、例えば物理的なランダムパターンである。このパター
ンをキーとすることもできる。
るため省略しである。３２１は１６×１ビットＲＯＭで
ある。゛キーパターンは６０ビツトから成り、３ビツト
ずつ３０１〜３２０に入力される。３０１から３２１に
おけるＲＯＭに記憶するパターンはランダムなパターン
、例えば物理的なランダムパターンである。このパター
ンをキーとすることもできる。
以上の実施例において、シフトレジスタはＲＡＭで構成
することができ、ＲＯＭも不揮発性ＲＡＭとすることが
てきる。また、第３図（ａ）の３０１〜３２１を全て１
６×１ビツトのＲＯＭとし、初期パターンをキーとする
こともできる。これらの変更は全て本発明の範囲に含ま
れる。
することができ、ＲＯＭも不揮発性ＲＡＭとすることが
てきる。また、第３図（ａ）の３０１〜３２１を全て１
６×１ビツトのＲＯＭとし、初期パターンをキーとする
こともできる。これらの変更は全て本発明の範囲に含ま
れる。
（発明の効果）
以上詳細に説明したように、本発明を用いれば送信側で
特定パターンを付加し、受信側で該特定パターンを検出
するのみで誤り及び改ざんが検出できるようになり、デ
ータ通信に用いてその効果は大きい。
特定パターンを付加し、受信側で該特定パターンを検出
するのみで誤り及び改ざんが検出できるようになり、デ
ータ通信に用いてその効果は大きい。
第１図、第２図は本発明の第１の実施例、第２の実施例
を示すブロック図、第３図（ａ）、（ｂ）は符号変換回
路を示す構成図、第４図は本発明の動作原理を示すため
のブロック図である。 図において、１０１，２０１，３３１はシフトレジスタ
、１０２．２０２は符号変換回路、１０３，２０３，３
３２は排他的論理和素子、３２１，３４１．はＲＯＭ、
３４２はセレクタ、４０１は情報源、４０２はパターン
付加回路、４０３は暗号器、４０４は復号器、４０５は
パターン検出回路、４０６は受信目的を各々に示す。
を示すブロック図、第３図（ａ）、（ｂ）は符号変換回
路を示す構成図、第４図は本発明の動作原理を示すため
のブロック図である。 図において、１０１，２０１，３３１はシフトレジスタ
、１０２．２０２は符号変換回路、１０３，２０３，３
３２は排他的論理和素子、３２１，３４１．はＲＯＭ、
３４２はセレクタ、４０１は情報源、４０２はパターン
付加回路、４０３は暗号器、４０４は復号器、４０５は
パターン検出回路、４０６は受信目的を各々に示す。
Claims (1)
- 【特許請求の範囲】 １、データディジットを変換するデータ変換器において
、ディジタルパターンを記憶する記憶手段と、前記ディ
ジタルパターンに依存したディジットを出力するパター
ン変換手段と、前記データディジットと前記パターン変
換手段の出力するディジットのＭ（Ｍは正整数）を法と
する和を求める加算手段と、前記記憶手段が記憶するデ
ィジタルパターンの少なくとも１つのディジットを前記
加算手段の出力するディジットと該ディジタルパターン
の１つあるいは複数個のディジットとのＭを法とする和
に書き換え、該ディジタルパターンの少なくとも１つの
ディジットを該ディジタルパターンの少なくとも２つの
ディジットのＭを法とする和に書き換える書き換え手段
と、から成り、前記加算手段の出力する和を出力データ
とすることを特徴とするデータ変換器。 ２、データディジットを変換するデータ変換器において
、ディジタルパターンを記憶する記憶手段と、前記ディ
ジタルパターンに依存したディジットを出力するパター
ン変換手段と、前記データディジットと前記パターン変
換手段の出力するディジットのＭ（Ｍは正整数）を法と
する和を求める加算手段と、前記記憶手段が記憶するデ
ィジタルパターンの少なくとも１つのディジットを前記
データディジットと該ディジタルパターンの１つあるい
は複数個のディジットとのＭを法とする和に書き換え、
該ディジタルパターンの少なくとも１つのディジットを
該ディジタルパターンの少なくとも２つのディジットの
Ｍを法とする和に書き換える書き換え手段と、から成り
、前記加算手段の出力する和を出力データとすることを
特徴とするデータ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250230A JPS62109445A (ja) | 1985-11-07 | 1985-11-07 | デ−タ変換器 |
| US06/925,891 US4760599A (en) | 1985-11-07 | 1986-10-30 | Data encryptor |
| DE8686115402T DE3688235T2 (de) | 1985-11-07 | 1986-11-06 | Datenwandler. |
| EP86115402A EP0221558B1 (en) | 1985-11-07 | 1986-11-06 | Data converter |
| CA000522301A CA1274627A (en) | 1985-11-07 | 1986-11-06 | Data converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250230A JPS62109445A (ja) | 1985-11-07 | 1985-11-07 | デ−タ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109445A true JPS62109445A (ja) | 1987-05-20 |
| JPH0443452B2 JPH0443452B2 (ja) | 1992-07-16 |
Family
ID=17204771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250230A Granted JPS62109445A (ja) | 1985-11-07 | 1985-11-07 | デ−タ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109445A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763950A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | System and device for ciphering |
-
1985
- 1985-11-07 JP JP60250230A patent/JPS62109445A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763950A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | System and device for ciphering |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0443452B2 (ja) | 1992-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100333255B1 (ko) | N-비트입력값을변환된n-비트출력값으로변환하는장치및방법 | |
| US5355412A (en) | Identifying secret data messages in a one-direction multipoint network | |
| JPH0435932B2 (ja) | ||
| RU98102447A (ru) | Дешифрирование повторно переданных данных в системе связи с шифрованием | |
| US4244051A (en) | Data communication method and apparatus therefor | |
| EP0221558B1 (en) | Data converter | |
| US5359610A (en) | Error detection encoding system | |
| MY106107A (en) | Cordless telephone. | |
| JPS62109445A (ja) | デ−タ変換器 | |
| JPH0443453B2 (ja) | ||
| JPS61154331A (ja) | デ−タ変換器 | |
| JPH07297817A (ja) | データ伝送方式 | |
| JPH01298829A (ja) | データ変換器 | |
| JP2002344437A (ja) | 通信システムおよび通信方法 | |
| JPS5815352A (ja) | ３誤り訂正符号復号方式 | |
| SU549827A1 (ru) | Устройство передачи и приема информации дл рассредоточенных объектов | |
| JPS626380B2 (ja) | ||
| JPS61184930A (ja) | 誤り訂正符号器 | |
| SU1480130A1 (ru) | Устройство дл контрол передачи данных | |
| SU418987A1 (ru) | Устройство для передачи-приема циклических номеров информационных блоков систематическогокода | |
| SU508950A1 (ru) | Устройство дл коррекции ошибокв системах передачи данных с решающейобратной св зью | |
| RU1839280C (ru) | Устройство дл обработки Т-кодов | |
| SU130937A1 (ru) | Способ многократной фазовой манипул ции и устройство дл его осуществлени | |
| SU687612A1 (ru) | Устройство дл исправлени и обнаружени ошибок | |
| SU407314A1 (ru) | УСТРОЙСТВО дл КОРРЕКЦИИ ОШИБОК В СИСТЕМЕ ПЕРЕДАЧИ С РЕШАЮЩЕЙ ОБРАТНОЙ СВЯЗЬЮ |