SU418987A1

SU418987A1 - Устройство для передачи-приема циклических номеров информационных блоков систематическогокода

Info

Publication number: SU418987A1
Application number: SU1787925A
Authority: SU
Original assignee: Н. П. Крут кова, А. М. Шашин , И. Б. Белов
Priority date: 1972-05-24
Filing date: 1972-05-24
Publication date: 1974-03-05

Description

I

Изобретение относитс к синхронным системам св зи дл передачи дискретной информации по телефонным и широкополосным каналам св зи в аппаратуре передачи данных с систематическим кодом и решающей обратной св зью.

Известно устройство дл передачи-приема циклических номеров информационных блоков систематического кода в системах с решающей обратной св зью, содержащее на передаче блок кодировани и датчик циклических номеров передатчика, а на приеме - блок декодировани , вход которого объединен со входом накопител , датчик циклических номеров приемника, выход которого подключен к блоку запоминани .

Цель изобретени - уменьшение избыточности информации. Достигаетс она тем, что в предлагаемое устройство на передаче введен сумматор, входы которого подключены к выходам блока кодировани и датчика циклических номеров, а выход св зан со входом схемы «ИЛИ, ко второму входу которой подключен вход устройства, а на приеме введены перва и втора схемы сравнени , ключева схема, схема «И, так что выход блока декодировани соединен с одними входами схем сравнени , к другому входу первой схемы сравнени подключен выход датчика циклических номеров приемника, второй выход которого соединен со входом блока запоминани ; к другому входу второй схемы сравнени подключен выход б.лока запоминани циклического номера; выход первой схемы сравнени подключен ко входу схемы «И, выход которой подключен ко входу накопител ; а выход второй схемы сравнени соединен со входами накопител и ключевой схемы, выход которой св зан со вторым входом схемы «И.

На чертеже приведена структурна схема предлагаемого устройства.

Устройство содержит блок кодировани 1, датчик 2 циклических номеров передатчика, сумматор 3 по модулю «2, схему «ИЛИ 4,

ключевую схему 5, вторую схему сравнени 6, блок запоминани 7, схему «И 8, первую схему сравнени 9, датчик 10 циклических номеров приемника, блок декодировани 11, накопитель 12.

Входна клемма А соединена с блоком кодировани 1 и схемой «ИЛ1-1 4. Выход блока кодировани соединен со входом сумматора 3, второй вход сумматора - с выходом датчика 2, выход сумматора - со входом схемы

«ИЛИ, выход последней - с клеммой Б.

Входна клемма В соединена со входами блока декодировани 11 и накопител 12. Выход блока декодировани св зан со входами схем сравнени 6 и 9. Второй вход схемы сравнени 9 подключен к выходу датчика 10, а

второй выход датчика 10 - ко входу блока запоминани 7. Выход блока запоминани соединен со вторым входом схемы сравнени 6.

Третий вход схемы сравнени 6 соединен со входной клеммой В, выход - со входами накопител 12 и ключевой схемы 5, выход ключевой схемы - со входом схемы «И 8, второй вход которой соединен с выходом схемы сравнени 9. Выход схемы «И св зан со входом накопител 12 и клеммой Г.

Работает устройство следующим образом.

Информаци от абонента через клемму А поступает последовательно в блок кодировани 1 и через схему «ИЛИ 4 - в канал св зи . Проверочные разр ды кода из блока кодировани последовательно поступают на вход сумматора 3, где поразр дно складываютс с очередным циклическим номером с датчика 2. Така проверочна комбинаци через схему «ИЛИ 4 вслед за информационными разр дами попадает па клемму Б и затем в капал

св зи.: .;.i|

Информаци , закодированна на удаленном конце канала св зи, поступает через клемму Д в блок декодировани 11 и накопитель 12. В накопителе она хранитс до конца проверки на ее правильность.

В случае правильного приема информации в блоке декодировани I1 после декодировани должен быть зафиксирован циклический номер прпп того блока информации. Он поступает на выходы схем сравнени 9 и 6.

На схеме сравнени 9 дешифрироваппый циклический номер сравниваетс с ожидаемым номером, поступающим из датчика 10. Если они не совпадают, со схемы «И 8 выдаетс сигнал «Ощибка, информаци в накопителе 12 стираетс и запращиваетс вновь.

Дл исключени повторений информации, которые могут произойти после режимов переспроса , в блоке запоминани 7 запоминаетс циклический номер последнего выведенного абоненту блока. Дешифрованные циклические номера из блока декодировани 11 поступают также па вход схемы сравнени 6, где сравниваютс с циклическим номером из блока запоминани 7. Сравнение разрешаетс только дл циклического номера блока, пришедшего первым после блокировки приемпика , вызванной переспросом (дл этого на вход схемы сравнени поступает специальный разрешающий сигнал Z с клеммы В}.

Если на схеме сравнени 6 обнаружен циклический номер уже выведенного абоненту блока, блок информации в накопителе 12 отпираетс , и через ключевую схему 5 запреш,аетс выход сигнала «Ошибка со схемы «И 8, так как переспрос информации в этом случае не нужен.

Данное устройство передачи-приема циклических номеров не требует специальных разр дов в кодограмме дл передачи циклических номеров. Это позвол ет уменьшить избыточность информации, ускорить передачу, а также избежать повторений информации.

Предмет изобретени

Устройство дл передачи-приема циклических номеров информационных блоков систематического кода в системах с решаюш,ей обратной св зью, содержащее на передаче блок кодировани и датчик циклических номеров передатчика, а на приеме - блок декодировани , вход которого объединен со входом накопител , датчик циклических номеров приемника , выход которого подключен к блоку запоминани , отличающеес тем, что, с целью уменьшени избыточности информации, на передаче введен сумматор, входы которого соединены с выходами блока кодировани и датчика циклических номеров, а выход св зан со входом схемы «ИЛИ, к второму входу которой подключен вход устройства, а на приеме введены перва и втора схемы сравнени , ключева схема, схе.ма «И, так что выход блока декодировани соединен с одними входами схем сравнени , к другому входу первой схемы сравпепи подключен выход датчика циклических номеров приемника, второй выход которого соединен со входом блока запоминани , к другому входу второй схемы сравнени подключен выход блока запоминани циклического номера, выход первой схемы сравнени подключен ко входу схемы «И, выход которой подключен ко входу накопител , а выход второй схемы сравнени соединен со входами накопител и ключевой схемы, выход которой св зап со вторым входом схемы «И.