SU1239875A1 - Передающее устройство системы с решающей обратной св зью - Google Patents

Abstract

Изобретение относитс  к технике св  зи и Mv6. использовано в системах передачи дискретной информации с решающей обратной св зью. Повьшаетс  верность передачи путем снижени  веро тности выпадени  сообщени . Уст- во содержит буферный накопитель 1, распределитель считьшани  2, блок ключей 3, датчик комбинации Покой. 4, семь злементов ИЛИ 5,6,7,8,9,10 и (Л ел

Description

11, формирователь задержки передачи комбинации Покой (ФЗПКП) 12, формирователь временного интервала (ФВИ) 13, повторитель 14, счетчик импульсов 15, преобразователь последовательного кода в параллельный (ППКПУ 16, три триггера 17 - 19, два элемента И 20 и 21, дешифратор 22, блок кодировани  23, блок сравнени  24 и приемник сигнала обратной св зи 25, Если число повторных передач одного и того же сообщени  превысит заданный порог, равный емкости счетчика им

1

Изобретение относитс  к технике св зи и может быть использовано в системах передачи дискретной информации с решающей обратной св зью.

Цель изобретени  - повьш1ение вер- нести передачи путем снижени  веро т- ности выпадени  сообщени .

. На чертеже представлена структурна  электрическа  схема передающего устройства системы с решающей обратной св зью.

Передающее устройство системы с решающей обратной св зью содержит буферный накопитель 1, распределитель 2 считывани , блок 3 ключей, датчик 4 комбинации Покой, первый 5, второй 6, третий 7, четвертый 8, п тый 9, шестой 10, седьмой 11 элементы ИЛИ, формирователь 12 задержки передачи комбинации Покой,, формирователь 13 временного интервала, повтори тель 14, счетчик 15 импульсов, преобразователь 16 последовательного кода в параллельный, первый триггер 17, второй триггер 18, третий триггер 19, первый элемент И 20, второй элемент .И 21, дешифратор 22, блок 23 кодировани , блок 24 сравнени , приемник 25 сигнала обратной св зи.

Передающее устройство системы с ре шгиощей обратной св зью работает сле- дуклцим образом,

В исходном положении счетчик 15 импульсов, формирователи 12 и 13,распределитель 2 и первый, второй, тре- тий триггеры 17-19 наход тс  в нулевом положении. Сигнал запуска, посту

пульсов 15, то сигнал с выхода его старшего разр да установит триггер

19в положение 1, в результате чего ФЗПКП 12 и ФВИ 13 установ тс  в нулевое положение, а с инверсно.го выхода триггера 19 на вход злемента И

20подаетс  запрещающий сигнал. Цель достигаетс  введением элементов ИЛИ 8-11, ФЗПКП 12, ФВИ 13, счетчика импульсов 15,, ППКП 16, триггеров 17 19, элемента И 21, дешифратора 22 и блока сравнени  24.

1 ил.

0

5

5

пающий на шину запуска , устанавливает третий триггер 19 в положение О, а также через шестой элемент ИЛИ 10 устанавливает первый триггер 17 в положение 1, и через п тый элемент ИЛИ 9,сбрасыва  формирователь 13 в исходное состо ние. При наличии информации сигнал с управл ющего выхода буферного накопител  1 через седьмой элемент ИЛИ 11 сбрасывает формирователь 12 в исходное состо ние и запускает распределитель 2, который обеспечивает последовательное считывание информации из буферного накопител  1 через блок 3, первый и второй элементы ИЛИ 5 и 6 в блок 23 с последующей передачей в канал св зи. Одновременно эта информаци  записываетс  в повторитель 14. По окончании цикла передачи сигнал с выхода старшего разр да распределител  2 через четвертый элемент ИЛИ 8 устанавливает первый триггер 17 в положение О, тем самым снима  сигнал сброса с формировател  13. Сигнал соответствующего состо ни  формировател  13 через дешифратор 22 устанавливает второй триггер 1В в положение 1, разреша  прохождение сигнала Подтверждение с выхода приемника 25 на вход преобразовател  16, с выхода которого прин тый сигнал поступает на первые входы блока 24, на вторые входы которого поступает эталонньй сигнал обратной св зи. При совпадении прин того сигнала обратной св зи с эталонным блок 24 вырабатывает сигнал Совпадение, который сбрасывает счетчик 15 импульсов в исходное положение , а также через третий элемен ИЛИ 7 и шестой элемент ИЛИ 10 устанавливает соответственно второй триг гер 18 в положение О, а первый тригер 17 в положение 1. При этом на управл ющий вход буферного накопител  1 поступает очередной сигнал запроса информации, а на второй вход второго элемента И 21 - запрещающий сигнал. Если на выходе блока 24 не формируетс  сигнал Совпадение, то сигнал с выхода старшего разр да формировател  13 поступает на управл ю- щий вход повторител  14, в результате чего записанна  там информаци  через первый элемент И 20, -второй элемент ИЛИ 6 и блок 23 будет повторно передана в канал св зи. Если чис- ло повторных передач одного и того же сообщени  превысит заданный порог равный емкости счетчика 15 импульсов то сигнал с выхода старшего разр да счетчика 15 импульсов устанавливает третий триггер 19 в положение.1, в результате чего на формирователи 12 и 13 через соответственно седьмой и п тый элементы ИЛИ 11 и 9 подаютс , сигналы Установки формирователей в нулевое положение, а с инверсного, выхода третьего триггера 19 на вход первого элемента И 20 подаетс  запрещающий сигнал.

Claims (1)

1. При отсутствии в исходном состо нии очередной информации в буферном накопителе 1 сигнал с выхода старшего разр да распределител  2 через четвертый элемент ИЛИ 8 устайавлива- ет первый триггер 17 в нулевое положение . Сигнал с выхода старшего раз- р да формировател  12 запускает датчик 4, информаци  с которого поступает в канал св зи. Формула изобретени 

   Передающее устройство системы с решающей обратной св зью содержащее последовательно соединенные буферный накопитель, блок ключей, первый и второй элементы ИЛИ и блок кодировани , выход которого  вл етс  выходом устройства, последовательно соединенные повторитель и первый элемент И, выход которого подключен к другому входу второго элемента ИЛИ, приемник сигналов обратной св зи, вход которого  вл етс  входом устройства, третий элемент ИЛИ, датчик комбинации Покой и распределитель считывани .

   вход которого подключен к другому выходу буферного накопител , а первый выход - к соответствующему входу блока ключей, выход, датчика комбинации Покой подключен, к соответствующему входу первого элемента ШШ, выход второго элемента ИЛИ подключен к одному из входов повторител , отличающеес  тем, что, с целью повьшени  верности передачи путем снижени  веро тности выпадени  сообщени , в него введены последовательно соединенные четвертый элемент ИЛИ, первый триггер, п тый элемент ИЛИ, формирователь временного интервала , дешифратор, второй триггер,второй элемент И, преобразователь последовательного кода в параллельный и блок сравнени , шестой и седьмой элементы ИЛИ, последова тельно соединенные счетчик импульсов, третий триггер , пр мой выход которого подк,шочен к объединенным второму входу п того элемента ИЛИ и к первому входу седьмого элемента ИЛИ, второй вход которого подключен к входу распределител  считьшани , а выход - к входу фор- :мировател  задержки передачи комбинации Покой, выход которого подключен к объединенным входу датчика комбинации Покой и к первому входу четвертого элемента ШШ, второй вход которого подключен к второму выходу распределител  считывани , выход блока сравнени  подключен к объединенным первым входам третьего элемента ИЛИ, счетчика импульсов, и шестой элемент ИЛИ, объединенные вторые входы шестого элемента ИЛИ и третьего триггера  вл ютс  входом сигнала Запуск, выход шестого элемента ИЛИ через- первый триггер подключен к входу буфер-. ного накопител , другой выход формировател  временного интервала подключен к объединенным вторым входам счетчика импульсов, повторител  и третьего элемента ШШ, выход которого подключен к другому входу второго триггера , инверсный выход третьего триггера подключен к другому входу первого элемента И, выход приемника сигнала обратной св зи подключен к второму входу второй схемы И, другой вход блока сравнени   вл етс  входом эталонного сигнала обратной св зи,соответствующие входы формировател  задержки передачи комбинации Покой, счечика иформировател  временныхинтерва- лов  вл ютс  входами тактовых импульсов