JPH01298829A

JPH01298829A - データ変換器

Info

Publication number: JPH01298829A
Application number: JP63129860A
Authority: JP
Inventors: Yasuhiko Sako; 迫　靖彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-05-27
Filing date: 1988-05-27
Publication date: 1989-12-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、有線系および無線系の通信回線の暗号通信の
データ変換器に利用する。

〔概要〕

本発明はデータ変換器において、送信側および受信側の記憶手段にランダム信号を初期デ
ィジタルパタンとして設定することにより、暗号の複雑性、秘話性およびネットワーク回線への不正
進入防止に対する特性を良くするようにしたものである
。

〔従来の技術〕

第４図は第一従来例データ変換器のブロック構成図であ
る。第５図は第二従来例データ変換器のブロック構成図
でる。第４図および第５図において、データはわかり易
くするためにすべてバイナリ表現されている。

従来、データ変換器は、第４図および第５図に示すよう
にシフトレジスタ１０１．２０１は内部状態を表すビッ
トパタンを格納しており、初期状態では所定の初期パタ
ンを格納することになっていた。

〔文献〕

特開昭６２−１０９４４６号公報（特願昭６Ｏ−２５０
２３１）〔発明が解決しようとする問題点〕しかし、このような従来例のデータ交換器では、１段（
ｎは正整数）Ｍ系列発生器の結線を示すシフトレジスタ
を初期状態で所定の初期パタンにセットするためにシフ
トレジスタから出力される値は、（ｎ−１）クロックま
での間はとんど同様の値となる。このためにデータの秘
話性が薄く、傍受、盗聴および不正入力に対する能力に
劣っている欠点があった。

本発明は上記の欠点を解決するもので、暗号の複雑性、
秘話性およびネットワーク回線への不正進入防止に対す
る特性の良いデータ交換器を提供することを目的とする
。

〔問題点を解決するための手段〕

本発明は、データ変換器において、記憶手段にランダム
信号を初期ディジタルパタンとして設定する初期化手段
を備えたことを特徴とする。

〔作用〕

初期化手段でランダム信号を初期化ディジタルパタンと
して記憶手段に設定することにより、暗号の複雑性、秘
話性およびネットワーク回線への不正進入防止に対する
特性を向上できる。

〔実施例〕

本発明の実施例について図面を参照して説明する。第１
図は本発明第一実施例データ変換器のブロック構成図で
ある。第１図において、データ変換器は、ディジタルパ
タンを記憶する記憶手段１０７と、このディジタルパタ
ンに基づいて少なくとも二つのディジットを出力するパ
タン変換手段として符号変換回路１０２と、データディ
ジットを入力する入力端子１０５　と、このデータディ
ジットと符号変換回路１０２の出力の少なくとも一つの
ディジットとのＭ　（Ｍは正整数）を法とする和を求め
る加算手段として排他的論理和回路１０３と、上記ディ
ジタルパタンの少なくとも一つのディジットを排他的論
理和回路１０３の出力するディジットと符号変換回路１
０２の出力する少なくとも一つのディジットと上記ディ
ジタルパタンの一つまたは複数個のディジットとのＭを
法とする和に書換え、上記ディジタルパタンの少なくと
も二つのディジットのＭを法とする和に書換える書換手
段として排他的論理和回路１０４．１０８．１０９と、
排他的論理和回路１０３の出力に接続された出力端子１
０６とを備える。

ここで本発明の特徴とするところは、記憶手段１０７に
ランダム信号を初期ディジタルパタンとして設定する初
期化手段としてシフトレジスタ初期化回路１１０を備え
たことにある。

ここで、シフトレジスタ１０１は、記憶手段１０７およ
び排他的論理和回路１０８．１０９より構成される。

第２図は本発明第二実施例のデータ変換器のブロック構
成図である。第２図において、シフトレジスタ２０１、
符号変換回路２０２およびシフトレジスタ初期化回路２
１０は第１図に示すシフトレジスタ１０１、符号変換回
路１０２およびシフトレジスタ初期化回路１１０と同一
であるが、最下位レジスタに人力されるディジットは最
上位レジスタからのビットと入力端子２０５に入力する
ビットと符号変換回路２０２の出力との排他的論理和で
ある。

このような構成のデータ変換器の動作について説明する
。第３図は本発明のデータ変換器の動作原理を示す図で
ある。第３図において、３０１はランダム信号発生回路
、３０２は情報源、３０３は付加回路、３０４．３０６
はシフトレジスタ初期化回路、３０５は暗号器、３０７
は復号器、３０８は比較回路、３０９はスイッチおよび
３１０は受信目標を示す。受信側から逐次ランダム信号
発生回路３０１にて発生される固定長ランダム値をデー
タ送信側は受信し、情報パケットの１部にランダム値を
付加回路３０３にて付加する。また、暗号器３０５のシ
フトレジスタ初期値としてシフトレジスタ初期化回路３
０４にてセットする。暗号器３０５にて暗号化されたデ
ータは復号器３０７にて復号される。このときの復号器
３０７のシフトレジスタの初期設定はランダム値にシフ
トレジスタ初期化回路３０６にて設定されている。復号
されたデータの中のランダム値とランダム信号発生回路
３０１で発生したランダム値を比較回路３０８で比較し
、二つのランダム値が一致したときに送受信間の通信は
正常に行われたと考える。

正常通信が行われた場合は、スイッチ３０９を通して情
報パケットは受信目標３１０に到達する。もし、暗号器
３０５から復号器３０７間の伝送路上にピット誤りが生
じた場合に、または第３者による改ざんの影響がある場
合に暗号化された情報データおよびランダム値は正確な
復号が行われない。このために比較回路３０８で二つの
ランダム値は不一致となり、スイッチ３０９によって情
報データは受信目標３１０までは到達しないことになる
。またランダム値は一回の通信ごとにランダム信号発生
器３０１にて新たに発生し変化する。

次に、暗号器３０５および復号器３０７について説明す
る。第１図に右いて、説明をわかり易くするためにデー
タは全てバイナリ表現されているものとする。シフトレ
ジスタ１０１は、内部状態を表すピットパタンを格納し
ており、初期状態ではシフトレジスタ初期化回路１１０
によって固定長ランダム値を格納する。このシフトレジ
スタ１０１は最上位レジスタからの帰還部がある。帰還
部の結線構造の１例は、Ｍ系列発生器で用いる結線であ
る。

符号変換回路１０２はシフトレジスタ１０１の格納する
内部状態を表すビットパタンを変換して２ビツトを出力
する。この出力の一方を排他的論理和素子１０３で入力
ビットと排他的論理和をとり、出力ビットとする。この
出力ビットは、符号変換回路１０２の出力する残りのピ
ットとシフトレジスタ１０１の最上位レジスタからの排
他的論理和をとられてシフトレジスタ１０１の最下位レ
ジスタに入力される。このようにして内部状態が変化す
る。

第２図において、第１図に示す第一実施例と同様にデー
タはバイナリデータとする。シフトレジスタ２０１、符
号変換回路２０２およびシフトレジスタ初期化回路２１
０は第１図に示すシフトレジスタ１０１、符号変換回路
１０２およびシフトレジスタ初期化回路１１０と同一で
あるが、最下位レジスタに入力されるディジットは最上
位レジスタからのピットと入力端子２０５に人力するビ
ットと符号変換回路２０２の出力との排他的論理和であ
る。

第一実施例と第二実施例とのいずれか一方を暗号器、他
方を復号器として用いる。このときに伝送上での誤りが
復号によって広がるのは、この誤りがシフトレジスタの
中にはいって抜けなくなるからである。最初同一のラン
ダム値をシフトレジスタ１０１．２０１にセットすれば
誤りがなければ復号後にもとのバイナリデータになるの
は、内部状態が一致していれば符号変換口１１０２．２
０２の出力ビットが同一となり、復号後には暗号前のデ
ータビットに同一のビットが２度、２を法として加算さ
れるので元に戻るからである。シフトレジスタ１０１　
、２０１の最下位レジスタには同一のビットがはいるの
で、シフトレジスタの中味は一致している。途中で伝送
上に誤りが生じると、復号後−致しなくなる。このとき
はパケットの再送が行われるようにしておき、パケット
の最初の段階で上記ランダム値と一致するようにするこ
とで、再送により誤りが除去される。符号変換回路１０
２．２０２はＲＯＭおよびセレクタなどを用いることで
構成できる。

〔発明の効果〕

以上説明したように、本発明は、暗号の複雑化、秘話性
およびネットワーク回線への不正進入防止などの特性を
著しく向上できる優れた効果がある。

また、情報の誤りおよび改ざんが検出できるのでデータ
通信に用いてその効果は大きい。

【図面の簡単な説明】

第１図は本発明第一実施例データ変換器のブロック構成
図。第２図は本発明第二実施例データ変換器のブロック構成
図。第３図は本発明のデータ変換器の動作原理を示す図。第４図は第一従来例データ変換器のブロック構成図。第５図は第二従来例データ変換器のブロック構成図。１０１．２０１・・・シフトレジスタ、１０２．２０２
・・・符号変換器、１０３．１０４．１０８．１０９．
２０３．２０４．２０８．２０９・・・排他的論理和回
路、１１０．２１０．３０４．３０６・・・シフトレジ
スタ初期化回路、１０５．２０５・・・入力端子、１０
６．２０６・・・出力端子、１０７．２０７・・・記憶
手段、３０１・・・ランダム信号発生回路、３０２・・
・情報源、３０３・・・付加回路、３０５・・・暗号器
、３０７・・・復号器、３０８・・・比較回路、３０９
・・・スイッチ、３１０・・・受信目標。特許出願人　日本電気株式会社１．７５、代理人　　弁
理士　井　出　直　孝　　′第一実施例第１図第二実施例第２図第−従来例第４図第　　５　図

Claims

【特許請求の範囲】１、ディジタルパタンを記憶する記憶手段（１０７、２
０７）と、このディジタルパタンに基づいて少なくとも二つのディ
ジットを出力するパタン変換手段（１０２、２０２）と
、データディジットを入力する入力端子（１０５、２０５
）と、このデータディジットと上記パタン変換手段の出力の少
なくとも一つのディジットとのＭ（Ｍは正整数）を法と
する和を求める加算手段（１０３、２０３）と、上記ディジタルパタンの少なくとも一つのディジットを
この加算手段の出力するディジットまたは上記データデ
ィジットと上記パタン変換手段の出力する少なくとも一
つのディジットと上記ディジタルパタンの一つまたは複
数個のディジットとのＭを法とする和に書換え、上記デ
ィジタルパタンの少なくとも二つのディジットのＭを法
とする和に書換える書換手段（１０４、１０８、２０４
、２０８）と、上記加算手段の出力に接続された出力端
子（１０６、２０６）とを備えたデータ変換器において、上記記憶手段にランダム信号を初期ディジタルパタンと
して設定する初期化手段（１１０、２１０）を備えたことを特徴とするデータ変換器。