DE2918357C2 - Speicherdaten-Puffer-Steuereinrichtung - Google Patents

Speicherdaten-Puffer-Steuereinrichtung

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DE2918357C2 DE2918357A DE2918357A DE2918357C2 DE 2918357 C2 DE2918357 C2 DE 2918357C2 DE 2918357 A DE2918357 A DE 2918357A DE 2918357 A DE2918357 A DE 2918357A DE 2918357 C2 DE2918357 C2 DE 2918357C2
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Description

mit
— einem Anzeige-Glied für jeden der Speicherdaten-Puffer,
— um das Vorhandensein oder Fehlen von Daten im jeweiligen Speicherdaten-Puffer anzuzeigen,
— einem ersten Bestimmungs-Glied, das
— einige der Speicherdaten-Puffer bestimmt, in denen die Daten vom Prozessor zu speichern sind, und
— das entsprechende Anzeige-G'ied zum Anzeigen des Vorhandenseins von Daten veranlaßt.
— einem zweiten Bestimmungs-Glied, das
— sequentiell einen der Speicherdaten-Puffer bestimmt, aus dem Daten in den Speicher einzuspeichern sind, und
— einem dritten Bestimmungs-Glied, das
— bei Anzeige des Vorhandenseins von Daten in mindestens einem der Bestimmungs-Glieder sine Daten-Übertragung vom Speicherdaten-Pu.* ;r zum Speicher befiehlt und
— gleichzeitig das Anzeige-Glied entsprechend dem Speicherdaten-Puffer, bestimmt durch das zweite Bestimmungs-Glied, zur Anzeige des Fehlens von Daten veranlaßt.
gekennzeichnet durch
— ein Speicheranforderungs-Halteglied (201), das
— eine Speicheranforderung vom Prozessor empfängt und
— die vorhandene Speicharanforderung für ein vorgegebenes Zeitintervall hält, und
— ein Anzeigeänderungs-Glied (202), das
— mit dem ersten Bestimmungs-Glk i (302, 304) und dem Speicheranforderungs-Halteglied (201) verbunden ist sowie
— bei Auftreten einer Störung im Prozessor das Anzeigeglied (301) veranlaßt, das Fehlen von Daten, ausgehend von der Anzahl der im Speicheranforderungs-Halteglied gehaltenen Speicheranforderungen und dem durch das erste Bestimmungs-Glied bestimmten Speicherdatep-Puffer, anzuzeigen.
2. Speicherdaten-Puffer-Steuereinrichtung nach Anspruch 1, dadurch gekennzeichnet,
— daß das Speicheranforderungs-Halteglied (201) aufweist:
— ein Schieberegister, in dem
— eine Stellenverschiebung durch ein vom Prozessor abgegebenes Takt-Signal vorgenommen wird und
— die Anzahl der Stufen gleich der Anzahl der Takte ist, die das vorgegebene Zeitintervall ausfüllen.
3. Speicherdaten-Puffer-Steuereinrichtung nach Anspruch 2. dadurch gekennzeichnet, daß das Anzeigeänderungsglied (202) bei Auftreten einer Störung ein entsprechendes Signal empfängt und Anzeige-Glieder (301) zur Anzeige der Abwesenheit von Daten veranlaßt, welche de" datenbehafteten Speicherdatenpuffern zugeordnet sind, wobei die betreffenden Speicherdatenpuffe: durch die in dem Schieberegister gehaltenen Speicheranforderungen festgelegt sind.
Die vorliegende Erfindung berieht sich auf eine Speicherdaten-Puffer-Steuereinrichtung gemäß dem Oberbegriff des Anspruchs 1.
Es ist bereits bekannt (siehe DE-OS 19 36251), bei Datenverarbeitungsanlagen Speicherdaten-Puffer-Steuerungen vorzusehen, bei welchen die Speicherdaten vom Prozessor in einem Speicherdaten-Puffer zwitchengespeichert werden. Die im Speicherdaten-Puffer zwischengespeicherten Daten werden erst in der Folge in den eigentlichen Speicher übertragen und darin permanent gespeichert.
Ein Informationsprozessor mit einer derartigen Speichefdäten-Puffer-Steuefeinrichtung hat den folgenden Nachteil: Bekanntlich sind die meisten der im Rechner auftretenden Fehler oder Störungen kurzzeitig, so daß die richtigen Daten wiedergewinnbar sind, falls der der Abteilung der betreffenden Daten dienende Befehl erneut ausgeführt wird. Es ist daher üblich, daß ein Befehlsprozessor eine Funktion bzw. eine Einrichtung zum Wiederausfuhren von Befehlen enthält. Bei der Wiederausführuug von Befehlen muß dabei die Speicheranforderung eines einen Speichervorgang auslösenden Befehls gelöscht werden. Da ein Befehl zum Wiederausführen aus einer begrenzten Anzahl von Schritten besteht, tritt es oft ein. daß in dem mit einer Speicherdaten- Puffer-Steuereinrichtung versehenen
SS Rechner die Speicherdaten, welche in der Befehls-Wiederausführung nicht ausgeführt werden können, im Speicherdaten-Puffer zurückbleiben. Wenn aber die Speicherdaten daran gehindert werden, im Speicherdaten-Puffer zurückzubleiben, werden die fehlerhaften Daten direkt durch den eigentlichen Speicher übernommen, so daß die folgende Datenverarbeitung fehlerhaft wird.
Es ist daher die Aufgabe der vorliegenden Erfindung, eine Speicherdaten-Puffer-Steuereinrichtung zu schaf fen, welche auch im Fall eines Auftretens von kurzzeitigen Fehlern eine korrekte Datenverarbeitung gewährleistet.
Erfindungsgemäß wird dies durch Vorsehen der im
Anspruch 1 aufgeführten Maßnahmen erreicht.
Die erfindungsgemäße Speicherdaten-Puffer-Steuereinrichtung besitzt eine Wiederausführungs-Steuerung, um die einzelnen Speicher-Anforderungen zu überwa chen. Sobald ein ungewünschter Fehler auftritt, werden die in dem Pefehls-Wiederausführungs-Vorgang nicht ausführbaren Speicher-Anforderungen von den ausführbaren Speicher-Anforderungen abgetrennt, wobei die Inhalte der Daten-Puffer mit den wiederausführbaren Speicher-Anforderungen gelöscht werden, während die nicht ausführbaren Speicher-Anforderungen für die folgende Datenverarbeitung aufrechterhalten werden. Vorteilhafte Weiterbildungen der Erfindung ergeben sich im Rahmen der Unteransprüche.
Anhand der Zeichnung soll die Erfindung nachfolgend beispielsweise näher erläutert werden. Es zeigt
Fig. 1 ein Blockschaltbild mit dem Datenfluß einer Datenverarbeitungsanlage mit einer herkömmlichen Speicherdaten-Puffer-Steuereinrichtung,
F i g. 2 ein Blockschaltbild der Steuereinrichtung in einem Informationsprozessor nach der Frfindung. und Fig. 3 ein Blockschaltbild eines Ausführungsleispieles der Erfindung.
Vor der näheren Erläuterung der Erfindung wird zu deren besserem Verständnis ein herkömmlicher Informationsprozessor beschrieben. In Fig. 1, die einen herkömmlichen Informationsprozessor mit einen Speichersteuerglied als Speicherdaten-Puffer-Steuereinrichtung zeigt, sind vier Speicherdaten-Puffer 4 vorgesehen, um Speicherdaten zu speichern. Wenn Daten, die eine Speicheroperation anfordern, in ein Einjaberegister 2 in einen Prozessor 1 eingegeben werden, werden die Daten, nachdem sie arithmetisch in einer vorbestimmten Weise durch ein Rechenwerk 3 verarbeitet wurden, in einem leeren Speicherdaten-Puffer der Speicherdaten-Puffer 4-1 bis 4-4 zwischengespeichert. Ein Speicher-Steuerglied 5 ruft nachdem es auf die Speicher-Anforderung geantwortet hat, Speicherdaten von den Speicherdaten-Huffern 4-1 bis 4-4 ab und schreibt die Sp^icherdaten in einen Speicher 6. In dieser Operationsstufe ist der Prozessor 1 bereits in die nächste Verarbeitung eingetreten, und wenn Soeicherdaten im Eingaberegister 2 vorliegen, werden diese in einem der Speicherdaten-Puffer 4-1 bis 4-4 in der gleichen Weise gespeichert, wie dies oben erläutert wurde.
F i g. 2 zeigt schematisch die Steuereinrichtung eines Informationsprozessors, für den die Erfindung vorgesehen ist. Wie in F i g. 2 dargestellt ist, dient ein Befehls-Steuerglied 10 (das im Prozessor 1 angeordnet ist) zur Steuerung der gewöhnlichen Ausführung von Befehlen und -»ur Abgabe einer Speicher-Anforderung in der Zeit der Ausführung eines Befehls, der eine Speichproperation anfordert. Wenn ein Speicherdaten-Puffer-Steuerglied 30 eine Speicher-Anforderung von dem Befehls-Steuerglied 10 empfängt, gibt es Speicherdaten an einen leeren Speicherdaten-Puffer der Speicherdaten-Puffer ab. Auch wenn Daten in einem Speicherdaten-Puffer gespeichert sind, gibt das Speicherdaten-PufferSteuerglied 30 unabhängig eine Speicher-Anfofderung an ein Speicher-Steuergiied 4Ö ab. Wenn das Speicher-Steuerglied eine Speicher-Anforderung vom Speicherdaten-Puffer-Steuerglied 30 empfängt, beginnt das Speicher-Steuerglied 40 eine Speicheroperation, um Daten aus dem Speicherdaten-Puffer zu lesen und die gelesenen Daten in den Speicher zu schreiben.
Ferner ist ein Wiederausführungs-Steuerglied 20 vorgesehen, welches bei bekannten Anordnungen dazu dient, beim Auftreten von Fehlern erneut einen bestimmten Befehl abzugeben. Im Rahmen der vorliegenden Erfindung ist dieses Wiederausführungs-Steuerglied 20 jedoch so ausgebildet, daß von demselben Steuerbefehle abgegeben werden, weiche die Wiederausführung von Befehlen sowie von auf Speichervorgänge beschränkten Abläufen bewirken. Insbesondere empfängt das Wiederausführungs-Steuerglied 20 die ίο vom Befehls-Steuerglied 10 abgegebenen Speicher-Anforderungen und verfolgt die Speicher-Anforderungen, die in der Zeit der Befehls-Wiederausführung ausführbar sind. Wenn ein Fehler auftritt, gibt das Wiederausführungs-Steuerglied 20 ein Speicher-Anforderungs-Wiederstart-Befehlssignal und ein Speicher-Anforderungs-Lösch-Befehlssignal zum Löschen des Inhaltes des Speirherdaten Puffers entsprechend der wiederausführbaren Speicher-Anforderung an das Speicherdaten-Puffer-Steuerglied 36 ab. Das Speicherdaten-Puffer-Steuerglied 30 loscht den Inhalt :s durch das Speicher-Anforderungs-Lösch Befehlssi^n.-I vom
Wiederausführungs-Steuerglied 20 festgelegten Speicherdaten-Puffers, um die Wiederausführung des ausführbaren Befehls vorzubereiten. Auch wenn Daten in einem d°r anderen Speicherdaten-Puffer gespeichert sind, gibt das Speicherdaten-Puffer-Steuerglied 30 eine Speicher-Anforderung an das Speicher-Steuerglied 40 ab, um die Wiederausführung von lediglich der Speicheroperation entsprechend dem Sp?icher-Anfor- w derungs-Wiederstart-Befehlssignal zu starten.
F i g. 3 zeigt die konkrete Schaltung des Wiederausführungs-Steuergliedes 20 und des Speicherdaten-Puffer-Steuergliedes 30 in F i g. 2 als Ausführungsbeispiele der Erfindung, wobei vier Speicherdaten-Puffer in Übereinstimmung mit dem Aufbau nach Fig. 1 vorgesehen sind, und wobei die Wiederausführung von Befehlen vier Zyklen zuvor wiederverfolgbar ist In F i g. 3 hat das Wiederausführungs-Steuergliod 20 sin Schieberegister 201, einen als Anzeigeänderungsglied dienenden Decodierer 202 und ein Steuerglied 203. und das Seicherdaten-Puffer-Steuerglied 30 hat ein aus Flip-Flops bestehendes Anzeigeglied 301 zum Anzeigen der Speicherdaten, einen Puffer-Eingabe-Zeiger 302, einen Puffer-Ausgabe-Zeiger 303, Decodierer 304 und 305. einen Wähler 306. ein ODER-Glied J07 und ein Steuerglied 308, wobei diese Bauteile alle für die Erfindung von Bedeutung sind. Puffer-Eingabe-Zeiger 302 und Decodierer 304 bilden ein erstes Bestimmungsglied, Puffer-Ausgabe-Zeiger 303 und Decodierer 305 ein zweites Bestimmungsglied.
Das Schieberegister 201 des Wiederausführungs-Steuergliedss 20 ist ein Vier-Bit-Schieberegister und dient zur Aufnahme von Speicher-Anforderungen, die vom Befehls-Steuerglied 10 abgegeben und über eine Signalleitung 100gefiihrt sind, und dient zur Verfolgung der Sneicher-Anforderungen. die in der Befehls-Wiederausführung ausführbar sind. Der Prozessor 1 speist Schiebeimpulse in das Schieberegister 201 im Takt oder in Zeitsleu rung mit Schiebezyklen, so daß lediglich die in den letzten vier Zyklen abgegebenen Speicher-Anforderungen im Register 201 aufbewahrt werden. Zum Beispiel verfolgt im (n + 3)ten Zyklus das Vier-Bit-Schieberegister 201 die Zustände der Speicher-Anforderungen, die in den letzten vier Zyklen abgegeben sirJ, d. h. im .,-ten bis (n + 3)ten Zyklus Die Flip-Flops 201a bis 201 ddes Schieberegisters 201 zeigen jeweils den Zustand des (n + 3)ten bis /7-ten Zyklus an. Wenn z. B. Speicher-Anforderungen im n-ten und
(η + 2)ten Zyklus erzeugt werden, liefert das Schieberegister 2Of (vgl. Fig. 3) einen Inhalt »0101«. |edes Flip-Flop 201a bis 20l</ hat einen Daten-Eingangsanschluß D und einen Ansteueranschluß Tzum Empfang von Schiebeimpulsen. Der Decodierer 202 empfängt als Eingangssignale die Inhalte des Schieberegisters 201 und des Puffer-Eingabe-Zeigers 30? und gibt ein Speicher-Anforderungs-Lösch-Befehlssignal zum
Speicherdaten-Puffer-Steuerglied 30 zur Zeit einer b
Speicher-Daten-Puffers, um den Inhalt zum Speicher-Steuerglied 5 zu übertragen. Wenn das Lesen der Daten aus dem Speicher-Daten-Puffer abgeschlossen ist, wird der Inhalt des Puffer-Ausgabe-Zeigers 303, der vom Steuerglied 308 durch den Zeiger 303 nach Verzögerung durch eine Verzögerungsleitung Di empfangen wurde, durch den Decodierer 305 decodiert, der durch das Signal vom Steuerglied 308 erregt ist, so daß das Flip-Flop der die Speicherdaten darstellenden Flip-Fl 3011 bi 3014 d d SihDPff
befehls-Wiederausführung nach dem Auftreten eines m Flops 301-1 bis 301-4, das dem Speicher-Daten-Puffer
Fehlers ab. Das Steuerglied 203 empfängt ein das Auftreten eines Fehlers anzeigendes Signal vom Prozessor 1 über eine Leitung 102 zu der Zeit des Auftretens eines Fehlers und führt eine Steuerung durch, die zur Wiederausführung von Befehlen erforderlieh ist. d. h. es gibt ein Rückstell-Signal an eine Signalleitung 204 und ein Speicher-Anforderungs-Wiederstart-Befehlssignal an eine Signalleitung 205 ab. Die Flip-Flops 301 des Speicherdaten-Puffer-Steuerentspricht, dessen Inhalt ausgelesen wurde, rückgesetzt wird. Dann zählt der Puffer-Ausgabe Zeiger 303 abhängig von einem über die Verzögerungsleitung D2 erhaltenen Signals um eine Einheit aufwärts. Es sei darauf hingewiesen, daß die Flip-Flops 301-1 bis 301-4 und die Puffer-Eingabe- und -Ausgabe-Zeiger 302 und 303 anfänglich vor dem Beginn der Operation durch das Steuerglied 308 rückgesetzt sind.
Das durch das Befehls-Steuerglied 10 erzeugte
gliedes 30 zeigen an, ob die Speicherdaten-Puffer darin 211 Speicher-Anforderungssignal wird auch durch das
Daten speichern oder nicht. Die Flip-Flops 301-1 bis 301-4 entsprechen jeweils den Speicherdaten-Puffern 4-1 bis 4-4 in Fig. I. Jeder der Puffer-Eingabe- und -Ausgabe-Zeiger 302 und 303 ist ein Zwei-Bit-Binär-Zähler, und der Puffer-Eingabe-Zeiger 302 nennt den Speicher-Daten-Puffer, in dem eingegebene Speicherdaten zu speichern sind, während der Puffer-Ausgabe-Zeiger 303 den Speicherdaten-Puffer festlegt, von dem der Inhalt, d. h. die gespeicherten Speicherdaten, zu lesen sind. Die Decodierer 304 und 305 decodieren jeweils die Inhalte des Puffer-Eingabe- und -Ausgabe-Zeigers 302 und 303 und wählen eines der Flip-Flops 301-1 bis 301-4 aus, um die Speicherdaten darzustellen. Der Wähler 306 besteht aus ODER-Gliedern und Schieberegister 201 des Wiederausführungs-Steuergliedes 20 über die Signalleitung 100 empfangen. Das vom Schieberegister 201 empfangene Speicher-Anforderungssignal wird sequentiell nach rechts von der Bit-Stelle 201a zur Bit-Stelle 201c/abhängig von durch die Leitung 101 vom Prozessor 1 geschickten Schiebeimpuls^n verschoben und verschwindet alle vier Schiebezyklen. Insbesondere stellt der Inhalt des Schieberegisters 201 die aufeinanderfolgenden Speicher-Anforderungen dar, die in den vier letzten sequentiellen Zyklen abgegeben werden. Zur Zeit einer Befehls-Wiederausführung nach dem Auftreten eines Fehlers gibt das Steuerglied 203 ein Rücksetz-Befehlssignal an eine Signalleitung 204 und ein Speicher-Anfor-
empfängt die Ausgangssignale der Decodierer 202 und 35 derungs-Wiederstart-Befehlssignal an eine Signallei-305. Das ODER-Glied 307 bildet die logische Summe tung205ab. Wenn der Decodierer 202 das Rücksetz-Beder Ausgangssignale der die Speicherdaten darstellen- fehlssignal emfängt, erzeugt er ein Speicher-Anfordeden Flip-Flops 301-1 bis 301-4. Das Steuerglied 308 dient rungs-Lösch-Befehlssignal, um den Inhalt des Speicherzur Steuerung der Eingabe und der Ausgabe der daten-Puffers entsprechend der dann im Schieberegi-Speicherdaten und gibt ein Speicher-Anforderungssi- 40 ster 201 zurückbleibenden Speicher-Anforderung zu gnal an eine Signalleitung 309 ab. löschen. Wenn z.B. zwei Speicher-Anforderungen im
Wenn das Speicherdaten-Puffer-Steuerglied 30 ein Schieberegister 201 zurückbleiben, und wenn der Inhalt Speicher-Anforderungssignal vom Befehls-Steuerglied des Puffer-Eingabe-Zeigers 302 einen Wert »3« 10 über die Signalleitung 100 empfängt, werden die darstellt, werden die Speicherdaten-Puffer 4-1 und 4-2 in eingegebenen Speicherdaten unter der Steuerung des 43 der Befehls-Wiederausführung gewählt. Der Decodie-Steuergliedes 308 in dem Speicherdaten-Puffer gespei- rer 202 empfängt als Eingangssignale die Inhalte des chert, der durch den Puffer-Eingabe-Zeiger 302 Schieberegisters 201 und des Puffer-Eingabe-Zeigers festgelegt ist. Der Inhalt des Puffer-Eingabe-Zeigers 302 302 und erzeugt ein Speicher-Anforderungs-Lösch-Bewird durch den durch die Speicher-Anforderung fehlssignal zum Löschen der Inhalte der in der erregten Decodiere·- 304 decodiert, so daß das Flip-Flop ,0 Befehls-Wiederausführung festgelegten Speicherdr sn-
Puffer. Das vom Decodierer 202 erzeugte Speicher-Anforderungs-Lösch-Befehlssignal wird vom Wähler 306 verwendet um die die Speicherdaten darstellenden Flip-Flops 301-1 bis 301-4 rückzusetzen. Als Ergebnis des Rücksetzens der Flip-Flops werden die Inhalte der entsprechenden Speicherdaten-Puffer gelöscht so daß die Speicher-Anforderungen unter der Steuerungsoperation des Wiederausführungs-Steuergliedes 20 zur Zeit einer Befehls-Wiederausführung wiederausgeführt werden. Das Steuerglied 308 des Speicherdaten-Puffer-
der die Speicherdaten darstellenden Flip-Flops 301-1 bis 301-4, das dem Speicherdaten-Puffer entspricht, der die oben erwähnten eingegebenen Daten speichert gesetzt wird. Dann zählt der Puffer-Eingabe-Zeiger 302 um Einheit abhängig von einem Signal aufwärts, das durch Verzögern des Speicher-Anforderungssignales durch eine Verzögerungsleitung D1 erhalten ist, um den Speicherdaten-Puffer anzuzeigen, der die nächsten eingegebenen Speicherdaten speichern soll. Die Verzögerungsleitung D] dient zur Verzögerung eines Speicher-Puffer-Zahl-Signales um wenigstens eine Zeit gleich der Speicher-Anforderungs-Impulsbreite. Das Steuerglied 308 gibt — durch Erfassen über das ODER-Glied, daß eines der Flip-Flops 301-1 bis 301-4 im gesetzten Zustand ist — eine neue Speicher-Anforderung an das Speicher-Steuerglied 5 über eine Signalleitung 309 ab und liest gleichzeitig den Inhalt des durch den Puffer-Ausgabe-Zeiger 303 festgelegten Steuergliedes 30 empfängt ein Speicher-Anforderungs-Wiederstart-Befehlssignal vom Wiederausführungs-Steuerglied 20 über die Signalleitung 205, und wenn dort dann ein Speicherdatenwert zurückbleibt der ein Flip-Flop darstellt das noch im gesetzten Zustand ist ohne in der vorhergehenden Verarbeitung des Löschens der Inhalte der Speicherdaten-Puffer rückgesetzt zu werden, dann gibt das Steuerglied 308 ein neues
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Speicher-Anforderungssignal an eine Signalleitung 309 verhindert wird, dal.l die in der Operation der
ab, um wieder lediglich Speicheroperationen auszufüh- Befehls-Wiederausführung nicht ausführbaren Daten in
ren. den Speicherdaten-Puffern zurückbleiben, wenn ein
Durch die Erfindung kann die Zuverlässigkeit des Fehler auftritt, und da auch vermieden wird, daß die
Informationspro/.essors. der eine Speicherdaten-Puffer- > fehlerhaften Daten direkt in den Speicher eingegeben
Steuereinrichtung verwendet, verbessert werden, da werden.
Hierzu 2 Blatt Zeichnungen

Claims (1)

Patentansprüche;
1. Speicherdaten-Puffer-Steuereinrichtung, wobei
— aus einem Prozessor in einen Speicher einzuspeichernde Daten vorübergehend und sequentiell in mehreren Speioherdaten-Puffem gespeichert und
— die so gespeicherten Daten dann sequentiell in den Speicher eingespeichert werden,
DE2918357A 1978-05-09 1979-05-07 Speicherdaten-Puffer-Steuereinrichtung Expired DE2918357C2 (de)

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JP5472778A JPS54146549A (en) 1978-05-09 1978-05-09 Information processor

Publications (2)

Publication Number Publication Date
DE2918357A1 DE2918357A1 (de) 1979-11-15
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US (1) US4318172A (de)
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GB (1) GB2029612B (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2121997B (en) * 1982-06-11 1985-10-09 Int Computers Ltd Testing modular data processing systems
JPS59119450A (ja) * 1982-12-25 1984-07-10 Fujitsu Ltd マシン・チエツク処理方式
JPS60142418A (ja) * 1983-12-28 1985-07-27 Hitachi Ltd 入出力エラ−回復方式
US4682284A (en) * 1984-12-06 1987-07-21 American Telephone & Telegraph Co., At&T Bell Lab. Queue administration method and apparatus
JPH0668739B2 (ja) * 1985-01-28 1994-08-31 株式会社日立製作所 データ処理装置
JPH0789328B2 (ja) * 1988-05-31 1995-09-27 日本電気株式会社 データ処理装置
JPH0752399B2 (ja) * 1988-06-30 1995-06-05 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 記憶システム
KR930001056B1 (ko) * 1988-11-10 1993-02-13 미쯔비시덴끼 가부시끼가이샤 하드웨어 소터유니트 및 그의 에러수집방법
JPH087715B2 (ja) * 1990-11-15 1996-01-29 インターナショナル・ビジネス・マシーンズ・コーポレイション データ処理装置及びアクセス制御方法
JPH0830506A (ja) * 1994-07-20 1996-02-02 Fujitsu Ltd データ転送制御方法およびデータ転送回路
US6665792B1 (en) * 1996-11-13 2003-12-16 Intel Corporation Interface to a memory system for a processor having a replay system
JP5465995B2 (ja) * 2009-01-06 2014-04-09 株式会社日立国際電気 基板処理システム、収集ユニット、基板処理装置のデータ処理方法および基板処理装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1124017A (en) * 1964-12-17 1968-08-14 English Electric Computers Ltd Data storage apparatus
US3533082A (en) * 1968-01-15 1970-10-06 Ibm Instruction retry apparatus including means for restoring the original contents of altered source operands
US3564506A (en) * 1968-01-17 1971-02-16 Ibm Instruction retry byte counter
US3764986A (en) * 1972-08-09 1973-10-09 Mi2 Columbus Magnetic tape data processing system
US4034347A (en) * 1975-08-08 1977-07-05 Bell Telephone Laboratories, Incorporated Method and apparatus for controlling a multiprocessor system
US4112562A (en) * 1977-08-10 1978-09-12 Rca Corporation Process of fabricating a cathode ray tube

Also Published As

Publication number Publication date
GB2029612B (en) 1982-08-25
JPS54146549A (en) 1979-11-15
DE2918357A1 (de) 1979-11-15
US4318172A (en) 1982-03-02
JPS5710461B2 (de) 1982-02-26
GB2029612A (en) 1980-03-19

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