JPS59119450A - マシン・チエツク処理方式 - Google Patents
マシン・チエツク処理方式Info
- Publication number
- JPS59119450A JPS59119450A JP57231867A JP23186782A JPS59119450A JP S59119450 A JPS59119450 A JP S59119450A JP 57231867 A JP57231867 A JP 57231867A JP 23186782 A JP23186782 A JP 23186782A JP S59119450 A JPS59119450 A JP S59119450A
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- JP
- Japan
- Prior art keywords
- register
- error
- contents
- machine check
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1405—Saving, restoring, recovering or retrying at machine instruction level
- G06F11/141—Saving, restoring, recovering or retrying at machine instruction level for bus or memory accesses
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
- Advance Control (AREA)
- Hardware Redundancy (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
■ 発明の技術分野
本発明は、マシン・チェック処理方式、特にシステム制
御レジスタ群とそのコピー・レジスタ群とをそなえ、当
該レジスタ群のレジスタ内容のエラーに対応してマシン
・チェック割込みが発生されるデータ処理装置において
、マシン・チェック割込みに対応する処理に、上記コピ
ー・レジスタの内容をコピーし替えるレジスタ・セーブ
・ステートをもうけたマシン・チェック処理方式に関す
るものである。
御レジスタ群とそのコピー・レジスタ群とをそなえ、当
該レジスタ群のレジスタ内容のエラーに対応してマシン
・チェック割込みが発生されるデータ処理装置において
、マシン・チェック割込みに対応する処理に、上記コピ
ー・レジスタの内容をコピーし替えるレジスタ・セーブ
・ステートをもうけたマシン・チェック処理方式に関す
るものである。
ω）技術の背景と問題点
従来から、データ処理装置においてはシステム制御レジ
スタ群が例えばエユニット上にもうけられ、当該システ
ム制御レジスタ群のコピー・レジスタ群がＳユニット上
にもうけられている。そして、処理に当って、システム
制御レジスタ内容おけるレジスタの内容が変更されると
、それに合わせてコピー・レジスタ群における該当する
レジスタの内容が変更される。また、上記システム制御
レジスタ群やコピー・レジスタ群においてエラーが発生
すると、これらのエラーはシステム・ダメージ・クラス
のエラーであることから、リトライ処理ではなくマシン
・チェック割込みに移るようにされている。
スタ群が例えばエユニット上にもうけられ、当該システ
ム制御レジスタ群のコピー・レジスタ群がＳユニット上
にもうけられている。そして、処理に当って、システム
制御レジスタ内容おけるレジスタの内容が変更されると
、それに合わせてコピー・レジスタ群における該当する
レジスタの内容が変更される。また、上記システム制御
レジスタ群やコピー・レジスタ群においてエラーが発生
すると、これらのエラーはシステム・ダメージ・クラス
のエラーであることから、リトライ処理ではなくマシン
・チェック割込みに移るようにされている。
従来例えば上述の如く構成されているが、上記コピー・
レジスタ群におけるエラーの場合、上記システム制御レ
ジスタ群にエラーが存在しない限キシ、当該システム制
御レジスタ群の内容を転送してみるとエラーが解消され
ることがある。
レジスタ群におけるエラーの場合、上記システム制御レ
ジスタ群にエラーが存在しない限キシ、当該システム制
御レジスタ群の内容を転送してみるとエラーが解消され
ることがある。
（０発明の目的と構成
本発明は上記の点を解決することを目的としておシ１本
発明のマシン・チェック処理方式は、システム制御レジ
スタ群と当該システム制御レジスタ群のコピー・レジス
タ群とを備え、上記コピー・レジスタ群のレジスタの内
容にエラーが発生した場合にマシン・チェック割込み制
御機能が発動するよう構成されてなるデータ処理装置に
おいて。
発明のマシン・チェック処理方式は、システム制御レジ
スタ群と当該システム制御レジスタ群のコピー・レジス
タ群とを備え、上記コピー・レジスタ群のレジスタの内
容にエラーが発生した場合にマシン・チェック割込み制
御機能が発動するよう構成されてなるデータ処理装置に
おいて。
上記マシン・チェック割込みにもとづく割込み処理に対
応して、当該処理に、上記コピー・レジスタ群のレジス
タの内容をコピーし替えるレジスタ・セーブ・ステート
をもうけ、当該ステートの処理を行った上で上記割込み
処理を実行するよう構成したことを特徴としている。以
下図面を参照しつつ説明する。
応して、当該処理に、上記コピー・レジスタ群のレジス
タの内容をコピーし替えるレジスタ・セーブ・ステート
をもうけ、当該ステートの処理を行った上で上記割込み
処理を実行するよう構成したことを特徴としている。以
下図面を参照しつつ説明する。
（ハ）発明の実施例
第１図は本発明の一実施例を表わし、第２図は本発明に
いうレジスタ・セーブ・ステートを説明する説明図を示
す。
いうレジスタ・セーブ・ステートを説明する説明図を示
す。
第１図において、１は■ユニット（命令制御ユニツ）
）、２はＳユニット（ストレージ制御ユニツ））、３は
夫々システム制御レジスタ、４は夫々システム制御レジ
スタのコピー・レジスタヲ表わしている。また５は各種
エラー信号のオア論理部、６はリトライ条件判定部、７
はマシン・チェック割込み条件判定部、８はチェック・
ストップ処理部、９はレジスタ・セーブ・ステート実行
中エラー判定部、１０はエラー解消後処理部、１１はプ
ロセス・ステート設定部を表わしている。
）、２はＳユニット（ストレージ制御ユニツ））、３は
夫々システム制御レジスタ、４は夫々システム制御レジ
スタのコピー・レジスタヲ表わしている。また５は各種
エラー信号のオア論理部、６はリトライ条件判定部、７
はマシン・チェック割込み条件判定部、８はチェック・
ストップ処理部、９はレジスタ・セーブ・ステート実行
中エラー判定部、１０はエラー解消後処理部、１１はプ
ロセス・ステート設定部を表わしている。
図示システム制御レジスタ３の内容が更新されると、そ
れに対応してコピー・レジスタ４の内容も更新される。
れに対応してコピー・レジスタ４の内容も更新される。
そして、これら各レジスタの内容にパリティ・エラーな
どが発生すると、オア論理部５を介してリトライ条件判
定部６ ＋４よる判定を経由して（または経由すること
なく直ちに）、マシン・チェック割込み条件判定部７に
通知される。
どが発生すると、オア論理部５を介してリトライ条件判
定部６ ＋４よる判定を経由して（または経由すること
なく直ちに）、マシン・チェック割込み条件判定部７に
通知される。
なお、上記レジスタの内容についてのエラーはシステム
・ダメージ・クラスのエラーであることから、リトライ
処理が行われることなくマシン・チェック割込みに入る
。
・ダメージ・クラスのエラーであることから、リトライ
処理が行われることなくマシン・チェック割込みに入る
。
本発明においては、当該マシン・チェック割込みに対応
してレジスタ・セーブ・ステートが実行サレ、コピー・
レジスタ４の内容が＝＋ヒーｔ、ｖ、ｔられる。この点
については第２図を参照して後述−されるが、当該レジ
スタ・セーブ・ステートの処理に対応してエラーが解消
されると、エラー解消後処理部１０の処理によって、リ
トライが行われ。
してレジスタ・セーブ・ステートが実行サレ、コピー・
レジスタ４の内容が＝＋ヒーｔ、ｖ、ｔられる。この点
については第２図を参照して後述−されるが、当該レジ
スタ・セーブ・ステートの処理に対応してエラーが解消
されると、エラー解消後処理部１０の処理によって、リ
トライが行われ。
プロセス・ステート設定部１１による状態情報設定が行
われ２次の命令からの実行に入ってゆく。
われ２次の命令からの実行に入ってゆく。
上記レジスタ・セーブ・ステートの処理中にエラーが生
じれば勿論図示エラー判定部９によってチェック・スト
ップが行われる。またリトライ条件判定部６においてＩ
Ｊ ）ライ実行が指示されて、リトライ処理の結果エラ
ーが解消されれば、プロセス・ステート設定部１１によ
る状態情報設定が行われて、エラー前の処理が再開され
る。更にチェック・ストップ処理部８は２例えば回復不
能エラーとしてチェック・ストップを行う。
じれば勿論図示エラー判定部９によってチェック・スト
ップが行われる。またリトライ条件判定部６においてＩ
Ｊ ）ライ実行が指示されて、リトライ処理の結果エラ
ーが解消されれば、プロセス・ステート設定部１１によ
る状態情報設定が行われて、エラー前の処理が再開され
る。更にチェック・ストップ処理部８は２例えば回復不
能エラーとしてチェック・ストップを行う。
第２図はレジスタ・セーブ・ステートが如何なる態様に
おいて開始されるかをタイム・チャートで表わしている
。即ち。
おいて開始されるかをタイム・チャートで表わしている
。即ち。
（１） エラーが生じると、ＰＤクラッチプロセッシ
ング・ダメージ・ラッチ）がセットされて、エラーが記
録される。
ング・ダメージ・ラッチ）がセットされて、エラーが記
録される。
（２） そしてＨＭＤ（ハード・マシン・チェック・
デテクテット）をあげ、それ以後の処理を停止すへく、
汎用レジスタ、フローティング・ポイント・レジスタ、
制御レジスタ、プログラム・ステータス・ワードなどの
書込み禁止を行い、ノ１−フ・ワード・カウンタの減算
禁止などを行う０（３）そして次のサイクルにおいて、
ＨＫ、ＴＲＧラッチ（ハード・マシン・チェック・トリ
力・うツチ）をセットし、マシン・チェック割込みを発
生する。
デテクテット）をあげ、それ以後の処理を停止すへく、
汎用レジスタ、フローティング・ポイント・レジスタ、
制御レジスタ、プログラム・ステータス・ワードなどの
書込み禁止を行い、ノ１−フ・ワード・カウンタの減算
禁止などを行う０（３）そして次のサイクルにおいて、
ＨＫ、ＴＲＧラッチ（ハード・マシン・チェック・トリ
力・うツチ）をセットし、マシン・チェック割込みを発
生する。
（４）第２図図示のりストア・ステート１ 、ＩＤ。
２．３は夫々各キャンセル信号を送出し、そのエラーに
対する分析処理を行う。
対する分析処理を行う。
（５） そして１本発明の場合、上述のレジスタ・セ
ーブ・ステートなどのマシン・チェック割込み処理を行
うようにされる。
ーブ・ステートなどのマシン・チェック割込み処理を行
うようにされる。
上述ノ如くシて、マシン・チェック割込み処理ノ初期に
おいてコピー・レジスタの内容をコピーし替え（例えば
システム制御レジスタの内容をもって再書込みする）、
チェック・ストップが生じる危険性を排除する。
おいてコピー・レジスタの内容をコピーし替え（例えば
システム制御レジスタの内容をもって再書込みする）、
チェック・ストップが生じる危険性を排除する。
［Ｆ］）発明の詳細
な説明した如く２本発明によれば、コピー・レジスタの
内容のエラーによってチェック・ストップが生じてし甘
うおそれを防止することができる。
内容のエラーによってチェック・ストップが生じてし甘
うおそれを防止することができる。
第１図は本発明の一実施例を表わし、第２図は本発明に
いうレジスタ・セーブ・ステートを説明する説明図を示
す。 図中、１はエユニット、２はＳユニット、３は夫々シス
テム制御レジスタ、４は夫々コピー−レジスタ、５は各
種エラー信号のオア論理部、６はリトライ条件判定部、
７はマシン・チェック割込み条件判定部、８はチェック
・ストップ処理部。 ９はレジスタ・セーブ・ステート実行中エラー判定部、
１０はエラー解消後処理部、１１はプロセス・ステート
設定部を表わす。 特許出願人 富士通株式会社
いうレジスタ・セーブ・ステートを説明する説明図を示
す。 図中、１はエユニット、２はＳユニット、３は夫々シス
テム制御レジスタ、４は夫々コピー−レジスタ、５は各
種エラー信号のオア論理部、６はリトライ条件判定部、
７はマシン・チェック割込み条件判定部、８はチェック
・ストップ処理部。 ９はレジスタ・セーブ・ステート実行中エラー判定部、
１０はエラー解消後処理部、１１はプロセス・ステート
設定部を表わす。 特許出願人 富士通株式会社
Claims (1)
- 【特許請求の範囲】 システム制御レジスタ群と当該システム制御レジスタ群
のコピー・レジスタ群とを備え、上記コピー・レジスタ
群のレジスタの内容にエラーが発生した場合にマシン・
チェック割込み制御様節が発動するよう構成されてなる
データ処理装置において、上記マシン・チェック割込み
にもとづく割込み処理に対応して、当該処理に、上記コ
ピー・レジスタ群のレジスタの内容をコピーし替えるレ
ジスタ・セーブ・ステートをもうけ、当該ステートの処
理を行った上で上記割込み処理を実行するよう構成した
ことを特徴とするマシン・チェック 。 処理方式
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231867A JPS59119450A (ja) | 1982-12-25 | 1982-12-25 | マシン・チエツク処理方式 |
| CA000443140A CA1203630A (en) | 1982-12-25 | 1983-12-13 | Machine stoppage preventing error processing system |
| AU22400/83A AU545139B2 (en) | 1982-12-25 | 1983-12-14 | Data processor |
| US06/561,965 US4594710A (en) | 1982-12-25 | 1983-12-15 | Data processing system for preventing machine stoppage due to an error in a copy register |
| KR1019830005947A KR890003322B1 (ko) | 1982-12-25 | 1983-12-15 | 데이타처리 시스템 |
| EP83307672A EP0113982B1 (en) | 1982-12-25 | 1983-12-16 | A data processing system |
| DE8383307672T DE3380859D1 (en) | 1982-12-25 | 1983-12-16 | A data processing system |
| ES528355A ES528355A0 (es) | 1982-12-25 | 1983-12-23 | Una instalacion de tratamiento de datos |
| BR8307117A BR8307117A (pt) | 1982-12-25 | 1983-12-23 | Sistema de processamento de dados |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231867A JPS59119450A (ja) | 1982-12-25 | 1982-12-25 | マシン・チエツク処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119450A true JPS59119450A (ja) | 1984-07-10 |
| JPS6255173B2 JPS6255173B2 (ja) | 1987-11-18 |
Family
ID=16930258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231867A Granted JPS59119450A (ja) | 1982-12-25 | 1982-12-25 | マシン・チエツク処理方式 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4594710A (ja) |
| EP (1) | EP0113982B1 (ja) |
| JP (1) | JPS59119450A (ja) |
| KR (1) | KR890003322B1 (ja) |
| AU (1) | AU545139B2 (ja) |
| BR (1) | BR8307117A (ja) |
| CA (1) | CA1203630A (ja) |
| DE (1) | DE3380859D1 (ja) |
| ES (1) | ES528355A0 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374312A (en) * | 1991-01-23 | 1994-12-20 | Tokyo Electron Limited | Liquid coating system |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4740969A (en) * | 1986-06-27 | 1988-04-26 | Hewlett-Packard Company | Method and apparatus for recovering from hardware faults |
| TW379298B (en) * | 1996-09-30 | 2000-01-11 | Toshiba Corp | Memory updating history saving device and memory updating history saving method |
| US7467325B2 (en) * | 2005-02-10 | 2008-12-16 | International Business Machines Corporation | Processor instruction retry recovery |
| US20060184771A1 (en) * | 2005-02-11 | 2006-08-17 | International Business Machines | Mini-refresh processor recovery as bug workaround method using existing recovery hardware |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3229251A (en) * | 1962-03-26 | 1966-01-11 | Ibm | Computer error stop system |
| US3757302A (en) * | 1971-11-16 | 1973-09-04 | Addressograph Multigraph | Responsive power fail detection system |
| US4307453A (en) * | 1977-12-19 | 1981-12-22 | Phillips Petroleum Company | Sloping baseline compensation for a chromatographic analyzer |
| JPS54146549A (en) * | 1978-05-09 | 1979-11-15 | Hitachi Ltd | Information processor |
| FR2503900A1 (fr) * | 1981-04-13 | 1982-10-15 | Grandjean Bernard | Dispositif de reprise pour installation de traitement de donnees |
| US4493035A (en) * | 1982-12-07 | 1985-01-08 | Motorola, Inc. | Data processor version validation |
-
1982
- 1982-12-25 JP JP57231867A patent/JPS59119450A/ja active Granted
-
1983
- 1983-12-13 CA CA000443140A patent/CA1203630A/en not_active Expired
- 1983-12-14 AU AU22400/83A patent/AU545139B2/en not_active Ceased
- 1983-12-15 US US06/561,965 patent/US4594710A/en not_active Expired - Lifetime
- 1983-12-15 KR KR1019830005947A patent/KR890003322B1/ko not_active IP Right Cessation
- 1983-12-16 DE DE8383307672T patent/DE3380859D1/de not_active Expired
- 1983-12-16 EP EP83307672A patent/EP0113982B1/en not_active Expired
- 1983-12-23 ES ES528355A patent/ES528355A0/es active Granted
- 1983-12-23 BR BR8307117A patent/BR8307117A/pt not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374312A (en) * | 1991-01-23 | 1994-12-20 | Tokyo Electron Limited | Liquid coating system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6255173B2 (ja) | 1987-11-18 |
| US4594710A (en) | 1986-06-10 |
| AU2240083A (en) | 1984-06-28 |
| EP0113982A2 (en) | 1984-07-25 |
| AU545139B2 (en) | 1985-07-04 |
| EP0113982A3 (en) | 1987-07-01 |
| EP0113982B1 (en) | 1989-11-15 |
| BR8307117A (pt) | 1984-08-07 |
| KR890003322B1 (ko) | 1989-09-16 |
| CA1203630A (en) | 1986-04-22 |
| ES8504396A1 (es) | 1985-04-01 |
| KR840007192A (ko) | 1984-12-05 |
| ES528355A0 (es) | 1985-04-01 |
| DE3380859D1 (en) | 1989-12-21 |
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