JPS589976B2 - 演算制御装置 - Google Patents
演算制御装置Info
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- JPS589976B2 JPS589976B2 JP52157160A JP15716077A JPS589976B2 JP S589976 B2 JPS589976 B2 JP S589976B2 JP 52157160 A JP52157160 A JP 52157160A JP 15716077 A JP15716077 A JP 15716077A JP S589976 B2 JPS589976 B2 JP S589976B2
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- Japan
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- control
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Description
【発明の詳細な説明】
この発明は少なくとも２組の演算制御部を用いるマイク
ロプログラム制御方式の演算制御装置に関する。
ロプログラム制御方式の演算制御装置に関する。
情報処理装置の高信頼性に対する要求はますます厳しく
なってきている。
なってきている。
記憶装置等においてはエラー検出自動訂正回路（以下Ｅ
ＤＡＣ回路と略称する）等によりその信頼性は飛躍的に
進歩してきているが、演算制御装置は命令の再試行等の
機能はあるものの、ハードウェアの永久的な故障に対し
ては万全ではなかった。
ＤＡＣ回路と略称する）等によりその信頼性は飛躍的に
進歩してきているが、演算制御装置は命令の再試行等の
機能はあるものの、ハードウェアの永久的な故障に対し
ては万全ではなかった。
他方、高密度集積回路の進歩により集積回路がますます
高密度化するに従い２重化による少々の回路の増大もで
きるようになってきた。
高密度化するに従い２重化による少々の回路の増大もで
きるようになってきた。
このような従来のシステムにおいて演算制御装置に故障
が生じるとこれが修復されるまではマイクロプログラム
の実行が停止されてしまうのでシステム全体の稼動率が
大幅に低下してしまう。
が生じるとこれが修復されるまではマイクロプログラム
の実行が停止されてしまうのでシステム全体の稼動率が
大幅に低下してしまう。
又、演算制御装置の故障としては例えばマイクロ番地出
力、主記憶インターフェース出力関係の故障があり、入
力関係としては入力データバスの故障があるので、演算
制御装置のどこが故障したかを検出するのが困難であり
、故障検出に多大の手間を要する。
力、主記憶インターフェース出力関係の故障があり、入
力関係としては入力データバスの故障があるので、演算
制御装置のどこが故障したかを検出するのが困難であり
、故障検出に多大の手間を要する。
従ってこの発明の目的は、故障検出能力を向上できると
共にシステムの稼動率を大幅にアップできるようにした
マイクロプログラム制御方式の演算制御装置を提供する
ことである。
共にシステムの稼動率を大幅にアップできるようにした
マイクロプログラム制御方式の演算制御装置を提供する
ことである。
この発明は、演算制御部のみを２重化して、常に２つの
演算制御部の動作を比較しながら実行し、不一致信号が
検出されたならば予め決められた回数の命令の再試行動
作を実行する。
演算制御部の動作を比較しながら実行し、不一致信号が
検出されたならば予め決められた回数の命令の再試行動
作を実行する。
前記再試行動作においても、なお不一致信号が検出され
続けるようであれば、ハードウェアのエラーとして判断
する。
続けるようであれば、ハードウェアのエラーとして判断
する。
そして、エラーチェック動作により２重化した演算制御
部のどちらが故障しているかを検出し、故障した側の演
算制御部を切り離して、正常な演算制御部だけを用いて
処理を再開する。
部のどちらが故障しているかを検出し、故障した側の演
算制御部を切り離して、正常な演算制御部だけを用いて
処理を再開する。
この様に本発明では正常な方の演算制御部のみでマイク
ロステップの実行を先に進めるようにして可用性を向上
させるものである。
ロステップの実行を先に進めるようにして可用性を向上
させるものである。
また個々の動作毎に比較するように比較回路を多数設け
ることにより、故障検出能力を向上させるようにしたも
のである。
ることにより、故障検出能力を向上させるようにしたも
のである。
前述したようにメモリ部はＥＤＡＣ回路等により充分高
信頼性が得られるので、メモリ部以外の演算制御部のみ
を２重化するのが特策であることから、この発明がなさ
れている。
信頼性が得られるので、メモリ部以外の演算制御部のみ
を２重化するのが特策であることから、この発明がなさ
れている。
なお、本発明の説明に用いた演算制御部としては演算回
路、演算制御回路などを含む演算機能部と、マイクロプ
ログラムを記憶する制御記憶装置のアドレス生成回路な
どを含むマイクロ制御部とより構成されるものを例示す
る。
路、演算制御回路などを含む演算機能部と、マイクロプ
ログラムを記憶する制御記憶装置のアドレス生成回路な
どを含むマイクロ制御部とより構成されるものを例示す
る。
まず、この発明による演算制御装置の各部の構成および
その基本的な構成を説明する。
その基本的な構成を説明する。
第１図はマイクロプログラム制御により動作する演算制
御装置を示し、参照番号１は中央処理装置（以下ＣＰＵ
と略称する）である。
御装置を示し、参照番号１は中央処理装置（以下ＣＰＵ
と略称する）である。
ＣＰＵ１は制御記憶装置（以下Ｃ８と略称する）１０と
演算制御部（以下ＣＰと略称する）１１とから成ってい
る。
演算制御部（以下ＣＰと略称する）１１とから成ってい
る。
ＣＰＵ１において、まずＣｐＨからマイクロプログラム
アドレスデータ１００がＣ８１０に送られる。
アドレスデータ１００がＣ８１０に送られる。
そして、前記アドレスデータ１００によって指定されて
いるＣ８１０のアドレスから読−’４されたデータは出
力１０１によってＣｐＨへ転送される。
いるＣ８１０のアドレスから読−’４されたデータは出
力１０１によってＣｐＨへ転送される。
ＣＰＵ１はメモリインターフェイス１０２を介して主記
憶装置と接続される。
憶装置と接続される。
第２図はシステム全体の構成例であって、ＣＰＵ＃０１
−０．ＣＰＵ＃１１−１、主記憶装置＃０２−０、主記
憶装置＃１２−１、チャンネル制御装置＃０３−０、お
よびチャンネル制御装置≠１３−１は夫々システム制御
装置４に接続される。
−０．ＣＰＵ＃１１−１、主記憶装置＃０２−０、主記
憶装置＃１２−１、チャンネル制御装置＃０３−０、お
よびチャンネル制御装置≠１３−１は夫々システム制御
装置４に接続される。
主記憶装置２−０．２−１に対するデータルｈ出し、書
き込みの要求はその優先度に従いシステム制御装置４に
より順序が決定される。
き込みの要求はその優先度に従いシステム制御装置４に
より順序が決定される。
この場合、ＣＰＵ１−０．１−１はインタフェース１０
２（１０２−０，１０２−１）、システム制御装置４を
介して主記憶装置２−０．２−１に接続される。
２（１０２−０，１０２−１）、システム制御装置４を
介して主記憶装置２−０．２−１に接続される。
第３図は、第１図のＣＰＵにキャッシュメモリ部１２を
付加したものである。
付加したものである。
第１図と異るのはＣＰｌ １とメモリインターフェース
１０２の間にキャッシュメモリ部１２とキャッシュメモ
リインターフェース１０３が介在けることである。
１０２の間にキャッシュメモリ部１２とキャッシュメモ
リインターフェース１０３が介在けることである。
１０４はＣｐＨからキャッシュメモリ部１２へ送られる
情報であり、１０５はキャッシュメモリ部１２からＣｐ
Ｈへ送られる情報である。
情報であり、１０５はキャッシュメモリ部１２からＣｐ
Ｈへ送られる情報である。
前記キャッシュメモリ部１２は主記憶装置に記憶される
データの１部を記憶する高速メモリであって、ＣｐＨか
ら要求されたデータを記憶している場合は直ちに出力１
０５によって出力するものである。
データの１部を記憶する高速メモリであって、ＣｐＨか
ら要求されたデータを記憶している場合は直ちに出力１
０５によって出力するものである。
第４図は、本発明の構成を示ゴブロック図である。
同図に示づように、本発明ではＣＰＵ１のうちのＣｐＨ
のみを２重化した構成としている。
のみを２重化した構成としている。
ＣｐＨは全く同じものがＣＰｌ １−０とＣｐＨ−１と
して表わしである。
して表わしである。
このＣＰＯｌｌ−０とＣｐＨｌ−１は同一内容の処理を
実行するものであるが、常にお互いの動作が正しく動作
しているかどうかを比較確認しながら、処理に必要な制
御データおよびデータを続み出すためｃｓｉ。
実行するものであるが、常にお互いの動作が正しく動作
しているかどうかを比較確認しながら、処理に必要な制
御データおよびデータを続み出すためｃｓｉ。
およびキャッシュメモリ部１２あるいは主記憶装置をア
クセスするよう動作している。
クセスするよう動作している。
即ち、ＣＰＯｌｌ−０／ＣＰ１１１−１からマイクロア
ドレスはそれぞれ信号線１００−０／１００−１を介し
て、先ずマイクロアドレス比較器１３へ送られる。
ドレスはそれぞれ信号線１００−０／１００−１を介し
て、先ずマイクロアドレス比較器１３へ送られる。
この比較器１３は、ＣＰｏ １１−０／ＣＰ１１１−１
から送られるマイクロアドレスを比較して、そのうちの
１つあるいはＯＲ信号をＣ３１Ｏへ信号線１００を介し
て送る。
から送られるマイクロアドレスを比較して、そのうちの
１つあるいはＯＲ信号をＣ３１Ｏへ信号線１００を介し
て送る。
Ｃ８１３から読み出された匍］衛］データは出力１０１
によってＣＰＯ１１−０／ＣＰ１１１−１の両者へ送ら
れる。
によってＣＰＯ１１−０／ＣＰ１１１−１の両者へ送ら
れる。
又ＣＰＯ１１−０／ＣＰ１１１−１は、キャッシュメモ
リ部１２へ信号線１０４−０ ／１０４−１で接続され
る。
リ部１２へ信号線１０４−０ ／１０４−１で接続され
る。
信号線１０４−０／１０４−１の情報はＣＰ Ｕ −ｔ
ｏ−ｃａｃｈｅインタフェース比較器１４により比較さ
れ、そのうちの１つあるいはＯＲ信号が信号線１０４に
よりキャッシュメモリ部１２へ送られる。
ｏ−ｃａｃｈｅインタフェース比較器１４により比較さ
れ、そのうちの１つあるいはＯＲ信号が信号線１０４に
よりキャッシュメモリ部１２へ送られる。
キャッシュメモリ部１２かも読み出されたデータは信号
線１０５を通ってＣＰＵ＃１１，０／ＣＰ１１１−１に
転送される。
線１０５を通ってＣＰＵ＃１１，０／ＣＰ１１１−１に
転送される。
なお、キャッシュメモリ部１２にＣＰＯｌｌ−０／ＣＰ
１１１−１から要求されたデータが記憶されていない場
合はメモリインタフェース１０２を介して主記憶装置を
アクセスするよう動作する。
１１１−１から要求されたデータが記憶されていない場
合はメモリインタフェース１０２を介して主記憶装置を
アクセスするよう動作する。
第５図は、ＣＰＯ１１−０／ＣＰ１１１−１のうちＣＰ
Ｏｌｌ−０のプログラム・ビジプルのレジスタ（Ｐｒｏ
ｇｒａｍ Ｖｉｓｉｂｌｅ Ｒｅｇｉｓｔｅｒ）部分を
中心とした内部回路の一部を示したものである。
Ｏｌｌ−０のプログラム・ビジプルのレジスタ（Ｐｒｏ
ｇｒａｍ Ｖｉｓｉｂｌｅ Ｒｅｇｉｓｔｅｒ）部分を
中心とした内部回路の一部を示したものである。
なおＣｐＨｌ−１についても同一の回路を有することは
明白である。
明白である。
３０はプログラム・ビジプル・レジスタ・バンク（Ｐｒ
ｏｇｒａｍ ＶｉｓｉｂｌｅＲｅｇｉｓｔｅｒ Ｂａｎ
ｋ）である。
ｏｇｒａｍ ＶｉｓｉｂｌｅＲｅｇｉｓｔｅｒ Ｂａｎ
ｋ）である。
その出力は演算回路（以下ＡＬＵと略す）３３の入力マ
ルチプレクサ３１．３２へ送られる。
ルチプレクサ３１．３２へ送られる。
３４はメモリデータインレジスタであり、キャッシュメ
モリ部１２から信号線１０５を介して送られるオペラン
ド等が格納される。
モリ部１２から信号線１０５を介して送られるオペラン
ド等が格納される。
レジスタ３４の出力はレジスタバンク３０かもの出力と
同様にしてマルチプレクサ３１゜３２へ送られる。
同様にしてマルチプレクサ３１゜３２へ送られる。
マルチプレクサ３１．３２へは信号線３５を介してＣＰ
１’１−０の他の部分からのデータも送られ得る。
１’１−０の他の部分からのデータも送られ得る。
ＡＬＵ３３の出力はインクフェース１０７を介してレジ
スタバンク３０へ送られ、又必要に応じてＣＰＯＩＩ−
０の他の部分へもインタフェース。
スタバンク３０へ送られ、又必要に応じてＣＰＯＩＩ−
０の他の部分へもインタフェース。
１０８を介して送られると同時に、ＣＰｏ １１−０の
外へ出てＡＬＵ出力比較器１５へ送られる。
外へ出てＡＬＵ出力比較器１５へ送られる。
比較器１５はＣＰＯ１１−０／１１１−１から送られる
２つのＡＬＵ出力の比較を行なう。
２つのＡＬＵ出力の比較を行なう。
従って、第５図に示した本発明の実施例によれば、比較
器１５によりＣＰＯＩＩ−０とＣｐＨｌ−０のＡＬＵの
内容も常に比較ゴることかできる。
器１５によりＣＰＯＩＩ−０とＣｐＨｌ−０のＡＬＵの
内容も常に比較ゴることかできる。
よってＣＰｏ１ｌ−０とＣｐＨｌ−０の出力部のチェッ
クのみならず内部状態についても同様にチェックできる
よう構成されている。
クのみならず内部状態についても同様にチェックできる
よう構成されている。
第６図は、ＣＰ部分１１−０．１１−１を２重化した
ＣＰＵ１の中の制御信号の流れを示したものである。
ＣＰＵ１の中の制御信号の流れを示したものである。
各比較器１３，１４．１５は不一致を検出ゴると不一致
信号２００．２０１．２０２をフォールト処理回路１６
へ送る。
信号２００．２０１．２０２をフォールト処理回路１６
へ送る。
フォールト処理回路１６は、信号２００又は２０１又は
２０２に応答して異常処理を開始し、制御信号２０３／
２０４をそれぞれＣＰＯ１１−０，ＣＰｌ １１−１及
びキャッシュメモリ部１２へ送る。
２０２に応答して異常処理を開始し、制御信号２０３／
２０４をそれぞれＣＰＯ１１−０，ＣＰｌ １１−１及
びキャッシュメモリ部１２へ送る。
制御信号２０３／２０４は誤り検出時点でクロックを停
止し、命令再試行等をＣＰＯ１１−０／ＣＰ１１１−１
／キャッシュメモリ部１２へ指令ゴる。
止し、命令再試行等をＣＰＯ１１−０／ＣＰ１１１−１
／キャッシュメモリ部１２へ指令ゴる。
フォールト処理回路１６は、再試行後も不一致信号２０
０又は２０１又は２０２が出力されるようであれば故障
診断等の機能を用いて故障ＣＰの検出を行ない、その結
果故障ＣＰを切り離しの処置をする。
０又は２０１又は２０２が出力されるようであれば故障
診断等の機能を用いて故障ＣＰの検出を行ない、その結
果故障ＣＰを切り離しの処置をする。
第７図は比較器１３の内部を示ゴものである。
ＣＰＯ１１−０／ＣＰＩ １１−１からのマイクロア
ドレスはそれぞれ信号線１００−０／１００−１で比較
器１３へ送られる。
ドレスはそれぞれ信号線１００−０／１００−１で比較
器１３へ送られる。
比較器１３の内部比較回路４１で２つのマイクロアドレ
スが比較され、不一致の場合には不一致信号２００が出
される。
スが比較され、不一致の場合には不一致信号２００が出
される。
又信号線１００−０／１００−１は論理和回路４０を通
して信号線１００へ出て、Ｃ８１０へ送られる。
して信号線１００へ出て、Ｃ８１０へ送られる。
第８図は比較器１３のもう一つの具体例である。
この具体例には故障の診断の機能を持たせである。
即ち、ＣｐＨｌ−１からのマイクロアドレス１００−１
は一旦マルチプレクサ４２へ入りそれを介して比較回路
４１へ送られる。
は一旦マルチプレクサ４２へ入りそれを介して比較回路
４１へ送られる。
マルチプレクサ４２は切り換え信号３０２で制御される
。
。
通常の使用状態では信号１００ｉが出力３０１へ出され
る。
る。
信号３０２により信号３００を選ぶことも出来る。
信号３００は例えばメインテナンスパネルのスイッチ出
力等であって、何らかの手段により任意のマイクロアド
レスが送られる。
力等であって、何らかの手段により任意のマイクロアド
レスが送られる。
そして、比較器１３の診断は信号３００によって診断用
マイクロアドレスを入カゴることによって行なわれる。
マイクロアドレスを入カゴることによって行なわれる。
マルチプレクサ４３は制御信号３０３に従ってＣＰＯ１
１−０／ＣＰＩ １１−１からのマイクロアドレス１０
ＬＩ−０，１００−１のうちの一つを選択して出力１０
０へ送り出す。
１−０／ＣＰＩ １１−１からのマイクロアドレス１０
ＬＩ−０，１００−１のうちの一つを選択して出力１０
０へ送り出す。
第９図は第６図においてフォールト処理回路に複数個の
パリティエラー信号が送られる場合の制御信号の流れを
示したものである。
パリティエラー信号が送られる場合の制御信号の流れを
示したものである。
第６図において説明したようにフォールト処理回路１６
は故障ＣＰの検出あるいはその切り離しの処置を行なう
よう動作する。
は故障ＣＰの検出あるいはその切り離しの処置を行なう
よう動作する。
前記故障ＣＰの検出の他の方法として、パリティエラー
信号の検出によるものがある。
信号の検出によるものがある。
即ち、ＣＰＯ１１−０／ＣＰ１１１−１からの信号線１
０９−０、１０９−１によってＣＰＯｌｌ−０／ＣＰ１
１１−１の内部パリティエラー信号がフォールト処理回
路１６に転送される。
０９−０、１０９−１によってＣＰＯｌｌ−０／ＣＰ１
１１−１の内部パリティエラー信号がフォールト処理回
路１６に転送される。
この場合、フォールト処理回路１６は前記パリティエラ
ー信号を判断し故障ＣＰを検出する。
ー信号を判断し故障ＣＰを検出する。
フォールト処理回路１６は前記にて検出した故障ＣＰを
切り離すため、選択指令信号を信号線３０３を通じて比
較回路１３，１４．１５へ転送ゴるよう構成されている
。
切り離すため、選択指令信号を信号線３０３を通じて比
較回路１３，１４．１５へ転送ゴるよう構成されている
。
第１０図はフォールト処理回路の一実施例である。
第６図で示した比較器１３，１４，１５からの不一致信
号２００．２０１．２０２はＯＲ回路４Ｕ１を通って論
理和をとられる。
号２００．２０１．２０２はＯＲ回路４Ｕ１を通って論
理和をとられる。
その出力は前縁微分をされてフリップフロップ４０３を
セットゴる。
セットゴる。
他方、４０１の出力はＯＲ回路４０４を通ってり田ツク
ストップ信号２０３を発生ゴる。
ストップ信号２０３を発生ゴる。
フリツプフロツプ４０３の出力も又ＯＲ回路４０４を通
ってクロックストップ信号２０３を発生する。
ってクロックストップ信号２０３を発生する。
又、フリップフロップ４０３の出力は信号線４００を通
ってＣＰＯ１１−０／ＣＰ１１１−１へ送られる。
ってＣＰＯ１１−０／ＣＰ１１１−１へ送られる。
ＣＰＯ／ＣＰ１ではフリップフロップ４０３の出力に応
答し、命令カウンタＩＣを使って、マイクロアドレスレ
ジスタをその命令の開始番地ヘセットする。
答し、命令カウンタＩＣを使って、マイクロアドレスレ
ジスタをその命令の開始番地ヘセットする。
フリップフロップ４０３はその出力により直ちにリセッ
トされる。
トされる。
又フリップフロップ４０３の出力はカウンタＣＴＲ４０
５を１つカウントアツプゴる。
５を１つカウントアツプゴる。
このカウンタ４０５は命令再試行の回数をおぼえておく
ものであって、予め定められた回数の再試行が行なわれ
るとパリティエラー信号１０９−０又は１０９−１によ
りフリップフロップ４０６をセット又はリセットする。
ものであって、予め定められた回数の再試行が行なわれ
るとパリティエラー信号１０９−０又は１０９−１によ
りフリップフロップ４０６をセット又はリセットする。
このフリップフロップ４０６の出力３０３により比較回
路１３，１４゜１５にあるマルチプレクサは（例えば第
８図で示した比較回路１３の場合はマルチプレクサ４３
を動作させ）故障のないＣＰを選択する。
路１３，１４゜１５にあるマルチプレクサは（例えば第
８図で示した比較回路１３の場合はマルチプレクサ４３
を動作させ）故障のないＣＰを選択する。
又、カウンタＣＴＲ４０５の出力はフリップフロップ４
０７をセットする。
０７をセットする。
フリップフロップ４０７の出力はＯＲ回路４０１を禁止
し、不一致信号がフォールト処理回路１６に受は取られ
ないようにする。
し、不一致信号がフォールト処理回路１６に受は取られ
ないようにする。
第１１図はフォールト処理回路のタイミングを示すもの
である。
である。
このタイミング動作については後に説明する。
次に本発明の動作について以下に詳述する。
第１図においてマイクロプログラム制御の演算制御装置
（以下ＣＰＵと記す）１１に於ては、その動作が各マイ
クロステップに分割されたマイクロ命令を実行する。
（以下ＣＰＵと記す）１１に於ては、その動作が各マイ
クロステップに分割されたマイクロ命令を実行する。
マイクロプログラム制御方式については１Ｍｉｃｒｏｐ
ｒｏｇｒａｍｍｉｎｇ Ｐｒ１ｎｃｉｐｌｅｓ＆Ｐｒａ
ｃｔｉｃｅｓ Ｊ Ｓ 、 ５ＨＵＳＳＯＮ Ｐｒｅｎ
ｔｉｃｅＨａｌ Ｉ Ｉｎｃ、 １９７０などにて周
知の技術であるので詳述しない。
ｒｏｇｒａｍｍｉｎｇ Ｐｒ１ｎｃｉｐｌｅｓ＆Ｐｒａ
ｃｔｉｃｅｓ Ｊ Ｓ 、 ５ＨＵＳＳＯＮ Ｐｒｅｎ
ｔｉｃｅＨａｌ Ｉ Ｉｎｃ、 １９７０などにて周
知の技術であるので詳述しない。
各マイクロステップで実行されるべきマイクロ命令の内
容はマイクロプログラムとして制御記憶装置（以下Ｃ８
と記す）１０に格納されている。
容はマイクロプログラムとして制御記憶装置（以下Ｃ８
と記す）１０に格納されている。
Ｃ３１Ｏのどの番号を読み出すかはＣＰＵ１のＣＰＩ
１からマイクロアドレス１００としてＣ３１Ｑに与え
られる。
１からマイクロアドレス１００としてＣ３１Ｑに与え
られる。
又ＣＰＵＩは外部とはインターフェース１０２を介して
接続される。
接続される。
第２図においてＣＰＵ１−０，１−１は、命令の実行時
に、まず命令をインターフェース１０２−０，１０２−
１を介して主記憶装置２−０、２−１から読み出し、そ
の命令に与えられている一連のマイクロ命令を実行し、
その過程で必要があればオペランドを主記憶装置２−０
．２−１から読み出し、結果を主記憶装置２−０．２−
１へ格納ゴる。
に、まず命令をインターフェース１０２−０，１０２−
１を介して主記憶装置２−０、２−１から読み出し、そ
の命令に与えられている一連のマイクロ命令を実行し、
その過程で必要があればオペランドを主記憶装置２−０
．２−１から読み出し、結果を主記憶装置２−０．２−
１へ格納ゴる。
主記憶装置２−０．２−１のアクセスを高速化ゴる目的
で、キャッシュメモリ部１２を付加コルことが多いが、
この時の例を第３図に示づ。
で、キャッシュメモリ部１２を付加コルことが多いが、
この時の例を第３図に示づ。
第１図乃至第３図で示すＣＰＵＩの信頼性を向上させる
にはまずＣ８１０には周知の技術であるＥＤＡＣ（Ｅｒ
ｒｏｒ Ｄｅ ｔｅｃｔ ｉｏｎ ＆ Ａｕｔｏｍａｔ
１ｅＣｏｒｒｅｃｔｉｏｎ ）回路を付加ゴることに
より、その信頼性は大巾に向上する０なおＥＤＡＣ回路
については、Ｐｏｔｅｒｓｏｎ Ｗｅｌｄｏｎ ｊ−Ｅ
ｒｒｏｒＣｏｒｒｅｃｔｉｏｎ Ｃｏｄｅｓ Ｊ ２ｎ
ｄ Ｅｄｉｔｉｏｎ ＭＩＴＰｒｅｓｓ １９７２に
示されているのでここでは省略する。
にはまずＣ８１０には周知の技術であるＥＤＡＣ（Ｅｒ
ｒｏｒ Ｄｅ ｔｅｃｔ ｉｏｎ ＆ Ａｕｔｏｍａｔ
１ｅＣｏｒｒｅｃｔｉｏｎ ）回路を付加ゴることに
より、その信頼性は大巾に向上する０なおＥＤＡＣ回路
については、Ｐｏｔｅｒｓｏｎ Ｗｅｌｄｏｎ ｊ−Ｅ
ｒｒｏｒＣｏｒｒｅｃｔｉｏｎ Ｃｏｄｅｓ Ｊ ２ｎ
ｄ Ｅｄｉｔｉｏｎ ＭＩＴＰｒｅｓｓ １９７２に
示されているのでここでは省略する。
父、主記憶装置２−０．２−１にもＥＤＡＣ回路を付加
することによりインターフェース１０２−０．１０２−
１の外側の信頼性も向上ゴる。
することによりインターフェース１０２−０．１０２−
１の外側の信頼性も向上ゴる。
第３図のキャッシュメモリ部１２にも必要に応じてＥＤ
ＡＣ回路をつけても良い。
ＡＣ回路をつけても良い。
あるいはキャッシュメモリ部１２にはパリティチェック
回路のみにして、この誤りが検出された場合には、キャ
ッシュメモリ部１２はバイパスして直接主記憶装置２−
０．２−１をアクセスゴるようにして、キャッシュメモ
リ部１２を一時切り離して、その修復を行うようにして
も差し支えない。
回路のみにして、この誤りが検出された場合には、キャ
ッシュメモリ部１２はバイパスして直接主記憶装置２−
０．２−１をアクセスゴるようにして、キャッシュメモ
リ部１２を一時切り離して、その修復を行うようにして
も差し支えない。
以下、第３図を主体にして説明を行うが、キャッシュメ
モリ部１２のない場合も同様であるのはいうまでもない
。
モリ部１２のない場合も同様であるのはいうまでもない
。
第３図に於て、Ｃ５１０とＣｐＨのインターフェース部
分のうち、制御記憶出力１０１はＥＤＡＣ”回路の採用
によりその誤り検出及び訂正は相当に高いレベルまで行
え、その高信頼性は保証されていると考えられる。
分のうち、制御記憶出力１０１はＥＤＡＣ”回路の採用
によりその誤り検出及び訂正は相当に高いレベルまで行
え、その高信頼性は保証されていると考えられる。
又、キャッシュメモリ部１２とのインターフェースに於
ても、キャッシュメモリ部１２かもＣｐＨへのインター
フェース部１０５のデータにはＥＤＡＣ回路を採用する
ことにより高信頼性を得ることが出来る。
ても、キャッシュメモリ部１２かもＣｐＨへのインター
フェース部１０５のデータにはＥＤＡＣ回路を採用する
ことにより高信頼性を得ることが出来る。
このように１−でＣｐＨへはいってくるデ′−タに関し
ては誤りが殆んどの場合に訂正され高信頼性が確保でき
るが、ＣｐＨから外へ出てゆくデータに関しては一応パ
リテイピットの付加により誤りの検出はでき、再試行も
可能ではあるが、ソリッドな、即ち一時的なものでない
故障に対しては対処できない。
ては誤りが殆んどの場合に訂正され高信頼性が確保でき
るが、ＣｐＨから外へ出てゆくデータに関しては一応パ
リテイピットの付加により誤りの検出はでき、再試行も
可能ではあるが、ソリッドな、即ち一時的なものでない
故障に対しては対処できない。
本発明はかかる不具合点を解消ゴベく提案されるもので
あって、その実施例を第４図以後に示す。
あって、その実施例を第４図以後に示す。
第４図にはＣＰＯ１１−０，ＣＰｌ １１−１部分を２
重化したもので、ＣＰＯ１１−０、ＣｐＨｌ−１外部と
のインターフェース部分のデータの流れが示されている
。
重化したもので、ＣＰＯ１１−０、ＣｐＨｌ−１外部と
のインターフェース部分のデータの流れが示されている
。
ＣＰＯＩＩ−０とＣｐＨｌ−１はマイクロ命令語を読み
出す毎に、新たに次のマイクロ番地（アドレス）をＣ８
１０に送らねばならぬが、それらはマイクロアドレス比
較器１３へ送られ一致しているか否か調べられる。
出す毎に、新たに次のマイクロ番地（アドレス）をＣ８
１０に送らねばならぬが、それらはマイクロアドレス比
較器１３へ送られ一致しているか否か調べられる。
他方、ＣＰＯ１１−０、ＣＰｌ １１−１からキャッシ
ュメモリ部１２へ送られる情報１０４−０と１０４−１
もキャッシュメモリ部１２をアクセスゴる毎にＣＰＵ
ｔｏ Ｃａｃｈｅインターフェース比較器１４により一
致しているか否か調べられる。
ュメモリ部１２へ送られる情報１０４−０と１０４−１
もキャッシュメモリ部１２をアクセスゴる毎にＣＰＵ
ｔｏ Ｃａｃｈｅインターフェース比較器１４により一
致しているか否か調べられる。
情報１０４−０．１０４−１にはキャッシュメモリ部１
２をアクセスするのに必要な情報が含まれている。
２をアクセスするのに必要な情報が含まれている。
これらの情報は、例えば次のものから構成される。
メモリアクセスの種類即ち読み出し／書き込みを示すコ
マンドと、アクセスするバイト又はワード数、アクセス
すべきメモリの番地指定、更には部分書き込み（ｐａｒ
ｔｉａｌ ｗｒｉｔｅ）の場合のソーン指定等であり、
これら情報はシステムのアーキテクチュアに従い増減が
あり得る。
マンドと、アクセスするバイト又はワード数、アクセス
すべきメモリの番地指定、更には部分書き込み（ｐａｒ
ｔｉａｌ ｗｒｉｔｅ）の場合のソーン指定等であり、
これら情報はシステムのアーキテクチュアに従い増減が
あり得る。
又書き込み動作の場合にはデータ語もある。
ＣＰＵ１の各マイクロステップで行なわれる実行動作の
うち、以上の２個所の比較をゴることにより大部分はそ
の中に含まれるが、実行動作の中にはプログラム・ビジ
プル・レジスタ（ＰｒｏｇｒａｍＶｉｓｉｂｌｅＲｅｇ
ｉｓｔｅｒ）へ結果を格納して動作を終了げるものもあ
る。
うち、以上の２個所の比較をゴることにより大部分はそ
の中に含まれるが、実行動作の中にはプログラム・ビジ
プル・レジスタ（ＰｒｏｇｒａｍＶｉｓｉｂｌｅＲｅｇ
ｉｓｔｅｒ）へ結果を格納して動作を終了げるものもあ
る。
それらに対しては第５図で示１実施例によりＣＰｏ １
１−０とＣｐＨｌ−１の比較（不一致検出）をする。
１−０とＣｐＨｌ−１の比較（不一致検出）をする。
第５図に従い動作の説明をする。
第５図はＣＰ。１ｌ−０の中の演算、論理演算部分を抜
き出して記述したもので、マイクロ命令で指定される各
種演算は演算回路（以下ＡＬＵと記す）３３の両人力（
演算数、被演算数）に指定される入力を入れてやること
により所望の結果が得られる。
き出して記述したもので、マイクロ命令で指定される各
種演算は演算回路（以下ＡＬＵと記す）３３の両人力（
演算数、被演算数）に指定される入力を入れてやること
により所望の結果が得られる。
例えば、キャッシュメモリ部１２かも読み出されたオペ
ランドとプログラム・ビジプル・レジスタの内容とを演
算するという場合には、まずオペランドはインターフェ
ース１０５を介してメモリデータインレジスタ３４へ一
旦格納される。
ランドとプログラム・ビジプル・レジスタの内容とを演
算するという場合には、まずオペランドはインターフェ
ース１０５を介してメモリデータインレジスタ３４へ一
旦格納される。
レジスタ３４の内容は例えばマルチプレクサ３１を通し
てＡＬＵ３３へ入力される。
てＡＬＵ３３へ入力される。
またプログラムビジプルレジスタとしては、レジスタバ
ンク３０の中から命令語（７り四Ｏｒマイクロ）で指定
されるレジスタの内容が読み出され、マルチプレクサ３
２を介してＡＬＵ３３のもう一方へ入力される。
ンク３０の中から命令語（７り四Ｏｒマイクロ）で指定
されるレジスタの内容が読み出され、マルチプレクサ３
２を介してＡＬＵ３３のもう一方へ入力される。
ＡＬＵ３３は命令語（マクロ命令又はマイクロ命令）で
指定される演算を行い結果を出カゴる。
指定される演算を行い結果を出カゴる。
その結果は命令語に従い例えば信号線１０７を介してプ
ログラムビジプルレジスタバンク３０へ格納される。
ログラムビジプルレジスタバンク３０へ格納される。
あるいは信号線１０８によりＣｐＨ−０内の他の部分へ
送られ得る。
送られ得る。
これは例えばメモリ出力レジスタを介して第４図の信号
線１０４−０／１０４−１に出力される。
線１０４−０／１０４−１に出力される。
プログラムビジプルレジスタへ結果を格納する場合には
、その結果はＣｐＨ−０内でのみ処理されるので第４図
で示した比較器では不十分である。
、その結果はＣｐＨ−０内でのみ処理されるので第４図
で示した比較器では不十分である。
従って第５図に示す如く、ＡＬＵ３３の出力信号を信号
線１０６−０／１０６−１を介してｃｐＨ−０およびＣ
Ｐｌ １−１外へ出しＡＬＵ出力比較器１５へ送る。
線１０６−０／１０６−１を介してｃｐＨ−０およびＣ
Ｐｌ １−１外へ出しＡＬＵ出力比較器１５へ送る。
ＡＬＵ出力比較器１５はＣＰＯ１１−０／ＣＰＩ １１
−１のＡＬＵ出力を常に比較し、不一致の検出を行う。
−１のＡＬＵ出力を常に比較し、不一致の検出を行う。
ＡＬＵ３３の入力マルチプレクサ３１，３２にはＣｐＨ
−０内の他の部分からのデータも信号線３５により入力
し得る。
−０内の他の部分からのデータも信号線３５により入力
し得る。
よって、本発明によれば２重化したＣＰＯｌｌ−０、Ｃ
Ｐｌ １１−１に少なくとも比較器１３゜１４を設ける
ことにより、前記２重化したＣＰＵが正しく実行してい
るか否か確認することができる。
Ｐｌ １１−１に少なくとも比較器１３゜１４を設ける
ことにより、前記２重化したＣＰＵが正しく実行してい
るか否か確認することができる。
またＣＰＯ１１−０、ＣＰｌ １１−１の内部動作にお
いても比較器１５によって前記２重化したＣＰＵが正し
く実行しているか否か確認することができる。
いても比較器１５によって前記２重化したＣＰＵが正し
く実行しているか否か確認することができる。
次に上記した比較器１３，１４．１５のうちマイクロア
ドレス比較器１３の例を第７図に示す。
ドレス比較器１３の例を第７図に示す。
ＣＰＯ１１−０，ＣＰＩ １１−１から送られるマイ
クロアドレス１００−０と１００−１は本例では論理和
をとって（ＯＲ回路４０で）その出力１００をＣ３１０
へ送る。
クロアドレス１００−０と１００−１は本例では論理和
をとって（ＯＲ回路４０で）その出力１００をＣ３１０
へ送る。
それと同時に比較回路４１ヘマイクロアドレス１００−
０／１００−１を入力し不一致を検出した時には不一致
検出信号２００を発生する。
０／１００−１を入力し不一致を検出した時には不一致
検出信号２００を発生する。
第４図中のｃｐｕ −ｔｏ −ｃａｃｈｅインタフェー
ス比較器１４は比較器１３の例と同様であり、また比較
器１５はＡＬＵ出力の比較のみをするので論理和回路４
０に相当するものは不要である。
ス比較器１４は比較器１３の例と同様であり、また比較
器１５はＡＬＵ出力の比較のみをするので論理和回路４
０に相当するものは不要である。
第６図は上記した本発明の比較器における不一致検出信
号及びそれに関連ける制御信号の流れを示づ。
号及びそれに関連ける制御信号の流れを示づ。
各比較器１３，１４．１５は不一致を検出すると不一致
信号２００，２０１．２０２を発生し、それをフォール
ト処理回路１６へ送る。
信号２００，２０１．２０２を発生し、それをフォール
ト処理回路１６へ送る。
比較器１３，１４．１５の少なくとも１つで不一致信号
が検出されるとＣＰＯｌｌ−０又はＣｐＨｌ−１のいず
れか一方（ごく稀にはその両方又は比較器１３，１４．
１５のいずれか）に誤りがあることを示すので、ＣＰＵ
１は命令の実行をそれ以上進められず、伺らかの手段に
よって故障からの回復動作をすることを必要とげる。
が検出されるとＣＰＯｌｌ−０又はＣｐＨｌ−１のいず
れか一方（ごく稀にはその両方又は比較器１３，１４．
１５のいずれか）に誤りがあることを示すので、ＣＰＵ
１は命令の実行をそれ以上進められず、伺らかの手段に
よって故障からの回復動作をすることを必要とげる。
例えば、比較器１３，１４．１５で不一致信号が検出さ
れても、その故障は必ずしも固定されたものではなく、
偶発的に発生した可能性が高い。
れても、その故障は必ずしも固定されたものではなく、
偶発的に発生した可能性が高い。
従って、まず命令の再試行を行い、予め決められた回数
の再試行後もやはり不一致信号が検出されるのであれば
、その時点で初めて固定された故障と判定するよう動作
する。
の再試行後もやはり不一致信号が検出されるのであれば
、その時点で初めて固定された故障と判定するよう動作
する。
第６図に於てフォールト処理回路１６は不一致信号を受
は取ると異常処理を開始し、ＣＰＯｌｌ−Ｏ／ＣＰ１１
１−１あるいはキャッシュメモリ部１２が誤ったデータ
をプログラムビジプルレジスタ３０あるいはキャッシュ
メモリ部１２内へ書き込まないようにクロック／フォー
ルト制御信号２０３．２０４をＣＰＯ１１−０／ＣＰ１
１１−１およびキャッシュメモリ部１２へ送る。
は取ると異常処理を開始し、ＣＰＯｌｌ−Ｏ／ＣＰ１１
１−１あるいはキャッシュメモリ部１２が誤ったデータ
をプログラムビジプルレジスタ３０あるいはキャッシュ
メモリ部１２内へ書き込まないようにクロック／フォー
ルト制御信号２０３．２０４をＣＰＯ１１−０／ＣＰ１
１１−１およびキャッシュメモリ部１２へ送る。
この信号を受は取ると、ＣＰＯ１１−０／ＣＰ１１１−
１及びキャッシュメモリ部１２はそのクロックを停止す
る。
１及びキャッシュメモリ部１２はそのクロックを停止す
る。
そしてＣＰＯ１１−０／ＣＰＩ １１−１のレジスタ
バンク３０およびキャッシュメモリ部１２にはそのマイ
クロ命令実行前のデータが保存されている。
バンク３０およびキャッシュメモリ部１２にはそのマイ
クロ命令実行前のデータが保存されている。
従ってＣＰＯ１１−０／ＣＰ１１１−１はその保存され
ている旧データを使って命令の再試行を行なうよう動作
する。
ている旧データを使って命令の再試行を行なうよう動作
する。
更に本発明は命令の再試行をある決められた回数試みて
も不一致が検出されていれば、その故障は永久的なもの
と判断され、フォールト処理回路１６の動作により診断
が行なわれる。
も不一致が検出されていれば、その故障は永久的なもの
と判断され、フォールト処理回路１６の動作により診断
が行なわれる。
この診断により故障しているＣＰが判別されると、その
故障しているＣＰを切り離し、その故障の修復がされる
までの間は片方のＣＰでのみ実行を続けるよう動作する
。
故障しているＣＰを切り離し、その故障の修復がされる
までの間は片方のＣＰでのみ実行を続けるよう動作する
。
また故障ＣＰの他の検出方法に、第９図に示すようにＣ
ＰＯ１１−０、ＣＰｌ １１−１の主要データ母線及
びレジスタにパリティチェック回路を付けて、その出力
１０９−０，１０９−１をフォールト処理回路１６に集
めるようにする方法がある。
ＰＯ１１−０、ＣＰｌ １１−１の主要データ母線及
びレジスタにパリティチェック回路を付けて、その出力
１０９−０，１０９−１をフォールト処理回路１６に集
めるようにする方法がある。
この場合、フォールト処理回路１６は両ＣＰ１１−０．
１１−１から来るパリティエラー信号を見てどちらのＣ
Ｐに故障があるか判断する。
１１−１から来るパリティエラー信号を見てどちらのＣ
Ｐに故障があるか判断する。
第９図で信号線１０９−０、１０９−１はそれぞれＣＰ
Ｏ１１−０、ＣＰＩ １１−１からの複数個のパリテ
ィエラー信号用である。
Ｏ１１−０、ＣＰＩ １１−１からの複数個のパリテ
ィエラー信号用である。
フォールト処理回路１６はどちらにパリティエラーがあ
るかを調べてエラーのあるＣＰを切り離す。
るかを調べてエラーのあるＣＰを切り離す。
前記したパリティエラー発生によるフォールト処理回路
１６の動作を第１０図の回路および第１１図に示づタイ
ミング図を用いて詳細に説明する。
１６の動作を第１０図の回路および第１１図に示づタイ
ミング図を用いて詳細に説明する。
不一致信号が出されると、ＯＲ回路４０１゜４０４を通
してｃｌｏｃｋ ５ｔｏｐ信号２０３がＣＰＯｌｌ−０
／ＣＰ１１１−１へ送られる。
してｃｌｏｃｋ ５ｔｏｐ信号２０３がＣＰＯｌｌ−０
／ＣＰ１１１−１へ送られる。
そしてクロックｔ１でフリップフロップ４０３がセット
される。
される。
その出力４００により、各ＣＰＯ１１−０゜ＣｐＨｌ−
１はクロックｔ２で命令カウンタＩＣを使って、不一致
が検出された命令のマイクロ開始番地をマイクロアドレ
スレジスタにセットする。
１はクロックｔ２で命令カウンタＩＣを使って、不一致
が検出された命令のマイクロ開始番地をマイクロアドレ
スレジスタにセットする。
そしてクロックｔ３にて命令の再試行を開始する。
この時フリップフロップ４０３の出力によりカウンタ４
０５が１つカウントアツプされる。
０５が１つカウントアツプされる。
ＣＰＯ１１−０／ＣＰ１１１−１は再試行により不一致
が生じたマイクロプログラムを再び実行する。
が生じたマイクロプログラムを再び実行する。
仮に間欠的な故障であれば、今回は不一致とならずに、
命令の実行が先へ進められる。
命令の実行が先へ進められる。
而しながら再度不一致が生ずれば上記説明と同様の動作
がｔＫ＋１．に＋２で行なわれ、カウンタ４０５は更に
１つずつカウントアツプされる。
がｔＫ＋１．に＋２で行なわれ、カウンタ４０５は更に
１つずつカウントアツプされる。
このようにして、命令再試行を繰り返し、カウンタＣＲ
Ｔ４０５の値が予め定められたところまでゆくと、その
カウンタ出力と、パリティエラー信号１０９−０又は１
０９１によりフリップフロップ４０６がセット又はリセ
ットされる。
Ｔ４０５の値が予め定められたところまでゆくと、その
カウンタ出力と、パリティエラー信号１０９−０又は１
０９１によりフリップフロップ４０６がセット又はリセ
ットされる。
第１０図の実施例では、例えばＣＰＯｌｌ−０に誤りが
あって、１０９−０が出ているとフリップフロップ４０
６はセットされる。
あって、１０９−０が出ているとフリップフロップ４０
６はセットされる。
ＣｐＨｌ−１に誤りがあれば１０９−１が出されていて
フリップフロップ４０６はリセットされる。
フリップフロップ４０６はリセットされる。
各比較器１３，１４．１５はフリップフロップ４０６の
出力によりそのマルチプレクサを切り換える。
出力によりそのマルチプレクサを切り換える。
父、カウンタＣＴＲ４０５の出力はフリップフロップ４
０７をセットする。
０７をセットする。
フリップフロップ４０７の出力はＯＲ回路４０１を禁止
するので、これ以後不一致が検出されてもフォールト処
理回路１６は働かない。
するので、これ以後不一致が検出されてもフォールト処
理回路１６は働かない。
上記した命令の再試行が行なわれたにもかかわらず、今
なお比較器１３，１４，１５のいずれかで不一致信号が
発生していると、例えばＣＰ−１１−０、ＣｐＨ−１の
どちらかに修理を必要とするハードウェアエラーが発生
していると考えられる。
なお比較器１３，１４，１５のいずれかで不一致信号が
発生していると、例えばＣＰ−１１−０、ＣｐＨ−１の
どちらかに修理を必要とするハードウェアエラーが発生
していると考えられる。
そこで故障診断により故障しているＣＰを判別し、その
結果故障しているＣＰを切り離して、片側運転を実行す
ると、同時に故障したＣＰの修復を行なうことが望まれ
る。
結果故障しているＣＰを切り離して、片側運転を実行す
ると、同時に故障したＣＰの修復を行なうことが望まれ
る。
第７図の実施例の比較器１３には切り離し機能がないが
ＣＰＯ１１−０、ＣＰＩ １１−１の出力を選択づる
機能を持つ比較器の実施例を第８図に示１ｏ第８図はマ
イクロアドレス比較回路４１が示しであるが、他の比較
器も同様である。
ＣＰＯ１１−０、ＣＰＩ １１−１の出力を選択づる
機能を持つ比較器の実施例を第８図に示１ｏ第８図はマ
イクロアドレス比較回路４１が示しであるが、他の比較
器も同様である。
ＣＰＯｌｌ−０／ＣＰ１１１−１からマイクロアドレス
１００−０．１００−１が比較器１３に送られてくる。
１００−０．１００−１が比較器１３に送られてくる。
ＣｐＨｌ−１側のマイクロアドレスｉ ｏ ｏ−ｉはマ
ルチプレクサ４２を介して３０１へ出される。
ルチプレクサ４２を介して３０１へ出される。
マルチプレクサ４２の使用法については後で記述する。
マイクロアドレス１００−０と３０１は比較回路４１へ
入り、不一致信号が検出されると、不一致信号２００が
出される。
入り、不一致信号が検出されると、不一致信号２００が
出される。
マイクロアドレス１００−０．３０１は又、マルチプレ
クサ４３へ送られＣＰＯ１１−０／ＣＰＩ １１−１
切換信号３０３に従い、いずれか一方が選択されて出力
１００となる。
クサ４３へ送られＣＰＯ１１−０／ＣＰＩ １１−１
切換信号３０３に従い、いずれか一方が選択されて出力
１００となる。
マルチプレクサ４３は信号３０３が出される（論理、、
１ ＝＝ ）トＣＰ１１１−１を、出されていない（
論理・・０・・）とＣＰＯｌｌ−０が選択されるように
なっている。
１ ＝＝ ）トＣＰ１１１−１を、出されていない（
論理・・０・・）とＣＰＯｌｌ−０が選択されるように
なっている。
信号３０３は不一致信号が検出されない間は予め定めら
れた論理レベル、例えばＣＰＯＩＩ−０の選択として“
０”となっている。
れた論理レベル、例えばＣＰＯＩＩ−０の選択として“
０”となっている。
第９図に於てフォールト処理回路１６は信号線１０９−
０，１０９−１上のパリティエラー信号がＣＰＯ１１−
０／ＣＰ１１１−１のいずれを示１かに従って、切換信
号３０３を論理レベル”１”又は“０”とする。
０，１０９−１上のパリティエラー信号がＣＰＯ１１−
０／ＣＰ１１１−１のいずれを示１かに従って、切換信
号３０３を論理レベル”１”又は“０”とする。
仮にＣＰＯｌｌ−０にパリティエラーがあればＣｐＨｌ
−１が正常であるので、切換信号３０３は論理“１”と
する。
−１が正常であるので、切換信号３０３は論理“１”と
する。
切換信号３０３は比較器１３，１４，１５の全てに送ら
れていて各比較器の出力マルチプレクサ（第８図の例で
は４３）がＣＰｌ １１−１を選択するようにする。
れていて各比較器の出力マルチプレクサ（第８図の例で
は４３）がＣＰｌ １１−１を選択するようにする。
なお第８図に於てマルチプレクサ３０２は保守用に使わ
れるもので、信号３００は保守パネルのスイッチ出力あ
るいは保守用レジスタの出力である。
れるもので、信号３００は保守パネルのスイッチ出力あ
るいは保守用レジスタの出力である。
予めスイッチ等によって信号３００に所望のデータを出
しておき、切換信号３０２を使ってマルチプレクサ４２
は信号３００を選択するようにしておく。
しておき、切換信号３０２を使ってマルチプレクサ４２
は信号３００を選択するようにしておく。
信号３０２は通常は１００−１を選択し、保守をする時
には信号３００を選択づる。
には信号３００を選択づる。
このようにして１ｏｏ−ｏと信号３００との一致信号／
不一致信号の検出をして、いわゆるアドレスストラフの
機能を持たせたものである。
不一致信号の検出をして、いわゆるアドレスストラフの
機能を持たせたものである。
以上説明した本発明によれば、エラー訂正機能を安価に
付加することのできない演算制御部のろを２重化するこ
とにより、少ないハードウェアによって信頼性の高いデ
ータ処理システムを提供ゴることができる。
付加することのできない演算制御部のろを２重化するこ
とにより、少ないハードウェアによって信頼性の高いデ
ータ処理システムを提供ゴることができる。
更に２重化した演算制御部に対しては複数の比較器を設
け、２重化した演算制御部が常に正しい動作が実行され
るか否かを確認ゴることができる。
け、２重化した演算制御部が常に正しい動作が実行され
るか否かを確認ゴることができる。
そして複数の比較器の少なくとも１つから不一致信号が
検出されると、そのマイクロステップを停止させ不一致
信号を発生したマイクロプログラムの再試行が行なわれ
る。
検出されると、そのマイクロステップを停止させ不一致
信号を発生したマイクロプログラムの再試行が行なわれ
る。
これら動作は複数の比較器の不一致信号および２重化し
た演算制御部のパリティエラー信号が転送されるフォー
ルト処理回路の動作により制御される。
た演算制御部のパリティエラー信号が転送されるフォー
ルト処理回路の動作により制御される。
更に前記再試行においても、なお複数の比較器から不一
致信号が発生されるようであるならば、２重化した演算
制御部のいずれかが修復を必要とするハードウェア故障
であると判断され１、フォールト処理回路は故障診断又
はパリティエラー信号により、故障しているＣＰを判別
することかでき、故障している演算制御部の切り離しを
行なうように複数の比較器のマルチプレクサを作動させ
ることができる。
致信号が発生されるようであるならば、２重化した演算
制御部のいずれかが修復を必要とするハードウェア故障
であると判断され１、フォールト処理回路は故障診断又
はパリティエラー信号により、故障しているＣＰを判別
することかでき、故障している演算制御部の切り離しを
行なうように複数の比較器のマルチプレクサを作動させ
ることができる。
従って切り離し後の正常な演算制御部のみで構成された
データ処理システムは続けてマイクロプログラムステッ
プを実行することか出来る一方、故障した演算制御部は
修復の作業を開始することかできる等優れた効果を発揮
するものである。
データ処理システムは続けてマイクロプログラムステッ
プを実行することか出来る一方、故障した演算制御部は
修復の作業を開始することかできる等優れた効果を発揮
するものである。
第１図はマイクロプログラム制御の演算制御装置を示す
ブロック図、第２図はシステム全体の構成を示ゴブロッ
ク図、第３図は第１図にキャッシュメモリを付加した場
合のブロック図、第４図はＣＰＵのうち演算制御部のみ
を２重化した本発明の構成を示すブロック図、第５図は
本発明の演算制御部の一部の内部構成を示づブロック図
、第６図は演算制御部を２重化した本発明の制御信号の
流れを説明する図、第７図は本発明のマイクロアドレス
比較器の一具体例の内部構造を示づブロック図、第８図
は本発明の比較器の他の具体例の内部構造を示ゴブロッ
ク図、第９図は第６図においてフォールト処理回路に複
数個のパリティエラー信号が送られる場合の制御信号の
流れを説明づる図、第１０図は本発明のフォールト処理
回路の一具体例の内部構造を示す図、第１１図は第１０
図に示した回路の処理動作を示ゴタイミング図である。 １０……制御記憶装置、１１−０……演算制御部ＣＰＯ
１１１−１……演算制御部ＣＰ１．１２……キヤツシユ
メモリ、１３……比較器、１４……比較器、１５……比
較器、１６……フオ一ルト処理回路、３０……プログラ
ムビジブルレジスタ、３１……ＡＬＵ入力マルチプレク
サ、３２……ＡＬＵ入力マルチブレクサ、３３……ＡＬ
Ｕ、３４……メモリデータインレジスタ、４０……ロジ
ックＯＲ回路、４１……マイクロアドレス比較回路、４
２……マルチプレクサ、４３……ＣＰＵ／ＣＰ１セレク
トマルチプレクサ。
ブロック図、第２図はシステム全体の構成を示ゴブロッ
ク図、第３図は第１図にキャッシュメモリを付加した場
合のブロック図、第４図はＣＰＵのうち演算制御部のみ
を２重化した本発明の構成を示すブロック図、第５図は
本発明の演算制御部の一部の内部構成を示づブロック図
、第６図は演算制御部を２重化した本発明の制御信号の
流れを説明する図、第７図は本発明のマイクロアドレス
比較器の一具体例の内部構造を示づブロック図、第８図
は本発明の比較器の他の具体例の内部構造を示ゴブロッ
ク図、第９図は第６図においてフォールト処理回路に複
数個のパリティエラー信号が送られる場合の制御信号の
流れを説明づる図、第１０図は本発明のフォールト処理
回路の一具体例の内部構造を示す図、第１１図は第１０
図に示した回路の処理動作を示ゴタイミング図である。 １０……制御記憶装置、１１−０……演算制御部ＣＰＯ
１１１−１……演算制御部ＣＰ１．１２……キヤツシユ
メモリ、１３……比較器、１４……比較器、１５……比
較器、１６……フオ一ルト処理回路、３０……プログラ
ムビジブルレジスタ、３１……ＡＬＵ入力マルチプレク
サ、３２……ＡＬＵ入力マルチブレクサ、３３……ＡＬ
Ｕ、３４……メモリデータインレジスタ、４０……ロジ
ックＯＲ回路、４１……マイクロアドレス比較回路、４
２……マルチプレクサ、４３……ＣＰＵ／ＣＰ１セレク
トマルチプレクサ。
Claims (1)
- 【特許請求の範囲】 １ マイクロ命令から構成されているマイクロプロクラ
ムを記憶する１つの制御記憶部と、この制御記憶部から
前記マイクロ命令を読み出しマイクロプログラム制御で
動作する２重化された演算制御部と、この２重化された
演算制御部によりアクセスされ主記憶装置に記憶されて
いるデータの１部の写しを記憶している１つのキャッシ
ュメモリ部と、前記２重化された演算制御部から前記制
御記憶部へ出力される２つのマイクロアドレスを比較す
る第１の比較器と、前記２重化された演算制御部から前
記キャッシュメモリ部へ出力される２つの出力情報を比
較する第２の比較器と、前記第１または第２の比較器か
ら不一致信号が出力された時異常処理を行なうフォール
ト処理手段とを具備し、前記第１および第２比較器によ
って複数の演算制御部が同一動作で正しく実行されてい
るか否かを検出することを特徴とする演算制御装置。 ２ 前記２重化された演算制御部は前記第１および第２
の比較器のいずれからも不一致信号が検出されない場合
はマイクロステップの実行を先に進め、前記第１および
第２の比較器の少なくとも１つから不一致信号が検出さ
れると前記フォールト処理手段からの指令によりマイク
ロステップの実行を一時停止することを特徴とする特許
請求の範囲第１項記載の演算制御装置。 ３ 前記２重化された演算制御部は前記不一致信号によ
ってマイクロステップの実行を一時停止した後、前記不
一致信号を発生したマイクロ命令を特定の回数だけ繰返
し実行し、前記フォールト処理手段は前記繰返し動作に
おいても前記不一致信号が入力されているときはハード
ウェアの故障として処理することを特徴とする特許請求
の範囲第１項記載の演算制御装置。 ４ マイクロ命令から構成されているマイクロプログラ
ムを記憶する１つの制御記憶部と、この制御記憶部から
前記マイクロ命令を読ろ出しマイクロプログラム制御で
動作する２重化された演算制御部と、この２重化された
演算制御部によりアクセスされ主記憶装置に記憶されて
いるデータの１部の写しを記憶している１つのキャッシ
ュメモリ部と、前記２重化された演算制御部から前記制
御記憶部へ出力される２つのマイクロアドレスヲ比較す
る第１の比較器と、前記２重化された演算制両部から前
記キャッシュメモリ部へ出力される２つの出力情報を比
較する第２の比較器と、前記第１または第２の比較器か
ら不一致信号が出力された時異常処理を行なうフォール
ト処理手段と、前記制御記憶部と前記２重化された演算
制御部との間に設けられた第１のマルチプレクサ回路と
、前記フォールト処理手段からの選択信号に基づき前記
２つのマイクロアドレスのうち特定のマイクロアドレス
のみを前記第１のマルチプレクサ回路で選択し前記制御
記憶部へ転送づる手段と、前記キャッシュメモリ部と前
記２重化された演算制御部との間に設けられた第２のマ
ルチプレクサと、前記フォールト処理手段からの選択信
号に基づき、前記２つの出力情報のうち特定の出力情報
のみを前記第２のマルチプレクサ回路で選択し前記キャ
ッシュメモリ部へ転送する手段とを具備することを特徴
とする演算制御装置。 ５ マイクロ命令から構成されているマイクロプログラ
ムを記憶する１つの制御記憶部と、この制御記憶部から
前記マイクロ命令を読み出しマイクロプログラム制御で
動作する２重化された演算制御部と、この２重化された
演算制御部によりアクセスされ主記憶装置に記憶されて
いるデータの１部の写しを記憶している１つのキャッシ
ュメモリ部と、前記２重化された演算制御部から前記制
御記憶部へ出力される２つのマイクロアドレスを比較す
る第１の比較器と、前記２重化された演算制御部から前
記キャッシュメモリ部へ出力される２つの出力情報を比
較する第２の比較器と、前記第１または第２の比較器か
ら不一致信号が出力された時異常処理を行なうフォール
ト処理手段と、前記２重化された演算制御部の夫々に設
けられたパリティチェック回路と、これらのパリティチ
ェック回路から出力されるパリティエラー信号を前記フ
ォールト処理手段へ転送づる手段と、前記パリティエラ
ー信号を受けた場合に、前記フォールト処理丁段は前記
パリティエラー信号が発生している演算制御部を前記制
御記憶装置および前記キャッシュメモリ部から切り離し
、正常な演算制御部の方を信用してマイクロプログラム
の実行を開始させる手段とを具備することを特徴とする
演算制御装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US77861677A | 1977-03-17 | 1977-03-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53115151A JPS53115151A (en) | 1978-10-07 |
| JPS589976B2 true JPS589976B2 (ja) | 1983-02-23 |
Family
ID=25113919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52157160A Expired JPS589976B2 (ja) | 1977-03-17 | 1977-12-26 | 演算制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589976B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0454832B2 (ja) * | 1984-08-31 | 1992-09-01 | Ngk Spark Plug Co |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4751639A (en) * | 1985-06-24 | 1988-06-14 | Ncr Corporation | Virtual command rollback in a fault tolerant data processing system |
| JPH0772869B2 (ja) * | 1987-05-12 | 1995-08-02 | 日本電気株式会社 | デ−タ処理装置 |
| US4907228A (en) * | 1987-09-04 | 1990-03-06 | Digital Equipment Corporation | Dual-rail processor with error checking at single rail interfaces |
| EP0306211A3 (en) * | 1987-09-04 | 1990-09-26 | Digital Equipment Corporation | Synchronized twin computer system |
| JPH02110742A (ja) * | 1988-10-20 | 1990-04-23 | Pfu Ltd | マルチプロセッサの誤り検出・同期方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4861886A (ja) * | 1971-12-02 | 1973-08-29 | ||
| JPS4955248A (ja) * | 1972-04-24 | 1974-05-29 |
-
1977
- 1977-12-26 JP JP52157160A patent/JPS589976B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4861886A (ja) * | 1971-12-02 | 1973-08-29 | ||
| JPS4955248A (ja) * | 1972-04-24 | 1974-05-29 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0454832B2 (ja) * | 1984-08-31 | 1992-09-01 | Ngk Spark Plug Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53115151A (en) | 1978-10-07 |
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