DE1953364A1 - Wahlausfuehrungsschaltung fuer programmgesteuerte Datenverarbeiter - Google Patents

Wahlausfuehrungsschaltung fuer programmgesteuerte Datenverarbeiter

Info

Publication number
DE1953364A1
DE1953364A1 DE19691953364 DE1953364A DE1953364A1 DE 1953364 A1 DE1953364 A1 DE 1953364A1 DE 19691953364 DE19691953364 DE 19691953364 DE 1953364 A DE1953364 A DE 1953364A DE 1953364 A1 DE1953364 A1 DE 1953364A1
Authority
DE
Germany
Prior art keywords
command
word
command word
instruction
decoder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19691953364
Other languages
English (en)
Other versions
DE1953364B2 (de
Inventor
Yates John Edward
Quinn Thomas Michael
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
Western Electric Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Western Electric Co Inc filed Critical Western Electric Co Inc
Publication of DE1953364A1 publication Critical patent/DE1953364A1/de
Publication of DE1953364B2 publication Critical patent/DE1953364B2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3818—Decoding for concurrent execution
    • G06F9/3822—Parallel decoding, e.g. parallel decode units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/30149—Instruction analysis, e.g. decoding, instruction word fields of variable length instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching
    • G06F9/3816—Instruction alignment, e.g. cache line crossing

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)
  • Advance Control (AREA)

Description

Western Electric Company Incorporated Quinn, T M. 1-1
New York, N. Y. 10007 V. St. A.
Wahlausführungsschaltung für programmgesteuerte Datenverarbeiter
Die Erfindung betrifft eine Datenverarbeitungs anordnung mit einer Speicheranordnung für Befehlswortfolgen, die eine Vielzahl von Adressenplätzen enthält, von denen gewisse ein Befehlswortpaar speichern, mit einem Verarbeiter, der einen Decodierer zur Decodierung des ersten und zweiten Befehlswortes eines Befehlswortpaares enthält, und mit einer Adressiereinrichtung zur wahlweisen Gewinnung des Inhaltes eines beliebigen Adressenplatzes der Speicheranordnung für den Verarbeiter.
Bei gewissen, programmgesteuerten Rechner anlagen werden Befehlswörter unterschiedlicher Länge benutzt, d. h., zur Darstellung einiger Befehle sind mehr Bits erforderlich als zur Darstellung anderer Befehle. Bei der Speicherung von Befehlen unterschiedlicher Länge in einen Speicher, bei dem.· jeder Adressenplatz ein Wort mit einer vorbestimmten Anzahl von Bits aufnimmt, können einige Adressenplätze mehr als einen Befehl enthalten. Beispielsweise kann ein Adressenplatz entweder einen Befehl der vollen Wortlänge, dessen Anzahl von Bits gleich der in einem Adressenplatz verfügbaren Bitzahl ist, enthalten, oder zwei Befehle der
009820/1570
195336*
halben Wortlänge, die je die halbe Anzahl der in einem Adressenplatz verfügbaren Bits enthalten.
In einigen Systemen kann ein Befehl der vollen Wortlänge zwischen zwei aufeinanderfolgende Adressenplätze aufgeteilt sein, während in anderen Systemen jedem Befehl mit der vollen Wortlänge ein neuer Adressenplatz zugeordnet werden muss. Bei diesen letztgenannten Systemen müssen gewisse "blinde" Halbwortbefehle (d. h., nicht funktionelle Füllbefehle) hinzugefügt werden, um die Wortgrenzen so festzulegen, dass jeder Vollwortbefehl in einem neuen Adressenplatz gespeichert werden kann. Beispielsweise muss in eine Befehlswortfolge, in der einem Befehl der vollen Wortlänge ein Befehl der halben Wortlänge und diesem dann wieder ein Befehl der vollen Wortlänge folgt, ein zusätzlicher Halbwort-Blindbefehl nahe dem Halbwortbefehl eingefügt werden, um den Adressenplatz aufzufüllen, in welchem der Halbwortbefehl der Folge gespeichert·ist. Es ist allgemein üblich, einen sogenannten "NO-OP" Befehl (No Operation) einzufügen, wenn eine solche Auffüllung erforderlich ist. Bei dem "NO-OP"-Befehl handelt es sich in typischer Weise um einen Befehl, bei dessen Ausführung keine wesentlichen Änderungen in irgendeinem Teil des Rechners oder seiner peripheren Einheiten bewirkt werden.
009820/ 1 570
Für Echtzeit-Rechner, die eine bestimmte Aufgabe innerhalb einer vorgeschriebenen Zeitspanne durchführen müssen (beispielsweise ein zentraler Verarbeiter für eine Fernsprechvermittlungsanlage) ist es wichtig, dass die Zeit zur Durchführung jeder Aufgabe minimal· gehalten wird. Da die Ausführung eines 11NO-OP"-Befehls dazu führt, dass der Rechner ohne Durchführung sinnvoller Arbeit Systemzeit verbraucht, ist es wünschenswert, die zur Auffüllung von Speicherraum benutzten "NO-OP11-Blindbefehle auszuschalten. Die Kombination von Befehlen halber und voller Wortlänge wird in vielen handelsüblichen Rechnern verwendet. Es ist zwar die Benutzung von "NO-OP"-Befehlen zur Festlegung der Wortgrenzen bekannt, aber nach dem Stand der Technik fehlt eine Lehre, wie ein Verlust an Systemzeit vermieden werden kann, der bei der Ausführung solcher "NO-OP"-Blindbefehle entsteht.
Die Erfindung hat sich die Aufgabe gestellt, dieses Problem zu lösen. Sie geht dazu aas von einer Datenverarbeitungsanordnung der eingangs genannten Art und ist dadurch gekennzeichnet, dass der Verarbeiter eine Gattersteuerschaltung aufweist, die, wenn der Decodierer beim Decodieren des zweiten Befehlswortes eines Befehlswortpaares ein Au s gangs signal abgibt, unter Ansprechen auf dieses Ausgangssignal die Adressiereinrichtung veranlasst, ohne Ausführung des zweiten
Π C 9 8 2 C -' 1 c r ■"
ßAD QBIGtNAt
Befehlswortes das nächste Befehlswort aus der Speicheranordnung zu gewinnen.
In den Zeichnungen zeigen:
Fig. 1 ein Ausführungsbeispiel einer Anordnung nach der Er-
findung in einem programmgesteuerten Datenverarbeiter;
Fig. 2 Gattersteuerschaltungen nach dem Ausführungsbeispiel
der Erfindung;
Fig. 3 die Beziehung zwischen Taktsignalen und Zeitabschnitten
eines Maschinenzyklus bei dem beispielhaften Verarbeiter;
Fig. 4 das Auftreten von Steuerimpulsen in einem relativen Zeitmaßstab für drei verschiedene Kombinationen von aus dem Speicher gelesenen Befehlen.
Entsprechend einem Ausführungsbeispiel der Erfindung wird das zweite Wort eines aus einem einzigen Speicheradressenplatz gelesenen Befehlswortpaares während der Ausführung des ersten Wortes decodiert, um festzustellen, ob es sich bei dem zweiten Wort um einen 11NO-OP"-Befehl handelt. Wenn dies nicht der Fall ist, wird das zweite Wort nach beendeter Ausführung des ersten Wortes des Paares ausgeführt, und es werden Speicheradressen-Steuersignale zur Gewinnung eines nächstfolgenden Befehls während der Ausführung des zweiten Wortes des Paares erzeugt.
009820/ 1 57n
BADORfGlNAl.
Wenn das zweite Wort eines Paares ein "NO-OP"-Befehl ist, werden die notwendigen Speicheradressen-Steuersignale zur Gewinnung eines nächsten Befehlswortes aus dem Speicher während der Ausführung des ersten Befehlswortes des Paares erzeugt, und der neu gewonnene Befehl wird nach beendeter Ausführung des ersten Befehls ohne Ausführung des zweiten Wortes des Paares ausgeführt.
Erfindungsgemäss wird das zweite Wort eines Paares von Befehlsworten während der Ausführung des ersten Wortes decodiert, und unter gewissen Bedingungen wird ein nächstes Befehlswort ohne Ausführung des zweiten Wortes eines Befehlswortpaares ausgeführt. .Erfindungsgemäss unterbleibt also die Ausführung von Befehlen, die zu keiner sinnvollen Arbeit führen.
Cf
Bei dem Ausführungsbeispiel der Erfindung ist eine Rechneranlage vorgesehen, die sowohl Befehle voller als auch halber Wortlänge benutzt. Die Befehle sind in einer Speicheranordnung enthalten, die eine Vielzahl von Speicheradressenplätzen enthält. Jeder Speicheradressenplatz umfasst 24 Bits und speichert entweder einen Befehl mit der vollen Wortlänge von 24 Bits oder zwei Befehle mit der halben Wortlänge von 12 Bits. Bei der Speicherung gilt die Beschränkung, dass jedem Befehl der vollen Wortlänge individuell ein Speicheradressenplatz zugeordnet sein muss.
0098 2 0/1570
Alle Speicherräume mit der halben Wortlänge, die aufgrund dieser Beschränkung unbenutzt bleiben, werden mit "NO-OP"-Halbwort-Blindbefehlen aufgefüllt.
Die in Fig. 1 gezeigte Anlage enthält eine Speicheranordnung 120, einen zentralen Verarbeiter 110 und eine periphere Einheit 130. Der zentrale Verarbeiter 110 besitzt eine Einrichtung zur Erzeugung von Speicheradressen-Steuersignalen, die einen bestimmten Speicheradressenplatz definierende Adresseninformationen enthalten. Die Speicheradresse befindet sich innerhalb des zentralen Verarbeiters 110 im Speicheradressenregister 116 und wird zur Speicheranordnung 120 über das symbolische UND-Gatter G4 unter Steuerung von Signalen übertragen, die von der Gattersteuerschaltung 115 auf die Steuerleitung 121 gegeben werden. Die Speicheranordnung 120 liefert aufgrund der Speicheradressen-Steuersignale den Inhalt des durch die Adresse definierten Speicherplatzes über die Leitergruppen 101 und 102 an den zentralen Verarbeiter. Die auf jeder der Leitergruppen 101 und 102 erscheinende Information stellt entweder eine Hälfte eines Befehls der vollen Wortlänge oder einen vollständigen Befehl der halben Wortlänge dar. Die Information auf den Leitergruppen 101 und 102 wird dem Befehlsregister 111 über UND-Gatter Gl bzw. G3 unter Steuerung von Signalen zugeführt, die in der Gattersteuerschaltung 115 erzeugt und auf die Steuerleitungen 118 gegeben werden.
009820/1-570
Wenn es sich bei dem Wort mit 24 Bits im Befehlsregister 111 um einen Befehl der vollen Wortlänge handelt, so wird der Befehl im primären Decodierer 112 decodiert. Aus gangs signale des primären Decodierers 112 werden in der Gattersteuerschaltung 115 mit Ausgangs-Signalen der Taktschaltung 114 zur Erzeugung einer Vielzahl von Steuerimpulsen auf den Ausgangsleitungen der Gattersteuerschaltung 115 kombiniert. Diese Steuerimpulse werden überall im zentralen Verarbeiter 110 zur Durchführung der durch den Befehl angegebenen Funktionen und zur wahlweisen Erzeugung und Übertragung von Speicheradressen-Steuersignalen benutzt. Während der Ausführung des Befehls der vollen Wortlänge mit 24 Bits erzeugt die Gattersteuerschaltung 115 einen Impuls auf der Steuerleitung 121, die das UND-Gatter G4 zur Übertragung einer neuen Adresse aus dem Speicheradressenregister 11(5 an die Speicheranordnung 120 veranlasst, um einen nächsten Befehl oder ein nächstes Befehlspaar zu gewinnen. In dem Speicheradressenregister llü kann eine neue Adresse durch Weiterschalten des augenblicklichen Inhaltes oder durch Zuführung einer neuen Adresse über die Gattersammelleitung 117 gebildet werden. Nach beendeter Ausführung des Befehls mit 24 Bits erzeugt d.e Gattersteuerschaltung 115 einen Impuls auf der Steuerleitung 118, der die Speicherantwort über die UND-Gatter Gl und G3 in das Befehlsregister 111 führt.
0 0 9 8 2 Q / 1 5
;<ßAD
Für den Fall, dass das im Befehlsregister 111 gespeicherte Wort mit 24 Bits ein Paar von Befehlen der halben Wortlänge mit je 12 Bits umfasst, werden beide Befehle gleichzeitig decodiert. Das erste Befehlswort des Befehlswortpaares ist in der linken Hälfte des Befehlsregisters 111 gespeichert und wird im primären Decodierer 112 decodiert. Das zweite Befehlswort des Befehlswortpaares ist in der rechten Hälfte gespeichert und wird im sekundären Decodierer 113 decodiert. Ausgangssignale des primären Decodierers 112 werden in der Gattersteuerschaltung 115 zur Erzeugung der für die Ausführung des ersten Befehls erforderlichen Steuerimpulse benutzt. Wenn die Aus gangs signale des sekundären Decodierers 113 nicht anzeigen, dass der zweite Befehl ein"NO-OP"-Befehl ist, erzeugt die Gattersteuerschaltung 115 bei beendeter Ausführung des ersten Befehls einen Impuls auf der Steuerleitung 119, um den zweiten Befehl aus der rechten Hälfte über ein UND-Gatter G2 in die linke Hälfte des Befehlsregisters 111 zu bringen. Danach wird der zweite Befehl im primären Decodierer 112 decodiert, und die zur Ausführung des zweiten Befehls erforderlichen Steuerimpulse werden in der Gattersteuerschaltung 115 erzeugt. Während der Ausführung des zweiten Befehls wird zur Übertragung einer neuen Adresse an den Speicher ein Impuls auf der Steuerleitung 121 erzeugt. Die entsprechende Speicherantwort mit 24 Bits wird bei beendeter Ausführung des zweiten Befehls unter Steuerung eines Impulses auf der
0 0 9 8 2 0/1570
Leitung 118 in das Befehlsregister 111 geführt.
Wenn der sekundäre Decodierer 113 ein Ausgangssignal erzeugt, das angibt, dass der zweite Befehl ein "NO-OP11-Befehl ist, so wird die Steuerleitung 121 während der Ausführung des ersten Befehls erregt und eine neue Adresse zum Speicher übertragen. Ausserdem wird die Steuerleitung 118 bei beendeter Ausführung des ersten Befehls erregt, um die Speicherantwort in das Befehlsregister 111 zu führen, und zwar ohne den "NO-OP1 '-Befehl aus der rechten Hälfte des Registers in die linke Hälfte zu übertragen.
In Fig. 2 ist die Gatter Steuer schaltung 115 zur Erzeugung von Steuerimpulsen auf den drei Steuerleitungen 118, 119 und 121 gezeigt, die die Übertragung von Speicheradressen-Steuersignalen, den Empfang von Befehlen aus dem Speicher und die Verschiebung eines Befehls aus der rechten Hälfte des Befehlsregisters 111 zur linken Hälfte steuern.
Zur Erzeugungder richtigen Steuerimpulse auf den vorgenannten Steuerleitungen werden Ausgangs signale der Taktschaltung 114 und des primären Decodierers 112 sowie des sekundären Decodierers 113 in der Gatter steuerschaltung 115 logisch verknüpft. Spezielle Ausführungsbeispiele der Taktschaltung 114, des primären Decodierers 112 und
00 982 0/157 0
des sekundären Decodierers 113 sind in der Zeichnung nicht dargestellt, da solche Schaltungen bekannt sind. Nur derjenige Teil der Gattersteuerschaltung 115, der für die praktische Verwirklichung der Erfindung eine besondere Rolle spielt, ist in Fig. 2 gezeigt und wird hier beschrieben. Der Maschinenzyklus des zentralen Verarbeiters 110, der als diejenige Zeit definiert ist, die zur Ausführung eines einzelnen Befehls erforderlich ist, ist in zehn gleich lange Zeitabschnitte TO bis T9 gemäss Fig. 3 unterteilt. Die von der Taktschaltung 114 erzeugte Gruppe von Ausgangssignalen umfasst die Taktsignale TO,
h Tl, T2 usw. mit je der Dauer von einem Zentel des Maschinenzyklus , die in der Gattersteuerschaltung 115 benutzt werden. Der primäre Decodierer 112 erzeugt ein Ausgangssignal auf der Leitung FW, wenn der Befehl im Befehlsregister 111 gemäss dem Operationscode des Befehls ein solcher mit der vollen Wortlänge ist. Der sekundäre Decodierer 113 decodiert die in demjenigen Teil des Befehlsregisters gespeicherte Information, der dem Operationscode des rechten Halbwortes zugeordnet ist, wenn zwei Befehle der halben Wortlänge im Befehlsregister 111 gespeichert sind, und erzeugt ein Aus gangs signal auf der Leitung NOP, wenn der Operationscode des "NO-OP"-Befehls sich in dem decodierten Teil des Registerinhaltes befindet.
In Fig. 2 sind ausserdem das NWC-Flipflop 201 und das RHW-Flipflop
009820/ 1 570
ORIGiNAI. INSPECTED
195 3 36 A
gezeigt. Dabei handelt es sich um bistabile Speicherelemente, die allgemein als R-S-Flipflops bezeichnet werden. Ein Signal ausreichender Amplitude am R-Eingangsanschluss veranlasst das Flipflop, in den O-Zustand zu gehen oder in diesem Zustand zu verbleiben, wenn es sich vor dem Auftreten des Signals darin befunden hat. Ein Signal ausreichender Amplitude am S-Eingangsanschluss veranlasst das Flipflop, in den 1-Zustand zu gehen oder in diesem zu verbleiben.
Nimmt man an, dass ein neues Befehlswort zum Zeitpunkt TO in das Register gegeben wird, so kann nur eine von drei möglichen Bedingungen auftreten, nämlich: (1) das Befehlsregister 111 enthält einen Befehl der vollen Wortlänge; (2) das Befehlsregister 111 enthält zwei Befehle der halben Wortlänge, wobei das rechte Wrort der 11NO-OP11-Befehl ist; (3) das Befehlsregister 111 enthält zwei Befehle der halben Wortlänge, wobei das rechte Wort kein "NO-OP"-Befehl ist.
Fig 4 zeigt die Erregung der Decodierer-Ausgangsleitungen FW und NOP, den Zustand der NWC- und RHW-Flipflops 201 und 202 sowie die Erregung der Steuerleitungen 118, 119 und 121 in einem relativen ZeitmaiJstab für jede der drei oben genannten Bedingungen. Wie in Fig. dargestellt, ist die Taktleitung Tl an den R-Eingangsanschluss des NWC-Flipflops 201 angeschaltet. Ein Taktsignal auf der Leitung Tl
0 0 9 8 2 0 / 1 5 7 ~
, ,.....- , SADOBtGtNAL
stellt das NWC-Flipflop 201 zum Zeitpunkt Tl jedes Maschinenzyklus zurück. Das NWC-Flipflop 201 wird zum Zeitpunkt T2 in den .1-Zustandeingestellt, wenn der Ausgang des QDER-Gatters G21 erregt ist, und zwar durch Kombinieren der Signale auf der Leitung T2 und am Ausgang des ODER-Gatters G21 im UND-Gatter G22. Der Ausgang des ODER-Gatters G21 ist erregt, wenn einer der Decodiererausgänge FW oder NOP aktiv ist oder wenn das RHW-Flipflop 202 eingestellt ist.
Wenn das Befehlsregister 111 einen Befehl der vollen Wortlänge enthält, ist die Leitung FW erregt, und das NWC-Flipflop 201 wird zum Zeitpunkt T2 des für die Ausführung des Befehls der vollen Wortlänge zugeordneten Zeitzyklus eingestellt. Wenn das Befehlsregister 111 ein Befehlspaar der halben Wortlänge enthält und das rechte Wort ein "NO-OP"-Befehl ist, ist der Decodiererausgang NOP erregt, und das NWC-Flipflop 201 wird zum Zeitpunkt T2 des zur Ausführung des ersten Befehls des Paares zugeordneten Zeitzyklus eingestellt. Wenn das Befehlsregister 111 ein Befehlspaar der halben Wortlänge enthält und das rechte Wort kein "NO-OP"-Befehl ist, so wird das RHW-Flipflop 202 eingestellt, wenn der zweite Befehl des Paares von der rechten Seite des Befehlsregisters 111 zur linken Seite aufgrund eines Steuersignals auf der Leitung 119 übertragen wird. Nachfolgend wird das
0 0 9 8 2 0/1570
SAO ORIGINAL
NWC-Flipflop 201 zum Zeitpunkt T2 des für die Ausführung des zweiten Befehls des Paares zugeordneten Zeitzyklus als Folge davon eingestellt, dass sich das RHW-Flipflop 202 im eingestellten Zustand befindet.
Wenn das NWC-Flipflop 201 zum Zeitpunkt T2 eingestellt ist, wird die Steuer leitung 121 zum unmittelbar folgenden Zeitpunkt T3 über das UND-Gatter G23 erregt, um eine neue Adresse zum Speicher zu übertragen, und die Steuerleitung 118 wird zum Zeitpunkt TO des unmittel-' bar folgenden Zeitzyklus über das UND-Gatter G24 erregt, um die Speicherantwort in das Befehlsregister 111 zu übertragen. Wenn das NWC-. Flipflop 201 zurückgestellt ist, so wird die Steuerleitung 119 zum Zeitpunkt TO erregt, um den Inhalt der rechten Seite des Befehlsregisters 11Ϊ zur linken Seite zu führen. Die Vorgänge, die nach Einstellung des NWC-Flipflops 201 auftreten, sind also unabhängig davon, welche Leitung (d.h., FW, NOP oder RHW-I) zur Betätigung des ODER-Gatters G21 erregt war.
Zusammengefasst wird, wenn das aus dem Speicher gelesene und im Befehlsregister 111 gespeicherte Wort einen Befehl der vollen Wortlänge oder zwei Befehle der halben Wortlänge enthält und das rechte Halbwort der "NO-OP"-Befehl ist, die Steuerleitung 121 während T3
0098 20/157 0
195336A
des ersten Zyklus nach Empfang des Speicherwortes erregt, und die Steuerleiturig 118 wird während TO des unmittelbar folgenden Maschinenzyklus betätigt. Wenn das aus dem Wort gelesene Speicher zwei Befehle der halben Wortlänge umfasst, und das rechte Halbwort nicht der "NO-OP"-Befehl ist, so wird die Leitung 119 zum Zeitpunkt TO nach beendeter Ausführung des ersten Befehls des Paares erregt, die Leitung 121 wird während T3 des für die Ausführung des zweiten Befehls des Paares zugeordneten Zyklus erregt und die Leitung 118 wird während TO des nächsten Zyklus erregt.
00 9820/1570

Claims (3)

  1. Pa t e η t a η s ρ r ü c h e
    \-\y Datenverarbeitungsanordnung mit einer Speicheranordnung für Befehlswortfolgen, die eine^V-ielzahl von Adressenplätzen enthält, von denen gewisse ein Befehlswortpaar speichern, mit einem Verarbeiter, der einen Decodierer zur Decodierung des ersten und zweiten Befehlswortes eines Befehlswortpaares enthält, und mit einer Adressiereinrichtung zur wahlweisen Gewinnung des Inhaltes eines beliebigen Adressenplatzes der Speicheranordnung für den Verarbeiter,
    dadurch gekennzeichnet, dass der Verarbeiter (111,112,113, 114,115) eine Gattersteuerschaltung (115) aufweist, die, wenn der Decodierer (112, 113) beim Decodieren des zweiten Befehlswortes eines Befehlswortpaares ein Ausgangssignal abgibt, unter Ansprechen auf dieses Ausgangssignal die Adressiereinrichtung (116) veranlasst, ohne Ausführung des zweiten Befehlswortes das nächste Befehlswort aus der Speicheranordnung (120) zu gewinnen. .
  2. 2. Datenverarbeitungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Gattersteuerschaltung (115) in Abwesenheit eines Ausgangssignals vom Decodierer (112, 113) bei der Decodierung des
    0-9 8 2 0-/ 1 5"? ^ .
    ORIGINAL INSPECTeD
    zweiten Befehlswortes normalerweise die Ausführung des.zweiten Befehlswortes einleitet und bei Vorhandensein eines Ausgangssignals vom Decodierer (112, 113) bei der Decodierung des zweiten Befehlswortes die Adressiereinrichtung (1-16) veranlasst, das nächste Befehlswort aus der Speicheranordnung (120) ohne Ausführung des zweiten Befehlswortes zu gewinnen.
  3. 3. Datenverarbeitungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass der Verarbeiter (111, 112, 113, 114, 115) eine Quelle (114) für Taktsignale aufweist, die Ausführungs-Zeitzyklen und Zeitabschnitte innerhalb der Zeitzyklen definieren, und dass die Gattersteuerschaltung (115) eine bistabile Einrichtung (201) enthält, die aufgrund von Signalen des Decodierers (112, 113) und der Taktsignalquelle (.114) in ihren ersten stabilen Zustand geht, sowie Gatterschaltungen (G23, G24, G25), die unter gemeinsamer Steuerung der bistabilen Einrichtung (201) und der Takt signalquelle (114) die Ausführung des zweiten Befehlswortes einleitet, wenn die bistabile Einrichtung (201) sich in ihrem zweiten stabilen Zustand befindet, und die Adressiereinrichtung (116) veranlasst, das nächste Befehlswort aus der Speicheranordnung (120) ohne Ausführung des zweiten Befehle zu gewinnen, wenn die bistabile Einrichtung (201) sich in ihrem ersten stabilen Zustand befindet.
    0 0 9 8 2 07 1 5 "> G
DE19691953364 1968-10-25 1969-10-23 Datenverarbeitungsanordnung Withdrawn DE1953364B2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US77071868A 1968-10-25 1968-10-25

Publications (2)

Publication Number Publication Date
DE1953364A1 true DE1953364A1 (de) 1970-05-14
DE1953364B2 DE1953364B2 (de) 1971-04-29

Family

ID=25089461

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19691953364 Withdrawn DE1953364B2 (de) 1968-10-25 1969-10-23 Datenverarbeitungsanordnung

Country Status (7)

Country Link
US (1) US3566366A (de)
JP (1) JPS5031779B1 (de)
BE (1) BE740698A (de)
DE (1) DE1953364B2 (de)
FR (1) FR2021587A1 (de)
GB (1) GB1279837A (de)
NL (2) NL149925B (de)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4896260A (en) * 1970-12-28 1990-01-23 Hyatt Gilbert P Data processor having integrated circuit memory refresh
US4825364A (en) * 1970-12-28 1989-04-25 Hyatt Gilbert P Monolithic data processor with memory refresh
US5410621A (en) * 1970-12-28 1995-04-25 Hyatt; Gilbert P. Image processing system having a sampled filter
US3735354A (en) * 1972-04-07 1973-05-22 Sperry Rand Corp Multiplexed memory request interface
US4325118A (en) 1980-03-03 1982-04-13 Western Digital Corporation Instruction fetch circuitry for computers
USRE32502E (en) * 1983-03-10 1987-09-15 Amp Incorporated Grounding mating hardware
JPH0743648B2 (ja) * 1985-11-15 1995-05-15 株式会社日立製作所 情報処理装置
US5249273A (en) * 1989-01-17 1993-09-28 Fujitsu Limited Microprocessor having a variable length instruction format
KR0163179B1 (ko) * 1989-03-31 1999-01-15 미다 가쓰시게 데이타 프로세서
KR100199073B1 (ko) * 1989-10-13 1999-06-15 윌리엄 비. 켐플러 동기 벡터 프로세서 내의 신호 파이프라이닝
US5594908A (en) * 1989-12-27 1997-01-14 Hyatt; Gilbert P. Computer system having a serial keyboard, a serial display, and a dynamic memory with memory refresh
JP2834289B2 (ja) * 1990-07-20 1998-12-09 株式会社日立製作所 マイクロプロセッサ
EP1050796A1 (de) 1999-05-03 2000-11-08 STMicroelectronics S.A. Dekodierungseinheit und Dekodierungsmethode
US8190830B2 (en) * 2005-12-23 2012-05-29 Intel Corporation Method, apparatus, and systems to support execution pipelining in a memory controller

Also Published As

Publication number Publication date
FR2021587A1 (de) 1970-07-24
US3566366A (en) 1971-02-23
GB1279837A (en) 1972-06-28
DE1953364B2 (de) 1971-04-29
NL149925C (de) 1976-06-15
NL6916079A (de) 1970-04-28
BE740698A (de) 1970-04-01
JPS5031779B1 (de) 1975-10-15
NL149925B (nl) 1976-06-15

Similar Documents

Publication Publication Date Title
DE2456578C2 (de) Datenverarbeitungsanlage
DE68917317T2 (de) Befehlsausgabesteuerung mit vorausschau für einen rechner.
DE2230119C2 (de) Einrichtung zur elektronischen Überwachung des Auftretens von Ereignissen innerhalb bestimmter Zeitabschnitte
DE2953861C2 (de)
DE1953364A1 (de) Wahlausfuehrungsschaltung fuer programmgesteuerte Datenverarbeiter
DE1275800B (de) Steuerwerk fuer datenverarbeitende Maschinen
DE2318069A1 (de) Rechnersteuersystem unter verwendung von mikroprogrammierung und statisch/dynamischer erweiterung von steuerfunktionen mittels festverdrahteter logischer matrix
DE2928488A1 (de) Speicher-subsystem
DE1474062B2 (de) Datenverarbeitungsanlage mit einer anzahl von pufferspeichern
DE2813080A1 (de) Einrichtung zur speicheradressierung
DE19526008A1 (de) Vertikal partitionierter, primärer Befehls-Cache-Speicher
DE1200578B (de) Datenverarbeitungssystem
DE1179027B (de) Speicherprogrammierte digitale Rechenanlage
DE2918357C2 (de) Speicherdaten-Puffer-Steuereinrichtung
DE1237812B (de) Datenverarbeitungsgeraet mit mehreren Speichern
DE1499191B2 (de) Elektronische einrichtung fuer eine datenverarbeitungsanlage
DE1180171B (de) Zahlenrechner
DE2609698C2 (de) Elektronischer Rechner
DE1774421B1 (de) Mehrprogramm datenverarbeitungsanlage
DE1193279B (de) Elektronen-Ziffernrechner mit eingespeichertem Programm
DE2710436A1 (de) Datenverarbeitungseinrichtung
DE3435741C2 (de)
DE1953364C (de) Datenverarbeitungsanordnung
DE1524133B1 (de) Von einem Rechner gesteuerter Puffer
DE3123379C2 (de)

Legal Events

Date Code Title Description
E77 Valid patent as to the heymanns-index 1977
EHJ Ceased/non-payment of the annual fee