JPS5913118B2 - 付加的リセット能力および非機能テスト能力を有するｊ−ｋ型マスタ−／スレ−ブレジスタ - Google Patents
付加的リセット能力および非機能テスト能力を有するｊ−ｋ型マスタ−／スレ−ブレジスタInfo
- Publication number
- JPS5913118B2 JPS5913118B2 JP53152970A JP15297078A JPS5913118B2 JP S5913118 B2 JPS5913118 B2 JP S5913118B2 JP 53152970 A JP53152970 A JP 53152970A JP 15297078 A JP15297078 A JP 15297078A JP S5913118 B2 JPS5913118 B2 JP S5913118B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- output
- input
- gate
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
この発明は、電子的データ処理装置用の電子論理回路に
関し、特に、高密度集積回路における弱飽和電流モード
論理（ＣＭＬ）を用いた論理回路に関する。
関し、特に、高密度集積回路における弱飽和電流モード
論理（ＣＭＬ）を用いた論理回路に関する。
デジタル電子回路の発展において、多くの異なつた論理
ファミリ−型式がスイッチング時間及びデジタル処理装
置のスループットの向上のために開発された。
ファミリ−型式がスイッチング時間及びデジタル処理装
置のスループットの向上のために開発された。
これらのファミリ−は、例えばダイオート−トランジス
タ論理、抵抗・トランジスタ論理及びトランジスタ・ト
ランジスタ論理（Ｔ２Ｌ）等であるが、デジタル設計発
展のふみ石である。現在では、電流モード論理（ＣＭＬ
）が製造コストと機能性能との間の最高の経済的トレー
ドオフを実現している。ＣＭＬファミリ−の第１世代に
続く発展は、本発明もその一部であるが、消費電力、ス
イッチング速、度、ゲート効力（ｌｎｔｅｎｓｉｔｙ）
及び集積規模に関する改良であつた。ＣＭＬ回路の第２
世代の発達は、データ処理装置の性能を高め、同時に価
格対性能比を良くした。このＣＭＬ装置の第２世代が最
大のスループットの向上の可能性を実現するためには、
設計者のために、この様な回路の広範囲な選択の可能性
が必要である。
タ論理、抵抗・トランジスタ論理及びトランジスタ・ト
ランジスタ論理（Ｔ２Ｌ）等であるが、デジタル設計発
展のふみ石である。現在では、電流モード論理（ＣＭＬ
）が製造コストと機能性能との間の最高の経済的トレー
ドオフを実現している。ＣＭＬファミリ−の第１世代に
続く発展は、本発明もその一部であるが、消費電力、ス
イッチング速、度、ゲート効力（ｌｎｔｅｎｓｉｔｙ）
及び集積規模に関する改良であつた。ＣＭＬ回路の第２
世代の発達は、データ処理装置の性能を高め、同時に価
格対性能比を良くした。このＣＭＬ装置の第２世代が最
大のスループットの向上の可能性を実現するためには、
設計者のために、この様な回路の広範囲な選択の可能性
が必要である。
本発明によるバッファ出力を有する５ビットＪＫマスタ
ー／スレーブ・エツジトリガ・フリツプフロツプ・レジ
スタは、同期りセツト機能を有するＪ−Ｋフリツプ・フ
ロツプ機能と、各ビツト間にインバータを有する５ビツ
ト直列シフト・レジスタを構成可能な機能とを与えるよ
うに構成された種々のＣＭＬ回路を含んでいる。
ー／スレーブ・エツジトリガ・フリツプフロツプ・レジ
スタは、同期りセツト機能を有するＪ−Ｋフリツプ・フ
ロツプ機能と、各ビツト間にインバータを有する５ビツ
ト直列シフト・レジスタを構成可能な機能とを与えるよ
うに構成された種々のＣＭＬ回路を含んでいる。
直列シフト能力は個々のレジスタと一般のデータ処理装
置のテスト機能を増すために設計された。この反転シフ
トレジスタに用いた技術は非機能テスト（ＮＦＴ）とし
て知られている。このＪ−Ｋレジスタはクロツクの下降
縁（負論理規定を用いて、クロツクパルスが論理「０」
から論理「１」に行く）において、各Ｊ−Ｋフリツプフ
ロツプがストローブされ、４個のＪ−Ｋ入力の状態に従
つた出力信号が発生され、又は、全ての出力はゼロにり
セツトされ、又は、各Ｊ−Ｋフリツプフロツプの各出力
段は反転シフトレジスタとして相互に結合される。
置のテスト機能を増すために設計された。この反転シフ
トレジスタに用いた技術は非機能テスト（ＮＦＴ）とし
て知られている。このＪ−Ｋレジスタはクロツクの下降
縁（負論理規定を用いて、クロツクパルスが論理「０」
から論理「１」に行く）において、各Ｊ−Ｋフリツプフ
ロツプがストローブされ、４個のＪ−Ｋ入力の状態に従
つた出力信号が発生され、又は、全ての出力はゼロにり
セツトされ、又は、各Ｊ−Ｋフリツプフロツプの各出力
段は反転シフトレジスタとして相互に結合される。
各Ｊ−Ｋフリツプフロツプは入力部と、それに続くマス
ター／スレーブラツチと、バツフア出力とを具備する。
制御部は入力部をして通常のＪ−Ｋ動作、レジスタのり
セツト、又はレジスタの非機能テストのどれかをさせる
よう条件付ける信号を発生する。クロツクが禁止されず
、論理ゼロ状態の時、スレーブラツチ内のデータは保持
され、マスターラツチがデータを受入れる。クロツクの
下降縁において、マスターラツチ内のデータは保持され
、バツフア出力に接続されたスプレーラツチへ送られる
。クロツクが論理「１］状態の間、マスターラツチの出
力はスレーブラツチをしてクロツクが論理「Ｏ」に再び
もどる時のように予め条件付け、マスターラツチは新し
いデータを受け入れ、以前にマスターラツチに記憶され
たデータはスレーブラツチ内に保持される。本発明は、
混合モード動作で作動する。
ター／スレーブラツチと、バツフア出力とを具備する。
制御部は入力部をして通常のＪ−Ｋ動作、レジスタのり
セツト、又はレジスタの非機能テストのどれかをさせる
よう条件付ける信号を発生する。クロツクが禁止されず
、論理ゼロ状態の時、スレーブラツチ内のデータは保持
され、マスターラツチがデータを受入れる。クロツクの
下降縁において、マスターラツチ内のデータは保持され
、バツフア出力に接続されたスプレーラツチへ送られる
。クロツクが論理「１］状態の間、マスターラツチの出
力はスレーブラツチをしてクロツクが論理「Ｏ」に再び
もどる時のように予め条件付け、マスターラツチは新し
いデータを受け入れ、以前にマスターラツチに記憶され
たデータはスレーブラツチ内に保持される。本発明は、
混合モード動作で作動する。
即ち、入力及び出力信号は、論理「０」から論理「１」
へそして逆に行く時に０．５ＤＣ振れ、しかるにこの信
号は、１度回路の入力部でバツフアされると信号スイツ
チ特性の向上のため差動モードで使われる。この性能の
向上は差動モードにおけるスイツチングが、わずか０．
２５ＶＤＣの電圧変化によつて生ずることによつて可能
となる。このＤｕ／Ｄｔの減少はスイツチング特性の向
上のために与えられた内部回路通信のために必要で、一
方同時に同様の雑音耐性の維持が通常人力及び出力信号
の０．５ＶＤＣの振幅によつて与えられる。この結果は
、たとえ入力信号が論理「Ｏ」から論理［１］へ又は逆
に行く時０，５ＶＤＣ変化するとしても可能で、これら
の信号を受け取る回路上の内部基準は、スイツチングト
ランジスタのベース電圧の差が常にほぼ０．２６ＶＤＣ
であるように論理ゼロ状態より低い−０，２６ＶＤＣレ
ベルにセツトされる。本発明において、この０．２６Ｄ
Ｃの差は基準の使用の除去及び内部論理回路の差電圧出
力の供給によつて維持される。従つて本発明の１目的は
バツフア出力を有する５ビツト・マスター／スレーブ・
エツジトリガ・Ｊ−Ｋフリツプフロツプ・レジスタを提
供することにある。
へそして逆に行く時に０．５ＤＣ振れ、しかるにこの信
号は、１度回路の入力部でバツフアされると信号スイツ
チ特性の向上のため差動モードで使われる。この性能の
向上は差動モードにおけるスイツチングが、わずか０．
２５ＶＤＣの電圧変化によつて生ずることによつて可能
となる。このＤｕ／Ｄｔの減少はスイツチング特性の向
上のために与えられた内部回路通信のために必要で、一
方同時に同様の雑音耐性の維持が通常人力及び出力信号
の０．５ＶＤＣの振幅によつて与えられる。この結果は
、たとえ入力信号が論理「Ｏ」から論理［１］へ又は逆
に行く時０，５ＶＤＣ変化するとしても可能で、これら
の信号を受け取る回路上の内部基準は、スイツチングト
ランジスタのベース電圧の差が常にほぼ０．２６ＶＤＣ
であるように論理ゼロ状態より低い−０，２６ＶＤＣレ
ベルにセツトされる。本発明において、この０．２６Ｄ
Ｃの差は基準の使用の除去及び内部論理回路の差電圧出
力の供給によつて維持される。従つて本発明の１目的は
バツフア出力を有する５ビツト・マスター／スレーブ・
エツジトリガ・Ｊ−Ｋフリツプフロツプ・レジスタを提
供することにある。
本発明の他の目的は、５ビツトＪ−Ｋフリツプフロツプ
をＣＭＬによつて実現することにある。
をＣＭＬによつて実現することにある。
本発明の更に他の目的は、差動モードの内部回路出力を
用いることによつて他の回路変数の劣化なしに最大のス
イツチング特性を得ることにある。本発明のもう１つの
目的は、Ｊ−Ｋフリツプフロツプ・レジスタの非機能テ
ストを実現することにある。以下図面を参照して本発明
について更に詳細に説明する。
用いることによつて他の回路変数の劣化なしに最大のス
イツチング特性を得ることにある。本発明のもう１つの
目的は、Ｊ−Ｋフリツプフロツプ・レジスタの非機能テ
ストを実現することにある。以下図面を参照して本発明
について更に詳細に説明する。
以下の実施例の説明を読むに当つて、本発明においては
、負論理規定を用いること、即ち論理「Ｏ」が論理「１
］より正のＤＣ電圧で表わされることに注意されたい。
、負論理規定を用いること、即ち論理「Ｏ」が論理「１
］より正のＤＣ電圧で表わされることに注意されたい。
本発明においては混合型回路を用いることにも注意され
たい。Ｊ−Ｋレジスタの全ての入出力は、論理「Ｏ」と
して０．０ＤＣを、論理「１」として−０．５ＶＤＣを
用い、しかるに多くの内部回路は論理「１」又は論理「
０」が０．２５ＤＣの２つの入力又は出力間の差によつ
て表わされ、その差屯圧の極性が論理「Ｏ」又は論理「
１」が信号源から送られたかどうかを示す差動モードが
用いられる。この事を念頭において、第２図乃至第１６
図を参照すると、それらは第１図の全体的Ｊ−Ｋレジス
タの理解を容易にするために説明される基本的構成部分
の図である。第２Ａ図及び第２Ｂ図のエミアタフオロア
は、回路出力のバツフアと同時に約０．８ＶＤＣの電圧
変換を行う。
たい。Ｊ−Ｋレジスタの全ての入出力は、論理「Ｏ」と
して０．０ＤＣを、論理「１」として−０．５ＶＤＣを
用い、しかるに多くの内部回路は論理「１」又は論理「
０」が０．２５ＤＣの２つの入力又は出力間の差によつ
て表わされ、その差屯圧の極性が論理「Ｏ」又は論理「
１」が信号源から送られたかどうかを示す差動モードが
用いられる。この事を念頭において、第２図乃至第１６
図を参照すると、それらは第１図の全体的Ｊ−Ｋレジス
タの理解を容易にするために説明される基本的構成部分
の図である。第２Ａ図及び第２Ｂ図のエミアタフオロア
は、回路出力のバツフアと同時に約０．８ＶＤＣの電圧
変換を行う。
エミツタフオロアから得られる付加的利点は多くのエミ
ツタフオロアの共通の出力がワイアＡＮＤ可能で、それ
によつて付加的論理回路の必要を除去することである。
動作において、Ａ点への論理「０」入力はトランジスタ
Ｑ１を強くターンオフさせ、ＥＥからＲ１を介してグラ
ンドへの電流経路を作る。Ｂ点での出力電圧はそこの論
理［０」として約−０．８ＶＤＣになる。Ａ点への論理
「１」入力はＢに−１．３ＶＤＣの出力電圧を発生させ
、Ｑ１はベース駆動の減少に伴つて大きな抵抗を示す。
第３Ａ図及び第３Ｂ図は差動的に駆動されない典型的低
位レベルゲートを示す。入力Ａはエミツタフオロアの出
力から．駆動され、そこにおいて論理「Ｏ」は−０．８
ＤＣで、論理「１」は−１，３ＤＣで表わされる。Ａ入
力が論理「１」の時、ベースを約−１．０５ＶＤＣの基
準電圧で駆動されるトランジスタＱ２はターンオンし、
電流源が出力Ｃに供給される。Ａ入力が論理「０」の時
、トランジスタＱ１は順方向バイアスされ、電流源をＢ
出力へ供給する。１時には２出力の内ただ１つのみが電
流源につながるが、２出力の内の少くとも１つは常に動
作状態である。
ツタフオロアの共通の出力がワイアＡＮＤ可能で、それ
によつて付加的論理回路の必要を除去することである。
動作において、Ａ点への論理「０」入力はトランジスタ
Ｑ１を強くターンオフさせ、ＥＥからＲ１を介してグラ
ンドへの電流経路を作る。Ｂ点での出力電圧はそこの論
理［０」として約−０．８ＶＤＣになる。Ａ点への論理
「１」入力はＢに−１．３ＶＤＣの出力電圧を発生させ
、Ｑ１はベース駆動の減少に伴つて大きな抵抗を示す。
第３Ａ図及び第３Ｂ図は差動的に駆動されない典型的低
位レベルゲートを示す。入力Ａはエミツタフオロアの出
力から．駆動され、そこにおいて論理「Ｏ」は−０．８
ＤＣで、論理「１」は−１，３ＤＣで表わされる。Ａ入
力が論理「１」の時、ベースを約−１．０５ＶＤＣの基
準電圧で駆動されるトランジスタＱ２はターンオンし、
電流源が出力Ｃに供給される。Ａ入力が論理「０」の時
、トランジスタＱ１は順方向バイアスされ、電流源をＢ
出力へ供給する。１時には２出力の内ただ１つのみが電
流源につながるが、２出力の内の少くとも１つは常に動
作状態である。
第４Ａ図及び第４Ｂ図は１入力高位レベルゲートの図で
ある。Ａは単一人力であり、Ｂは第３図の出力から供給
されるような電流源へ接続される。出力Ｃ及びＤは入力
Ａと電流源ＢとのＡＮＤの論理出力である。この場合、
この装置は動作状態の電流源がＢに供給された時にのみ
作動する。Ｂが動作状態でないと、両出力Ｃ及びＤは入
力Ａにかかわらず論理「Ｏ」である。Ｂに動作状態の電
流源が接続された時、出力Ｄは入力Ａが論理「１」の時
論理「１」であり、その時Ｃは論理「Ｏ」となる。Ａが
論理「０］の時、Ｄは論理「Ｏ」でＣは論理「１」とな
る。第５Ａ図及び竿５Ｂ図はトランジスタＱ１及びＱ２
が並列に接続されるのを除いて第４Ａ図及び第４Ｂ図と
同様な２入力高位レベルゲートを示す。
ある。Ａは単一人力であり、Ｂは第３図の出力から供給
されるような電流源へ接続される。出力Ｃ及びＤは入力
Ａと電流源ＢとのＡＮＤの論理出力である。この場合、
この装置は動作状態の電流源がＢに供給された時にのみ
作動する。Ｂが動作状態でないと、両出力Ｃ及びＤは入
力Ａにかかわらず論理「Ｏ」である。Ｂに動作状態の電
流源が接続された時、出力Ｄは入力Ａが論理「１」の時
論理「１」であり、その時Ｃは論理「Ｏ」となる。Ａが
論理「０］の時、Ｄは論理「Ｏ」でＣは論理「１」とな
る。第５Ａ図及び竿５Ｂ図はトランジスタＱ１及びＱ２
が並列に接続されるのを除いて第４Ａ図及び第４Ｂ図と
同様な２入力高位レベルゲートを示す。
この構成はＡＮＤ機能を可能にし、第４Ａ図及び第４Ｂ
図の説明でも注目したように、出力Ｅ及びＤに論理［０
］以外の出力が必要な時は動作状態の電流源が第５図の
点Ｃに供給されねばならない。出力Ｅは、入力Ａ及びＢ
と電流源とのＡＮＤを示し、しかるに、出力Ｄは電流源
Ｃと共にＡ−Ｂの相補機能を示す。第６Ａ図及び第６Ｂ
図は本発明に用いられるマスター／スレーブラツチの構
成を示す。
図の説明でも注目したように、出力Ｅ及びＤに論理［０
］以外の出力が必要な時は動作状態の電流源が第５図の
点Ｃに供給されねばならない。出力Ｅは、入力Ａ及びＢ
と電流源とのＡＮＤを示し、しかるに、出力Ｄは電流源
Ｃと共にＡ−Ｂの相補機能を示す。第６Ａ図及び第６Ｂ
図は本発明に用いられるマスター／スレーブラツチの構
成を示す。
２つの異なる回路の型の動作の詳細な説明は第１３図及
び第１４図の説明によるが、この構成においてこの回路
の型は少し変更されている即ち、通常両差動高位レベル
ゲートは個別の出力抵抗を有するのに対して、第６Ｂ図
においては、抵抗Ｒ１及びＲ２が両方の差動高位レベル
ゲートによつて共有されていることに注意されたい。
び第１４図の説明によるが、この構成においてこの回路
の型は少し変更されている即ち、通常両差動高位レベル
ゲートは個別の出力抵抗を有するのに対して、第６Ｂ図
においては、抵抗Ｒ１及びＲ２が両方の差動高位レベル
ゲートによつて共有されていることに注意されたい。
この変更は、２つの異なるゲートの出力が相互に結線さ
れる時はいつでも必要である。１つの共通抵抗を共有し
ないと、各ゲートの出力抵抗は並列に接続され、適当な
電圧を発生するのに必要な値より小さな実効抵抗値を生
ずる。
れる時はいつでも必要である。１つの共通抵抗を共有し
ないと、各ゲートの出力抵抗は並列に接続され、適当な
電圧を発生するのに必要な値より小さな実効抵抗値を生
ずる。
動作において、ＡとＢとの間の電位差はトランジスタＱ
１又はＱ２の一方を導通させる。Ａの電位がＢの入力よ
り正の時、Ｑ１が導通し、もし入力ＥがＦに関して正な
ら、Ｑ３が導通して電流源がＱｌ，Ｑ３及びＲ１を通し
てＨに負電圧を誘起する。Ｇの電位は、Ｑ２，Ｑ４，Ｑ
５及びＱ６が非導通状態で電流源への経路がないため０
ＶＤＣである。もし、一方ＢがＡより正なら、Ｑ２が導
通しＣを電流源にし、入力Ｇ及びＨの電圧に応じてＱ５
又はＱ６を導通させる。もしＧがＨに関して正なら、Ｑ
５が導通し、そしてＱ６がターンオフし、電流は電流源
からトランジスタＱ２及びＱ５，Ｒｌを流れ、Ｈに負電
圧を生ずる。Ｇは電流がＲ２を流れないので０ＶＤＣの
ままである。回路は、スイツチングがトランジスタＱ１
とＱ２との間で起つた時、ＧとＨに予め印加された電圧
がどちらかがターンオンし得る時までその夫々のトラン
ジスタＱ５及びＱ６のベースに加わり、たとえ事実上ト
ランジスタＱ１がターンオフしＱ２が導通し、又はその
逆の場合、瞬間的トランジエントがあるとしても、Ｑ１
又はＱ２を通して供給される。第７Ａ図及び第７Ｂ図は
３入力ＡＮＤゲートの図であつて、これは、シングルエ
ンデド入力で動作し、論理［０」は０．５ＤＣで論理「
１」を示すのに用いる電位より大きい。
１又はＱ２の一方を導通させる。Ａの電位がＢの入力よ
り正の時、Ｑ１が導通し、もし入力ＥがＦに関して正な
ら、Ｑ３が導通して電流源がＱｌ，Ｑ３及びＲ１を通し
てＨに負電圧を誘起する。Ｇの電位は、Ｑ２，Ｑ４，Ｑ
５及びＱ６が非導通状態で電流源への経路がないため０
ＶＤＣである。もし、一方ＢがＡより正なら、Ｑ２が導
通しＣを電流源にし、入力Ｇ及びＨの電圧に応じてＱ５
又はＱ６を導通させる。もしＧがＨに関して正なら、Ｑ
５が導通し、そしてＱ６がターンオフし、電流は電流源
からトランジスタＱ２及びＱ５，Ｒｌを流れ、Ｈに負電
圧を生ずる。Ｇは電流がＲ２を流れないので０ＶＤＣの
ままである。回路は、スイツチングがトランジスタＱ１
とＱ２との間で起つた時、ＧとＨに予め印加された電圧
がどちらかがターンオンし得る時までその夫々のトラン
ジスタＱ５及びＱ６のベースに加わり、たとえ事実上ト
ランジスタＱ１がターンオフしＱ２が導通し、又はその
逆の場合、瞬間的トランジエントがあるとしても、Ｑ１
又はＱ２を通して供給される。第７Ａ図及び第７Ｂ図は
３入力ＡＮＤゲートの図であつて、これは、シングルエ
ンデド入力で動作し、論理［０」は０．５ＤＣで論理「
１」を示すのに用いる電位より大きい。
第７図Ｂ図に示した様に、Ａ，Ｂ又はＣにおける論理「
Ｏ」入力は、トランジスタＱｌ，Ｑ２又はＱ３のどれか
を導通させ、電流源からそのトランジスタ及びＲ１を通
リグランド−の電流通路を与え、Ｄに論理「１」出力を
与える。論理「Ｏ」を示すのに用いる電圧より低い電位
を与えられたベースを有するトランジスタＱ４は非導通
でＥには論理「０」出力が生ずる。入力Ａ，Ｂ及びＣが
論理［１」の時、トランジスタＱｌ，Ｑ２及びＱ３はど
れも導通せず、その時トランジスタＱ１乃至Ｑ３のベー
スより正のベース屯位のＱ４は導通し、Ｄには論理「Ｏ
」出力が、Ｅには論理「１」出力が生ずる。第８Ａ図及
び第８Ｂ図は真相補ゲートを表し、これは、信号Ａのバ
ツフアであるとともに、その相補出力を与えるよう動作
する。
Ｏ」入力は、トランジスタＱｌ，Ｑ２又はＱ３のどれか
を導通させ、電流源からそのトランジスタ及びＲ１を通
リグランド−の電流通路を与え、Ｄに論理「１」出力を
与える。論理「Ｏ」を示すのに用いる電圧より低い電位
を与えられたベースを有するトランジスタＱ４は非導通
でＥには論理「０」出力が生ずる。入力Ａ，Ｂ及びＣが
論理［１」の時、トランジスタＱｌ，Ｑ２及びＱ３はど
れも導通せず、その時トランジスタＱ１乃至Ｑ３のベー
スより正のベース屯位のＱ４は導通し、Ｄには論理「Ｏ
」出力が、Ｅには論理「１」出力が生ずる。第８Ａ図及
び第８Ｂ図は真相補ゲートを表し、これは、信号Ａのバ
ツフアであるとともに、その相補出力を与えるよう動作
する。
この場合、Ａが論理「０」、０．０ＤＣ１の時トランジ
スタＱ１は導通し、論理「１」がＢに出力され、一方、
Ｑ２は非導通状態でＣに論理「０」を生じさせる。Ａが
論理「１」の時、トランジスタＱ１は非導通となり、ト
ランジスタＱ２は導通し、Ｃに論理「１」を生じ、Ｂに
論理「Ｏ」を生じさせる。第９Ａ図及び第９Ｂ図は、単
出力差動バツフアの図であつて、これは、ＡがＢに関し
て正の時Ｃに論理「０」を与え、ＢがＡに関して正の時
Ｃに論理「１」を与える。ＡがＢに関して正の時トラン
ジスタＱ１は導通し、トランジスタＱ２はターンオフし
、そしてＣは抵抗Ｒ１を介して接地される。ＢがＡに関
して正の時、Ｑ２は電流源からＲ１を介する電流経路を
与え、Ｃに論理「１」を生ずる。第１０Ａ図及び第１０
Ｂ図に示された混合低位レベルゲートは、混成装置であ
つて、低位レベルゲートのある特性と、高位レベルゲー
トのある特性を示す。
スタＱ１は導通し、論理「１」がＢに出力され、一方、
Ｑ２は非導通状態でＣに論理「０」を生じさせる。Ａが
論理「１」の時、トランジスタＱ１は非導通となり、ト
ランジスタＱ２は導通し、Ｃに論理「１」を生じ、Ｂに
論理「Ｏ」を生じさせる。第９Ａ図及び第９Ｂ図は、単
出力差動バツフアの図であつて、これは、ＡがＢに関し
て正の時Ｃに論理「０」を与え、ＢがＡに関して正の時
Ｃに論理「１」を与える。ＡがＢに関して正の時トラン
ジスタＱ１は導通し、トランジスタＱ２はターンオフし
、そしてＣは抵抗Ｒ１を介して接地される。ＢがＡに関
して正の時、Ｑ２は電流源からＲ１を介する電流経路を
与え、Ｃに論理「１」を生ずる。第１０Ａ図及び第１０
Ｂ図に示された混合低位レベルゲートは、混成装置であ
つて、低位レベルゲートのある特性と、高位レベルゲー
トのある特性を示す。
第１０Ｂ図に示すように、Ａが基準電圧に関して正の時
、Ｑ１は導通し、電流源をＢ出力に与え、Ｑ２は開回路
として働き、出力Ｃにゼロボルトを生じさせる。しかし
ながら、Ａが基準に関して負の時は、電流がトランジス
タＱ２及び抵抗Ｒ１を介して流れることにより、論理「
１」がＣに与えられる。第１１Ａ図及び第１１Ｂ図は、
レベルシフタを示し、これは出力ＢがＲ１の反対側から
取り出される以外は第２図に示したエミツタフオロアと
ほとんど同じである。
、Ｑ１は導通し、電流源をＢ出力に与え、Ｑ２は開回路
として働き、出力Ｃにゼロボルトを生じさせる。しかし
ながら、Ａが基準に関して負の時は、電流がトランジス
タＱ２及び抵抗Ｒ１を介して流れることにより、論理「
１」がＣに与えられる。第１１Ａ図及び第１１Ｂ図は、
レベルシフタを示し、これは出力ＢがＲ１の反対側から
取り出される以外は第２図に示したエミツタフオロアと
ほとんど同じである。
この技術は、エミツタフオロア回路のトランジスタＱ１
の電圧降下より大きな幅の論理出力の電圧変更に用いら
れる。この付加的電圧変更の理由は第１図の詳細な説明
において説明する。第１２Ａ図及び第１２Ｂ図は差動モ
ード信号用の差動出力バツフアを示す。
の電圧降下より大きな幅の論理出力の電圧変更に用いら
れる。この付加的電圧変更の理由は第１図の詳細な説明
において説明する。第１２Ａ図及び第１２Ｂ図は差動モ
ード信号用の差動出力バツフアを示す。
ＡとＢとの間の相対電圧は出力Ｃ（５Ｄとの間の比例す
る差動電圧を生じ、この出力差の幅は抵抗Ｒ１とＲ２の
選択により制御され、この場合は−０．５ＶＤＣ又は０
．０ＤＣ出力のどちらかである。ＡがＢに関して正の時
、トランジスタＱ１は導通しトランジスタＱ２はターン
オフし、Ｄに負電圧をそしてＣに０．０ＶＤＣ信号を生
じさせる。ＢがＡに関して正の時、トランジスタＱ２は
導通し、トランジスタＱ１はターンオフし、電流がＱ２
とＲ２を介して供給され、Ｃに負電圧を、Ｄに０．０Ｖ
ＤＣを生じさせる。第１３Ａ図及び第１３Ｂ図は、３入
力３出力混成差動低位レベルゲートを示し、これは電位
無効（ＰＯｔｅｎｔｉａｌＯｖｅｒｒｄｅ）と共に差動
モードで動作する。
る差動電圧を生じ、この出力差の幅は抵抗Ｒ１とＲ２の
選択により制御され、この場合は−０．５ＶＤＣ又は０
．０ＤＣ出力のどちらかである。ＡがＢに関して正の時
、トランジスタＱ１は導通しトランジスタＱ２はターン
オフし、Ｄに負電圧をそしてＣに０．０ＶＤＣ信号を生
じさせる。ＢがＡに関して正の時、トランジスタＱ２は
導通し、トランジスタＱ１はターンオフし、電流がＱ２
とＲ２を介して供給され、Ｃに負電圧を、Ｄに０．０Ｖ
ＤＣを生じさせる。第１３Ａ図及び第１３Ｂ図は、３入
力３出力混成差動低位レベルゲートを示し、これは電位
無効（ＰＯｔｅｎｔｉａｌＯｖｅｒｒｄｅ）と共に差動
モードで動作する。
この能力は入力ＡとＢを、ＡがＢに関して正の時Ｑ１が
導通し、ＢがＡに関して正の時Ｑ２が導通するような通
常の差動モードで用いることによつて実現される。しか
しながら、トランジスタＱ３はＣにより正の入力を与え
ることによつてＡ（５Ｂとの間の差電圧を無効にするの
に用いられる。ＣがＡ又はＢのどちらよりも正の時、ト
ランジスタＱ３のみがゲートからの電流源を与える。第
１４Ａ図及び第１４Ｂ図は３入力、２出力混成差動高位
レベルゲートを示す。
導通し、ＢがＡに関して正の時Ｑ２が導通するような通
常の差動モードで用いることによつて実現される。しか
しながら、トランジスタＱ３はＣにより正の入力を与え
ることによつてＡ（５Ｂとの間の差電圧を無効にするの
に用いられる。ＣがＡ又はＢのどちらよりも正の時、ト
ランジスタＱ３のみがゲートからの電流源を与える。第
１４Ａ図及び第１４Ｂ図は３入力、２出力混成差動高位
レベルゲートを示す。
入力Ｆの電流源により可能化された時差動出力Ｄ−Ｅは
差動入力Ａ−Ｂ又はＣにより制御される。ＡとＢ入カへ
の信号は０．２５ＶＤＣ振幅の差動モードであり、方入
力Ｃは０．２５ＤＣ振幅のシングルエンデド出力に接続
され、論理「Ｏ」は０．０ＤＣ信号で論理「１」は−０
．２５ＤＣ信号である。第１５Ａ図及び第１５Ｂ図は、
信号Ａの反転回路を示し、真出力がないことを除いて第
８Ａ図及び第８Ｂ図に示した真相補ゲートとほとんど同
一である。
差動入力Ａ−Ｂ又はＣにより制御される。ＡとＢ入カへ
の信号は０．２５ＶＤＣ振幅の差動モードであり、方入
力Ｃは０．２５ＤＣ振幅のシングルエンデド出力に接続
され、論理「Ｏ」は０．０ＤＣ信号で論理「１」は−０
．２５ＤＣ信号である。第１５Ａ図及び第１５Ｂ図は、
信号Ａの反転回路を示し、真出力がないことを除いて第
８Ａ図及び第８Ｂ図に示した真相補ゲートとほとんど同
一である。
この場合、Ａ入力が論理「Ｏ」の時、Ｑ１は導通し出力
Ｂは論理「１」になる。Ａが論理「１」の時、Ｑ１は非
導通で出力Ｂは論理「Ｏ」になる。第１６Ａ図及び第１
６Ｂ図は差動高位レベルゲートを示す。
Ｂは論理「１」になる。Ａが論理「１」の時、Ｑ１は非
導通で出力Ｂは論理「Ｏ」になる。第１６Ａ図及び第１
６Ｂ図は差動高位レベルゲートを示す。
これは入力Ｅに動作状態の電流源が接続された時のみ動
作する。そのように可能化された時、Ｂに関して正のＡ
とＢとの間の電位差は、トランジスタＱ１をオンし、Ｑ
１とＲ１を通る電流がＤに負電圧をＣＩＣ．Ｏ．ＯＤＣ
信号を生じる。それに対してＢがＡに関して正の時トラ
ンジスタＱ１はオフし、トランジスタＱ２が導通し、電
流がＣに負電圧をＤに０ＶＤＣを生じさせる。第１７Ａ
図及び第１７Ｂ図は、差動低レベルゲートを示す。出力
ＣとＤはトランジスタＱ１又はＱ２を介して電流源を与
える。Ａ（５）Ｂに関して正の時、Ｄ出力は動作状態の
電流源で出力Ｃは開回路状態を成す。ＢがＡに関して正
の時、Ｃは動作状態の電流源を成し、Ｄは開回路状態を
成す。第１８Ａ図及び第１８Ｂ図は、２入力ＡＮＤゲー
トを示す。これは、Ｏ及び−０．５ＤＣ信号のオフの動
作をする。入力Ａ及びＢが両方共「１」の時、トランジ
スタＱ３が導通し、論理「１」が出力Ｃに、０ＤＣがＤ
に現われる。Ａ又はＢ又は両方が「Ｏ」の時、Ｑ１又は
Ｑ２又はＱ１とＱ２両方が導通し、論理「１」がＤに、
論］０」がＣに現われる。第１９図は、制御信号、Ｊ−
Ｋ入力及びフリツプフロツプ出力の間の相互の関係を示
すタイミング図である。
作する。そのように可能化された時、Ｂに関して正のＡ
とＢとの間の電位差は、トランジスタＱ１をオンし、Ｑ
１とＲ１を通る電流がＤに負電圧をＣＩＣ．Ｏ．ＯＤＣ
信号を生じる。それに対してＢがＡに関して正の時トラ
ンジスタＱ１はオフし、トランジスタＱ２が導通し、電
流がＣに負電圧をＤに０ＶＤＣを生じさせる。第１７Ａ
図及び第１７Ｂ図は、差動低レベルゲートを示す。出力
ＣとＤはトランジスタＱ１又はＱ２を介して電流源を与
える。Ａ（５）Ｂに関して正の時、Ｄ出力は動作状態の
電流源で出力Ｃは開回路状態を成す。ＢがＡに関して正
の時、Ｃは動作状態の電流源を成し、Ｄは開回路状態を
成す。第１８Ａ図及び第１８Ｂ図は、２入力ＡＮＤゲー
トを示す。これは、Ｏ及び−０．５ＤＣ信号のオフの動
作をする。入力Ａ及びＢが両方共「１」の時、トランジ
スタＱ３が導通し、論理「１」が出力Ｃに、０ＤＣがＤ
に現われる。Ａ又はＢ又は両方が「Ｏ」の時、Ｑ１又は
Ｑ２又はＱ１とＱ２両方が導通し、論理「１」がＤに、
論］０」がＣに現われる。第１９図は、制御信号、Ｊ−
Ｋ入力及びフリツプフロツプ出力の間の相互の関係を示
すタイミング図である。
上述の基本的ＣＭＬ構成プロツクの理解にもとずいて、
第１Ａ図及び第１Ｂ図の本発明について説明する。
第１Ａ図及び第１Ｂ図の本発明について説明する。
第１Ａ図に示すように、本発明のＪ−Ｋ型マスター／ス
レーブレジスタは、素子１００１〜１０１５からなる第
１シングルビツト記憶装置段またはフリツプフロツプ１
０と、素子１１０１〜１１１５からなる第２フリツプフ
ロツプ１１と、素子１２０１〜１２０５からなる第３フ
リツプフロツプ１２と、素子１３０１〜１３１５からな
る第４フリツプフロツプ１３と、素子１４０１〜１４１
５からなる第５フリツプフロツプ１４とを具備する。
レーブレジスタは、素子１００１〜１０１５からなる第
１シングルビツト記憶装置段またはフリツプフロツプ１
０と、素子１１０１〜１１１５からなる第２フリツプフ
ロツプ１１と、素子１２０１〜１２０５からなる第３フ
リツプフロツプ１２と、素子１３０１〜１３１５からな
る第４フリツプフロツプ１３と、素子１４０１〜１４１
５からなる第５フリツプフロツプ１４とを具備する。
第１Ａ図においては、簡略化のため中間の第２〜第４フ
リツプフロツプ１１，１２，１３は省略してあるが、い
ずれも第１および第５フリツプフロツプと同様の回路構
成である。ただし、初段の第１フリツプフロツプ１０の
ゲート１００１は対応する他の３入力一２出力差動混成
低位レベルゲート１１０１，１２０１，１３０１および
１４０１とは異なつて２分の１ボルトシングルエンド入
力信号で動作する２入力ＡＮＤゲートである。また最終
段の第５フリツプフロツプ１４の出力部には非機能テス
トの際にテスト結果信号（ＮＦＴＯＵＴ）を出力するた
めのゲート１４１６が付加的に設けられる。各フリツプ
フロツプ、例えばフリツプフロツプ１０において、入力
部のゲート１００２、マスター／スレーブラツチ部のゲ
ート１００３，１００４，１００５およびバツフア出力
部のゲート１００８はタンデム接続される。第１〜第４
フリツプフロツプ１０〜１３のマスター／スレーブラツ
チ部の出力端子は、エミツタフオロア１００６〜１３０
６，１００７〜１３０７およびレベルシフタ１０１４〜
１３１４，１０１５〜１３１５を介して通常モード／非
機能テストモード切換用のゲート１１０１〜１４０１の
入力端子に接続され、これらゲート１１０１〜１４０１
の出力端子は次のフリツプフロツプ１１〜１４の入力部
ゲート１１０２〜１４０２の入力端子にそれぞれ接続さ
れる。
リツプフロツプ１１，１２，１３は省略してあるが、い
ずれも第１および第５フリツプフロツプと同様の回路構
成である。ただし、初段の第１フリツプフロツプ１０の
ゲート１００１は対応する他の３入力一２出力差動混成
低位レベルゲート１１０１，１２０１，１３０１および
１４０１とは異なつて２分の１ボルトシングルエンド入
力信号で動作する２入力ＡＮＤゲートである。また最終
段の第５フリツプフロツプ１４の出力部には非機能テス
トの際にテスト結果信号（ＮＦＴＯＵＴ）を出力するた
めのゲート１４１６が付加的に設けられる。各フリツプ
フロツプ、例えばフリツプフロツプ１０において、入力
部のゲート１００２、マスター／スレーブラツチ部のゲ
ート１００３，１００４，１００５およびバツフア出力
部のゲート１００８はタンデム接続される。第１〜第４
フリツプフロツプ１０〜１３のマスター／スレーブラツ
チ部の出力端子は、エミツタフオロア１００６〜１３０
６，１００７〜１３０７およびレベルシフタ１０１４〜
１３１４，１０１５〜１３１５を介して通常モード／非
機能テストモード切換用のゲート１１０１〜１４０１の
入力端子に接続され、これらゲート１１０１〜１４０１
の出力端子は次のフリツプフロツプ１１〜１４の入力部
ゲート１１０２〜１４０２の入力端子にそれぞれ接続さ
れる。
またフリツプフロツプ１０〜１４のマスター／スレーブ
ラツチ部の出力端子は、エミツタフオロア１００６〜１
４０６，１００７〜１４０７およびレベルシフタ１０１
４〜１４１４，１０１５〜１４１５を介してりセツト用
のゲート１０１１〜１４１１の入力端子に接続され、こ
れらゲート１０１１〜１４１１の出力端子はそれぞれＪ
入力ゲート１００９〜１４０９およびＫ入力ゲート１０
１０〜１４１０のＺ入力および入力部ゲート１００２〜
１４０２の一人力端子に接続される。さらにこのＪ−Ｋ
型マスター／スレーブレジスタは、第１Ｂ図に示すよう
な制御部１５０１，１５０２，１５０８，１５０９，１
５１０を有し、この制御部は、後述するように、レジス
タ非機能テスト要求を表示するＮＦＴＳ信号を受取つて
第１の制御信号Ｃ１を発生するとともに、レジスタクリ
ア要求を表示するＮＦＴ埠信号に応答して第２の制御信
号Ｃ２を発生する。
ラツチ部の出力端子は、エミツタフオロア１００６〜１
４０６，１００７〜１４０７およびレベルシフタ１０１
４〜１４１４，１０１５〜１４１５を介してりセツト用
のゲート１０１１〜１４１１の入力端子に接続され、こ
れらゲート１０１１〜１４１１の出力端子はそれぞれＪ
入力ゲート１００９〜１４０９およびＫ入力ゲート１０
１０〜１４１０のＺ入力および入力部ゲート１００２〜
１４０２の一人力端子に接続される。さらにこのＪ−Ｋ
型マスター／スレーブレジスタは、第１Ｂ図に示すよう
な制御部１５０１，１５０２，１５０８，１５０９，１
５１０を有し、この制御部は、後述するように、レジス
タ非機能テスト要求を表示するＮＦＴＳ信号を受取つて
第１の制御信号Ｃ１を発生するとともに、レジスタクリ
ア要求を表示するＮＦＴ埠信号に応答して第２の制御信
号Ｃ２を発生する。
また第１Ｂ図において、素子１５０３〜１５０７，１５
１１〜１５１３はマスター／スレーブ・ラツチクロツク
＄・ＱＭ＜′＄を生成、制御するための回路を構成する
。
１１〜１５１３はマスター／スレーブ・ラツチクロツク
＄・ＱＭ＜′＄を生成、制御するための回路を構成する
。
このようなＪ−Ｋ型マスター／スレーブレジスタの動作
は次の論理式および状態表に示す如く規定される。
は次の論理式および状態表に示す如く規定される。
次に、第１Ａ図および第１Ｂ図に示すＪ−Ｋ型マスター
／スレーブレジスタの動作を各モード別に説明する。
／スレーブレジスタの動作を各モード別に説明する。
先ずレジスタ非機能テストモードでは、論理「１」のＮ
ＦＴＳ信号が制御部のエミツタフオロア１５０８を介し
て混合低位レベルゲート１５０９に入力される。単一人
力高位レベルゲート１５０１に接続された１５０９の出
力はそのゲートへ電流源を与えず、従つて１５０１は非
動作でＹＺ出力は論理「０」である。ゲート１５０９の
真出力はそこで直接２人力ＡＮＤゲート１００１の入カ
へ接続され、ＮＦＴＩＮ信号（ＮＦＴテスト信号）のゲ
ート通過を可能にする。同時に、エミツタフオロア１５
１０の論理「１」出力、すなわち第１の制御信号Ｃ，は
３入力２出力混成差動低位レベルゲート１１０１，１２
０１，１３０１及び１４０１に接続され、これらの各ゲ
ートを可能化する。各ゲー口１０１，１２０１，１３０
１及び１４０１は第１３Ｂ図に示された出力Ｄが抵抗を
介して接地され、出力Ｅ及びＦが共通の抵抗を介して接
地されていることを除いて、基本的にはゲート１０１１
，１１１１等と同じである。この構成によつてＤ及びＥ
−Ｆに電流源としての働きでなく、論理出力を与える。
前述のように、第５のゲート１５０１のＹＺ出力は論理
「Ｏ」であり、エミツタフオロア１５０２の出力も論理
「０」とする。この出力は３入力３出力混成差動低位レ
ベルゲート１４１１，１３１１，１２１１，１１１１及
び１０１１に接続される。その人力における「Ｏ」が、
ゲート１００２又は１１０２又は１２０２等に接続され
た出力を論理「１」にする。この強制された状態の組は
この３入力３出力混成差動低位レベルゲートの差電圧レ
ベル人力によつて生じる。前記のように、レベルシフタ
からの出力｛ま−１．０５ＤＣの論理「Ｏ」と−１．３
ＤＣの論理「１」とを与えるが、エミツタフオロア１５
０２の出力は−０．８ＤＣの論理「Ｏ」と−１．３ＤＣ
の論理「１］とを与える。トランジスタペアのどのベー
スも、−１．０５ＶＤＣレベルより上に上がり得るレベ
ルシフタの出力に接続されてないので、エミツタフオロ
ア１５０２の出力に接続されたトランジスタは強くター
ンオンし、他のトランジスタペアをして電流シンクさせ
ない。このようにして、エミツタフオロア１５０２の出
力は、論理「Ｏ」状態の時、このゲートへの差動入力を
無視させ高位レベルゲート１００９又は１０１０の２つ
の入力のどちらかを可能化させず、一方同時に３入力２
出力差動高位レベルゲート１００２の入力状態を、デー
タがマスター／スレーブラツチ内に転送された時ゲート
１００１の出力によつて制御されるようにセツトする。
続く４つのフリツプフロツプにおいて、マスター／スレ
ーブラツチ内へのデータは、前述のように前のフリツプ
フロツプの相補出力であるゲート１１０１，１２０１，
１３０１及び１４０１の出力によつて制御される。この
ように非機能テストモードでは、ゲート１００１を介し
て第１フリツプフロツプ１０に供給されたテスト信号Ｎ
ＦＴＩＮはゲート１１０１，１２０１，１３０１，１４
０１を通つて次の第２、第３、第４フリツプフロツプ段
１１，１２，１３を転送され、最後段の第５フリツプフ
ロツプ１４の出力から（この実施例ではゲー口４１６か
ら）テスト結果信号ＮＦＴＯＵＴが得られる。
ＦＴＳ信号が制御部のエミツタフオロア１５０８を介し
て混合低位レベルゲート１５０９に入力される。単一人
力高位レベルゲート１５０１に接続された１５０９の出
力はそのゲートへ電流源を与えず、従つて１５０１は非
動作でＹＺ出力は論理「０」である。ゲート１５０９の
真出力はそこで直接２人力ＡＮＤゲート１００１の入カ
へ接続され、ＮＦＴＩＮ信号（ＮＦＴテスト信号）のゲ
ート通過を可能にする。同時に、エミツタフオロア１５
１０の論理「１」出力、すなわち第１の制御信号Ｃ，は
３入力２出力混成差動低位レベルゲート１１０１，１２
０１，１３０１及び１４０１に接続され、これらの各ゲ
ートを可能化する。各ゲー口１０１，１２０１，１３０
１及び１４０１は第１３Ｂ図に示された出力Ｄが抵抗を
介して接地され、出力Ｅ及びＦが共通の抵抗を介して接
地されていることを除いて、基本的にはゲート１０１１
，１１１１等と同じである。この構成によつてＤ及びＥ
−Ｆに電流源としての働きでなく、論理出力を与える。
前述のように、第５のゲート１５０１のＹＺ出力は論理
「Ｏ」であり、エミツタフオロア１５０２の出力も論理
「０」とする。この出力は３入力３出力混成差動低位レ
ベルゲート１４１１，１３１１，１２１１，１１１１及
び１０１１に接続される。その人力における「Ｏ」が、
ゲート１００２又は１１０２又は１２０２等に接続され
た出力を論理「１」にする。この強制された状態の組は
この３入力３出力混成差動低位レベルゲートの差電圧レ
ベル人力によつて生じる。前記のように、レベルシフタ
からの出力｛ま−１．０５ＤＣの論理「Ｏ」と−１．３
ＤＣの論理「１」とを与えるが、エミツタフオロア１５
０２の出力は−０．８ＤＣの論理「Ｏ」と−１．３ＤＣ
の論理「１］とを与える。トランジスタペアのどのベー
スも、−１．０５ＶＤＣレベルより上に上がり得るレベ
ルシフタの出力に接続されてないので、エミツタフオロ
ア１５０２の出力に接続されたトランジスタは強くター
ンオンし、他のトランジスタペアをして電流シンクさせ
ない。このようにして、エミツタフオロア１５０２の出
力は、論理「Ｏ」状態の時、このゲートへの差動入力を
無視させ高位レベルゲート１００９又は１０１０の２つ
の入力のどちらかを可能化させず、一方同時に３入力２
出力差動高位レベルゲート１００２の入力状態を、デー
タがマスター／スレーブラツチ内に転送された時ゲート
１００１の出力によつて制御されるようにセツトする。
続く４つのフリツプフロツプにおいて、マスター／スレ
ーブラツチ内へのデータは、前述のように前のフリツプ
フロツプの相補出力であるゲート１１０１，１２０１，
１３０１及び１４０１の出力によつて制御される。この
ように非機能テストモードでは、ゲート１００１を介し
て第１フリツプフロツプ１０に供給されたテスト信号Ｎ
ＦＴＩＮはゲート１１０１，１２０１，１３０１，１４
０１を通つて次の第２、第３、第４フリツプフロツプ段
１１，１２，１３を転送され、最後段の第５フリツプフ
ロツプ１４の出力から（この実施例ではゲー口４１６か
ら）テスト結果信号ＮＦＴＯＵＴが得られる。
次にりセツトモードについて述べる。
普通このモードは、非機能テストモードとは別個に行わ
れる。したがつてＮＦＴＳ信号は「Ｏ」であり、レジス
タタリア要求信号ＮＦＴＲは「１」である。このように
単一人力高位レベルゲート１５０１は混合低位レベルゲ
ート１５０９を介して可能化される。同時に、３入力２
出力混成低位レベルゲート１１０１，１２０１，１３０
１及び１４０１はエミツタフオロア１５１０からの論理
「Ｏ」出力信号によつて非可能化され、２入力ＡＮＤゲ
ート１００１はゲート１５０９からの論理「Ｏ］出力に
よつて非可能化され、その差動出力に論理「Ｏ」を生ず
る。同様な方式で、エミツタフオロア１５０２からの論
理「０」エミツタ出力、すなわち第２制御信号Ｃ２は３
入力一３出力混成差動低位レベルゲート１０１１，１１
１１，１２１１，１３１１及び１４１１を論理「Ｏ」出
力にし、再度エミツタフオロア１５０２の論理「０」出
力により、より正の論理「Ｏ」出力になる。これにより
、各フリツプフロツプ１０〜１４はりセツトされる。次
に、通常のパラレルビツトレジスタモードについて説明
する。
れる。したがつてＮＦＴＳ信号は「Ｏ」であり、レジス
タタリア要求信号ＮＦＴＲは「１」である。このように
単一人力高位レベルゲート１５０１は混合低位レベルゲ
ート１５０９を介して可能化される。同時に、３入力２
出力混成低位レベルゲート１１０１，１２０１，１３０
１及び１４０１はエミツタフオロア１５１０からの論理
「Ｏ」出力信号によつて非可能化され、２入力ＡＮＤゲ
ート１００１はゲート１５０９からの論理「Ｏ］出力に
よつて非可能化され、その差動出力に論理「Ｏ」を生ず
る。同様な方式で、エミツタフオロア１５０２からの論
理「０」エミツタ出力、すなわち第２制御信号Ｃ２は３
入力一３出力混成差動低位レベルゲート１０１１，１１
１１，１２１１，１３１１及び１４１１を論理「Ｏ」出
力にし、再度エミツタフオロア１５０２の論理「０」出
力により、より正の論理「Ｏ」出力になる。これにより
、各フリツプフロツプ１０〜１４はりセツトされる。次
に、通常のパラレルビツトレジスタモードについて説明
する。
このモードではＮＦＴＲ信号およびＮＦＴＳ信号のいず
れも与えられない。したがつて両信号とも論理「Ｏ」で
ある。これにより、ゲート１１０１〜１４０１は非可能
化状態にあり、各フリツプフロツプはパラレルビツトレ
ジスタセルを構成する。各フリツプフロツプの入力部ゲ
ート１００２に与えられるデータＤＳｌは現時のフリツ
プフロツプ出力ＱＳｉと２入力高位レベルゲート１００
９〜１４０９，１０１０〜１４１０のＪ入力（ＪｌＯ−
Ｊｌ，）およびＫ入力（ＫｌＯ−ＫｌＯ）とに従つてそ
れぞれ決定される。すなわち各フリツプフロツプは互い
に独立して通常のＫ−Ｋフリツプフロツプ動作を行う。
以下第１フリツプフロツプ１０における論理動作を説明
するが、他のフリツプフロツプ１１〜１４についても同
様である。レベルシフタ１０１４及び１０１５からの出
力は２入力高位レベルゲート１１０９又は１０１０のど
ちらかをＱＳＯの出力に従つて可能化する。ＱＳＯが論
理「１」の時ゲー口０１０が可能化され、一方ゲー口０
０９は非可能化される。もしＫ。Ｏ，ＫＯｌが両方共［
１」なら、論理「Ｏ」がＤＳＯに現われ、しかるにもし
Ｋ。Ｏ又はＫ。ｌのどちらかが論理「Ｏ」なら、論理「
１］がＤＳＯに現われる。ＱＳＯが「１」に等しい時、
Ｋ入力ゲートは常に選択され、もし論理積Ｋ。Ｏ．ＫＯ
ｌが論理「０」の時はＤＳＯは「１」で論理積Ｋ。Ｏ−
ＫＯ，が論理［１」のときはＤＳＯは「０」であること
がわかる。ＱＳＯが論理「Ｏ」の時、ゲート１００９は
可能化され、ＪＯＯ−ＪＯｌが論理「１」の時ＤＳＯは
論理「１］そして、ＪＯＯＪＯｌが論理「０」の時、Ｄ
ＳＯは論理「Ｏ」である。ＱＳＯが論理「１」及び論理
「Ｏ」の時得られる情報を種々のＪ−Ｋの組み合わせか
ら得られる種々のＤＳＯ値と組み合わせることにより、
前述の表の２乃至５列の状態の基礎が得られる。以上述
べたように、第１Ａ図および第１Ｂ図のＪ−Ｋ型マスタ
ー／スレーブレジスタにおいては、ＮＦＴＳ信号および
ＮＦＴＲ信号のいずれも供給されないとき、すなわち通
常モードの場合、制御部から第１および第２の制御信号
Ｃ，，Ｃ，は発生されない。これにより、ゲー口１０１
〜１４０１は非可能化されて各フリツプフロツプはパラ
レルビツト構成になる。またゲート１０１１〜１４１１
の出力は論理「１」になつて入力部ゲ゛一ト１００２〜
１４０２は可能化される。その結果、各フリツプフロツ
プはＪ入力（ＪｉＯ・，１１１）およびＫ入力（ＫｌＯ
−Ｋｉｌ）と現時の出力状態ＱＳｉとに従つて通常のＪ
−Ｋフリツプフロツプ動作を行い、個個の出力ＱＳｉは
別のフリツプフロツプの入力部に送られることなくそれ
ぞれのバツフア出力部ゲ゛ート１００８〜１４０８から
外部へパラレルに送られる。しかし非機能テストモード
でＮＦＴＳ信号が与えられると、制御部が第１制御信号
Ｃ１（ゲート１５０９の論理「１」出力）を発生してゲ
ート１１０１〜１４０１を可能化し、第１〜第４フリツ
プフロツプ１０〜１３のマスター／スレーブラツチ部の
出力端子を次の第２〜第５フリツプフロツプ１１〜１４
の入力部ゲート１１０２〜１４０２の入力端子に接続す
る。
れも与えられない。したがつて両信号とも論理「Ｏ」で
ある。これにより、ゲート１１０１〜１４０１は非可能
化状態にあり、各フリツプフロツプはパラレルビツトレ
ジスタセルを構成する。各フリツプフロツプの入力部ゲ
ート１００２に与えられるデータＤＳｌは現時のフリツ
プフロツプ出力ＱＳｉと２入力高位レベルゲート１００
９〜１４０９，１０１０〜１４１０のＪ入力（ＪｌＯ−
Ｊｌ，）およびＫ入力（ＫｌＯ−ＫｌＯ）とに従つてそ
れぞれ決定される。すなわち各フリツプフロツプは互い
に独立して通常のＫ−Ｋフリツプフロツプ動作を行う。
以下第１フリツプフロツプ１０における論理動作を説明
するが、他のフリツプフロツプ１１〜１４についても同
様である。レベルシフタ１０１４及び１０１５からの出
力は２入力高位レベルゲート１１０９又は１０１０のど
ちらかをＱＳＯの出力に従つて可能化する。ＱＳＯが論
理「１」の時ゲー口０１０が可能化され、一方ゲー口０
０９は非可能化される。もしＫ。Ｏ，ＫＯｌが両方共［
１」なら、論理「Ｏ」がＤＳＯに現われ、しかるにもし
Ｋ。Ｏ又はＫ。ｌのどちらかが論理「Ｏ」なら、論理「
１］がＤＳＯに現われる。ＱＳＯが「１」に等しい時、
Ｋ入力ゲートは常に選択され、もし論理積Ｋ。Ｏ．ＫＯ
ｌが論理「０」の時はＤＳＯは「１」で論理積Ｋ。Ｏ−
ＫＯ，が論理［１」のときはＤＳＯは「０」であること
がわかる。ＱＳＯが論理「Ｏ」の時、ゲート１００９は
可能化され、ＪＯＯ−ＪＯｌが論理「１」の時ＤＳＯは
論理「１］そして、ＪＯＯＪＯｌが論理「０」の時、Ｄ
ＳＯは論理「Ｏ」である。ＱＳＯが論理「１」及び論理
「Ｏ」の時得られる情報を種々のＪ−Ｋの組み合わせか
ら得られる種々のＤＳＯ値と組み合わせることにより、
前述の表の２乃至５列の状態の基礎が得られる。以上述
べたように、第１Ａ図および第１Ｂ図のＪ−Ｋ型マスタ
ー／スレーブレジスタにおいては、ＮＦＴＳ信号および
ＮＦＴＲ信号のいずれも供給されないとき、すなわち通
常モードの場合、制御部から第１および第２の制御信号
Ｃ，，Ｃ，は発生されない。これにより、ゲー口１０１
〜１４０１は非可能化されて各フリツプフロツプはパラ
レルビツト構成になる。またゲート１０１１〜１４１１
の出力は論理「１」になつて入力部ゲ゛一ト１００２〜
１４０２は可能化される。その結果、各フリツプフロツ
プはＪ入力（ＪｉＯ・，１１１）およびＫ入力（ＫｌＯ
−Ｋｉｌ）と現時の出力状態ＱＳｉとに従つて通常のＪ
−Ｋフリツプフロツプ動作を行い、個個の出力ＱＳｉは
別のフリツプフロツプの入力部に送られることなくそれ
ぞれのバツフア出力部ゲ゛ート１００８〜１４０８から
外部へパラレルに送られる。しかし非機能テストモード
でＮＦＴＳ信号が与えられると、制御部が第１制御信号
Ｃ１（ゲート１５０９の論理「１」出力）を発生してゲ
ート１１０１〜１４０１を可能化し、第１〜第４フリツ
プフロツプ１０〜１３のマスター／スレーブラツチ部の
出力端子を次の第２〜第５フリツプフロツプ１１〜１４
の入力部ゲート１１０２〜１４０２の入力端子に接続す
る。
これによつてフリツプフロツプ１０〜１４はシフトレジ
スタ構成となる。同時に、第１フリツプフロツプ１０の
ゲート１１００１も可能化されて、テスト信号ＮＦＴＩ
Ｎが第１フリツプフロツプ１０に供給され、最終段の第
５フリツプフロツプ１４の出力からテスト結果信号ＮＦ
ＴＯＵＴが発生される。また、レジスタクリア要求信号
ＮＦＴＲが与えられると、制御部が第２制御信号Ｃ２（
ゲート１５０１の論理「０」出力）を発生してゲート１
０１１〜１４１１の出力を論理「０」にし、これにより
各フリツブフロツプをりセツト状態にする。
スタ構成となる。同時に、第１フリツプフロツプ１０の
ゲート１１００１も可能化されて、テスト信号ＮＦＴＩ
Ｎが第１フリツプフロツプ１０に供給され、最終段の第
５フリツプフロツプ１４の出力からテスト結果信号ＮＦ
ＴＯＵＴが発生される。また、レジスタクリア要求信号
ＮＦＴＲが与えられると、制御部が第２制御信号Ｃ２（
ゲート１５０１の論理「０」出力）を発生してゲート１
０１１〜１４１１の出力を論理「０」にし、これにより
各フリツブフロツプをりセツト状態にする。
なお信号ぐ牢は、各フリツプフロツプのマスター／スレ
ーブ・ラツチ部にラツチされたデータがクロツク信号Ｓ
によつて変化しないようにするためのものである。
ーブ・ラツチ部にラツチされたデータがクロツク信号Ｓ
によつて変化しないようにするためのものである。
すなわち、通常モードにおいて（このときＮＦＴＳおよ
びＮＦＴＲ入力信号は共に論理「０ｊぐ？入力が論理「
１」のとき、マスター／スレーブ・ラツチ・クロツクヰ
・ＱＭＯ＄は変化せず、これによりクロツク字のトラン
ジシヨンに関係なく現時ラツチデータを保存する。この
信号ぐ宇は本発明の技術的範囲に直接関係するものでは
ない。データ選択のための基準を確立したが、ここでク
ロツク機構及びマスター／スレーブラツチの動作につい
て説明する。
びＮＦＴＲ入力信号は共に論理「０ｊぐ？入力が論理「
１」のとき、マスター／スレーブ・ラツチ・クロツクヰ
・ＱＭＯ＄は変化せず、これによりクロツク字のトラン
ジシヨンに関係なく現時ラツチデータを保存する。この
信号ぐ宇は本発明の技術的範囲に直接関係するものでは
ない。データ選択のための基準を確立したが、ここでク
ロツク機構及びマスター／スレーブラツチの動作につい
て説明する。
第１Ｂ図に見られるように、２人力高位レベルゲート１
５０３はクロツク信号＄が論理「ｏ」の時はいつでも可
能化される。ゲート１５０３のどちらかの入力が論理「
０」なら、このゲ゛一トの出力は論理「１」になる。し
かし、ゲート１５０３の出力が差動高位レベルゲート１
５０４の入力に接続されていることにより、ゲート１５
０４の人力はゲート１５０３の実際の出力の補数になる
。この場合である限り、これはマスター／スレーブ・ラ
ツチ・クロツク（Ｓ−ＱＭぐヰ）が基本クロツク＄に追
従する。即ちクロツクＳが論理「Ｏ」から論理「１」へ
、そして論理「Ｏ」から論理「１」へ行く時それもその
ようにする。ぐ頂信号が「１」でゲー口５０３の他の入
力が「１」（これはＮＦＴＲ及びＮＦＴＳ信号両方が論
理「０」である時にのみ生ずる。）の時、マスター／ス
レーブ・ラツチ・クロツクは状態を変えず「Ｏ」にとど
まる。マスター／スレーブ・ラツチ・クロツクがクロツ
クヰに追従するように、ゲート１５０３の出力が論理「
０」であると仮定すると、それが従うマスター／スレー
ブ・ラツチの構成の説明は、明確に第１のフリツプフロ
ツプを参照するとはいえ、レジスター内の全ての同様の
回路に等しく応用される。以前に確立した基準によつて
論理「Ｏ」クロツク信号ヰはゲー口００２及び１００５
をしてＱＳＯより以前のＱＭＯ出力をラツチ可能とし、
ＤＳＯ出力をＱＭＯに出させる。この状態において、Ｄ
ＳＯの入力変化がＱＭＯに現われる。しかしゲート１０
０４が可能化してないのでこれはＱＳＯ出力には影響を
与えず、従つてＱＭＯ情報をＱＳＯに通過させない。ク
ロツクの下降縁部において、ゲート１００３及び１００
４はＱＭＯ（！：．ＱＳＯをＤＳＯでのデータ変化から
切り離し可能とし、一方同時にＱＭＯデータをＱＳＯへ
通過させる。ＱＳＯ出力はそこで、エミツタフオロア一
１００６及び１００７によつてバツフアされ−０．８Ｄ
Ｃにシフトされる。それらの出力は差動出力バツフア１
００８に接続され、これは、出力Ｚ。及びＺ。において
０．５ＤＣ振幅のシングルエンデド出力とその相補出力
を与える。エミツタフオロア１００６及び１００７はゲ
ート１００８の入力トランジスタのベースを、接地電位
以下に保つためｋこ用いられ、それによつて入力トラン
ジスタの電位飽和が防止され、より大きな全体的性能が
実現される。クロツクが「１］から「Ｏ」へのトランジ
シヨンをする時、ＱＳＯデータが差動高位レベルゲート
１００５によりラツチされ、ゲート１００４が非可能化
される。このようにして、ＱＭＯでのデータ変化はＱＳ
Ｏの出力に影響を与えない。同時に差動高位レベルゲー
ト１００２はもう１度可能化され、ＤＳＯに現われた情
報がＱＭＯに現われ、これは次の＄の論理「０］から論
理「１」へのトランジシヨンにおいてＱＳＯ及びＺ。へ
転送される。特別の注意をする価値のある２つの点は、
第１Ａ図において、エミツタフオロアの次にレベルシフ
タがあるにもかかわらず、これらは事実上同一の装置で
あり、レベルシフト出力は電圧源と抵抗との間の点から
取られ、一方エミツタフオロア出力はエミツヨフオロア
トランジスタのエミツタから取られることである。
５０３はクロツク信号＄が論理「ｏ」の時はいつでも可
能化される。ゲート１５０３のどちらかの入力が論理「
０」なら、このゲ゛一トの出力は論理「１」になる。し
かし、ゲート１５０３の出力が差動高位レベルゲート１
５０４の入力に接続されていることにより、ゲート１５
０４の人力はゲート１５０３の実際の出力の補数になる
。この場合である限り、これはマスター／スレーブ・ラ
ツチ・クロツク（Ｓ−ＱＭぐヰ）が基本クロツク＄に追
従する。即ちクロツクＳが論理「Ｏ」から論理「１」へ
、そして論理「Ｏ」から論理「１」へ行く時それもその
ようにする。ぐ頂信号が「１」でゲー口５０３の他の入
力が「１」（これはＮＦＴＲ及びＮＦＴＳ信号両方が論
理「０」である時にのみ生ずる。）の時、マスター／ス
レーブ・ラツチ・クロツクは状態を変えず「Ｏ」にとど
まる。マスター／スレーブ・ラツチ・クロツクがクロツ
クヰに追従するように、ゲート１５０３の出力が論理「
０」であると仮定すると、それが従うマスター／スレー
ブ・ラツチの構成の説明は、明確に第１のフリツプフロ
ツプを参照するとはいえ、レジスター内の全ての同様の
回路に等しく応用される。以前に確立した基準によつて
論理「Ｏ」クロツク信号ヰはゲー口００２及び１００５
をしてＱＳＯより以前のＱＭＯ出力をラツチ可能とし、
ＤＳＯ出力をＱＭＯに出させる。この状態において、Ｄ
ＳＯの入力変化がＱＭＯに現われる。しかしゲート１０
０４が可能化してないのでこれはＱＳＯ出力には影響を
与えず、従つてＱＭＯ情報をＱＳＯに通過させない。ク
ロツクの下降縁部において、ゲート１００３及び１００
４はＱＭＯ（！：．ＱＳＯをＤＳＯでのデータ変化から
切り離し可能とし、一方同時にＱＭＯデータをＱＳＯへ
通過させる。ＱＳＯ出力はそこで、エミツタフオロア一
１００６及び１００７によつてバツフアされ−０．８Ｄ
Ｃにシフトされる。それらの出力は差動出力バツフア１
００８に接続され、これは、出力Ｚ。及びＺ。において
０．５ＤＣ振幅のシングルエンデド出力とその相補出力
を与える。エミツタフオロア１００６及び１００７はゲ
ート１００８の入力トランジスタのベースを、接地電位
以下に保つためｋこ用いられ、それによつて入力トラン
ジスタの電位飽和が防止され、より大きな全体的性能が
実現される。クロツクが「１］から「Ｏ」へのトランジ
シヨンをする時、ＱＳＯデータが差動高位レベルゲート
１００５によりラツチされ、ゲート１００４が非可能化
される。このようにして、ＱＭＯでのデータ変化はＱＳ
Ｏの出力に影響を与えない。同時に差動高位レベルゲー
ト１００２はもう１度可能化され、ＤＳＯに現われた情
報がＱＭＯに現われ、これは次の＄の論理「０］から論
理「１」へのトランジシヨンにおいてＱＳＯ及びＺ。へ
転送される。特別の注意をする価値のある２つの点は、
第１Ａ図において、エミツタフオロアの次にレベルシフ
タがあるにもかかわらず、これらは事実上同一の装置で
あり、レベルシフト出力は電圧源と抵抗との間の点から
取られ、一方エミツタフオロア出力はエミツヨフオロア
トランジスタのエミツタから取られることである。
加えるに、種々のゲート出力の多くは、ワイヤ０Ｒ動作
をするために相互に結合されている。このようにする限
り、ただ１つの抵抗が種々の出力回路の間で共有される
ことに注意されたい。
をするために相互に結合されている。このようにする限
り、ただ１つの抵抗が種々の出力回路の間で共有される
ことに注意されたい。
第１Ａ図及び第１Ｂ図は本発明のプロツク図、第２図乃
至第１８図は本発明に用いた種々（１７）ＣＭＬ素子の
プロツク図及び回路図、第１９図は本発明のタイミング
図である。 １００１：２入力２出力ＡＮＤゲ゛一ト、１４０１：３
入力２出力混成低位レベルゲート、１５０９，１５１２
，１５１３：混合低位レベルゲート、１００６，１００
７，１４０６，１４０７，１５０８，１５０２，１５１
０，１５０５，１５０６，１５１１：エミツタフオロア
、１５０１：単１入力高位レベルゲート、１４１１，１
３１１，１２１１，１１１１，１０１１：３入力３出力
混成差動低位レベルゲート、１００９，１０１０，１４
０９，１４１０，１５０３：差動高位レベルゲート、１
００２：３入力２出力差動高位レベルゲート、 １０１
４，１０１５，１４１４，１４１５：レベルシフタ、１
００８，１４０８：差動出力バツフア、１００３，１０
０４，１００５，１０１２，１０１３，１４０３，１４
０４，１４０５，１４１２，１４１３，１５０４，１５
０７：差動低位レベルゲート。
至第１８図は本発明に用いた種々（１７）ＣＭＬ素子の
プロツク図及び回路図、第１９図は本発明のタイミング
図である。 １００１：２入力２出力ＡＮＤゲ゛一ト、１４０１：３
入力２出力混成低位レベルゲート、１５０９，１５１２
，１５１３：混合低位レベルゲート、１００６，１００
７，１４０６，１４０７，１５０８，１５０２，１５１
０，１５０５，１５０６，１５１１：エミツタフオロア
、１５０１：単１入力高位レベルゲート、１４１１，１
３１１，１２１１，１１１１，１０１１：３入力３出力
混成差動低位レベルゲート、１００９，１０１０，１４
０９，１４１０，１５０３：差動高位レベルゲート、１
００２：３入力２出力差動高位レベルゲート、 １０１
４，１０１５，１４１４，１４１５：レベルシフタ、１
００８，１４０８：差動出力バツフア、１００３，１０
０４，１００５，１０１２，１０１３，１４０３，１４
０４，１４０５，１４１２，１４１３，１５０４，１５
０７：差動低位レベルゲート。
Claims (1)
- １ 電流モードロジック（ＣＭＬ）で構成され、付加的
なリセット能力および非機能テスト能力を備えるＪ−Ｋ
型マスター／スレーブレジスタにおいて、各々の記憶装
置段に、タンデム接続された入力部、マスター／スレー
ブラッチ部およびバッファ出力部を有する複数のシング
ルビット記憶装置段と、第１の制御信号に応答し、１つ
の前記記憶装置段を除く各前記記憶装置段のマスター／
スレーブラッチ部の出力端子を別の前記記憶装置段の入
力部の入力端子に接続する装置と、第２の制御信号に応
答し、全ての前記記憶装置段をリセットする装置と、レ
ジスタ非機能テスト要求を表示する入力信号を受取つて
前記第１の制御信号を発生するとともに、レジスタクリ
ア要求を表示する信号に応答して前記第２の制御信号を
発生する制御部と、を具備し、前記第１の制御信号が発
生されているとき、別の前記記憶装置段のマスター／ス
レーブラッチ部の出力端子に接続されない入力部を有す
る１の前記記憶装置段に供給されるテスト信号に応答し
て、別の前記記憶装置段の入力部に接続されないマスタ
ー／スレーブラッチ部を有する前記記憶装置段の出力か
らテスト結果信号を発生させることを特徴とするＪ−Ｋ
型マスター／スレーブレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53152970A JPS5913118B2 (ja) | 1978-12-11 | 1978-12-11 | 付加的リセット能力および非機能テスト能力を有するｊ−ｋ型マスタ−／スレ−ブレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53152970A JPS5913118B2 (ja) | 1978-12-11 | 1978-12-11 | 付加的リセット能力および非機能テスト能力を有するｊ−ｋ型マスタ−／スレ−ブレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5580890A JPS5580890A (en) | 1980-06-18 |
| JPS5913118B2 true JPS5913118B2 (ja) | 1984-03-27 |
Family
ID=15552120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53152970A Expired JPS5913118B2 (ja) | 1978-12-11 | 1978-12-11 | 付加的リセット能力および非機能テスト能力を有するｊ−ｋ型マスタ−／スレ−ブレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913118B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62126115U (ja) * | 1986-02-01 | 1987-08-11 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268335A (en) * | 1975-12-02 | 1977-06-07 | Honeywell Inf Systems | Nnbit register using cml circuit |
-
1978
- 1978-12-11 JP JP53152970A patent/JPS5913118B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268335A (en) * | 1975-12-02 | 1977-06-07 | Honeywell Inf Systems | Nnbit register using cml circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62126115U (ja) * | 1986-02-01 | 1987-08-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5580890A (en) | 1980-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7046041B1 (en) | Structures and methods of implementing a pass gate multiplexer with pseudo-differential input signals | |
| CA1258498A (en) | Cmos programmable logic array | |
| US6133753A (en) | Tri-state input detection circuit | |
| JPS5925421A (ja) | 同期式論理回路 | |
| TWI807305B (zh) | 反相輸出動態d觸發器 | |
| US6008670A (en) | Differential CMOS logic family | |
| US4107549A (en) | Ternary logic circuits with CMOS integrated circuits | |
| US7816946B1 (en) | Inverting flip-flop for use in field programmable gate arrays | |
| US4092522A (en) | 5-Bit counter/shift register utilizing current mode logic | |
| JPS62220028A (ja) | 論理回路 | |
| JP2990785B2 (ja) | 論理回路 | |
| JPH01166128A (ja) | キャリィルックアヘッド回路 | |
| JPS5913118B2 (ja) | 付加的リセット能力および非機能テスト能力を有するｊ−ｋ型マスタ−／スレ−ブレジスタ | |
| Pasternak et al. | GaAs MESFET differential pass-transistor logic | |
| JPS6010910A (ja) | ラツチ回路アレイ | |
| JP3580483B2 (ja) | クロックパルス発生器、空間光変調器およびディスプレイ | |
| JP3072887B2 (ja) | フィールドプログラマブルゲートアレイ | |
| JP3072888B2 (ja) | フィールドプログラマブルゲートアレイ | |
| CA1129017A (en) | J-k flip flap utilizing current mode logic with non-functional test capability | |
| CA1109128A (en) | Ternary logic circuits with cmos integrated circuits | |
| CA1100196A (en) | Ternary logic circuits with cmos integrated circuits | |
| JP3209399B2 (ja) | ゲートアレイ集積回路 | |
| JP3225079B2 (ja) | 半導体集積回路 | |
| Marston | Modern CMOS circuits manual | |
| Hardy et al. | Logic gates |