JPS5930302B2 - プログラムカノウノシユウセキロンリカイロ - Google Patents

プログラムカノウノシユウセキロンリカイロ

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JPS5930302B2
JPS5930302B2 JP50140135A JP14013575A JPS5930302B2 JP S5930302 B2 JPS5930302 B2 JP S5930302B2 JP 50140135 A JP50140135 A JP 50140135A JP 14013575 A JP14013575 A JP 14013575A JP S5930302 B2 JPS5930302 B2 JP S5930302B2
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matrix
transistor
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    • H03K19/096—Synchronous circuits, i.e. using clock signals

Description

【発明の詳細な説明】 この発明はプログラム可能の集積論理回路であつて、ア
ンドマトリクス、オアマトリクスおよび反結合回路を持
ち、アンドマトリクス中で入力Ｅ１乃至Ｅｎがそれぞれ
行の線と接続され、アンドマトリクスの出力がそれぞれ
列の線と接続され、アンドマトリクスのそれぞれの出力
がオアマトリクスのそれぞれの入力と接続され、オアマ
トリクス中で出力Ａ１乃至Ａｎがそれぞれ行の線と接続
され、オアマトリクスの出力の情報は反結合回路を経て
アンドマトリクス中に反結合され、そこでアンドマトリ
クスの入力に次に印加された情報と論理結合可能であり
、アンドマトリクスおよびオアマトリクス中で各個の行
と列の線の交叉点に、マトリクスのプログラミングに対
応して、トランジスタが配置されるか或は配置されない
ようになつたものに係る。
簡単にＰＬＡとも呼ばれるこの形式の論理回路は公知で
ある。
例えば刊行物、ニユーヨーク市マグロービル社の１９７
２年発行のＷ．ＣａｒｒおよびＪ．Ｍｉｚｅ著「ＭＯＳ
／ＬＳＩｄｅｓｉｇｎａｎｄａｐｐｌｉｃａｔｉＯｎ」
第２２９頁乃至第２５８頁にかかる論理回路が記載され
ている。この論理回路は主としてアンドゲート、オアゲ
ートおよび所属の制御回路、反結合および出力回路から
成る。第１図にかかる公知の回路のプロツク接続図を示
す。１はアンドマトリクス、２はオアマトリクスを示す
。
アンドマトリクス１の入力Ｅ１乃至Ｅｎに印加される信
号はマトリクス１および２中で論理結合される。この論
理結合の結果はオアマトリクス２の出力Ａ１乃至Ａｎに
達する。反結合回路３の入力Ｅ，′乃至Ｅｎ′にはやは
り論理信号が印加される。反結合回路３において情報は
所定の時間だけ遅らされ、よつてアンドマトリクス１の
入力Ｅ，乃至Ｅｎに次の情報が入力された際、この情報
は、今や反結合装置の出力Ａ，′乃至Ａｎ′に存在する
先行の情報と論理的に結合され得る。之により時間的な
偏移を持つ論理関数（いわゆるシーケンシヤル論理）も
プログラム可能の論理回路により実現することができる
。マトリクス１および２は固定値メモリであり、その際
アンドマトリクス１において入力Ｅ１乃至Ｅｎはそれぞ
れ行の線と接続され、アンドマトリクス１の出力Ｐ１乃
至Ｐｎはそれぞれ列の線と接続される。
オアマトリクス２において出力Ａ１乃至Ａｎはそれぞれ
行の線と接続され、オアマトリクス２の入力、すなわち
アンドマトリクス１の出力Ｐ，乃至Ｐｎはマトリクス２
のそれぞれ列の線と接続される。各個のマトリクス１お
よび２はプログラミングされた固定値メモリであり、そ
の際プログラミングの形式に従い、行の線と列の線の交
叉点に、トランジスタが存在し或は存在しない。かがる
回路の欠点は、動作が比較的緩慢なことにある。何とな
れば固定値メモリの各個のゲートの出力における容量を
、抵抗として接続された負荷トランジスタを経て充電し
なければならないからである。従つてこの発明の目的は
、上記の公知の論理回路に比較して、動作速度並びに収
容密度を高めることのできるプログラム可能の集積論理
回路を得ることにある。
この目的は本発明によれば、特許請求の範囲に記載され
た構成により達成される。
この発明の論理回路のダイナミツク動作の際損失エネル
ギーが低下されることは有利である。
何となれば公知の回路とは反対に、インバータを経て横
電流が流れないからである。他の著しい利点は、反結合
フリツプフロツプの代りにこの発明による１段のダイナ
ミツクシフトレジスタを使用することにより、公知の論
理回路におけるよりも所要面積が著しく小さい点にある
。
次にこの発明を図面について詳説する。第１図は公知の
前述の論理回路のプロツク接続図、第２図はダイナミツ
ク技術におけるこの発明の論理回路、第３図は第２図の
回路に対するクロツクプログラムを示す。
第２図はダイナミツク技術におけるこの発明の論理回路
を示し、その際第１図に関連して既に述べた各部には対
応する参照記号を付けてある。
簡単のために第２図において、アンドマトリクス１中に
は１個のトランジスタのみを持つ１個の入力Ｅ１のみを
、しかしてオアマトリクス２中には１個のトランジスタ
２４のみを持つ所属の列と所属の出力Ａ１とを示す。ア
ンドマトリクス１中で入力Ｅ１は直接か、或は第２図に
示すようにゲート１７を経て、トランジスタ１２のゲー
ト端子１２１と、および第１行の他のトランジスタ（之
は複数の行および列の線の間の他の交叉点に存在する）
の図示しないゲート端子と接続される。
トランジスタ１２は一方において図から分かるように、
アンドマトリクス１並びにオアマトリクス２中の第１列
の線を表わす所の線１１３と接続される。線１１３には
、ゲート端子１１２に印加されるクロツクＴ，により制
御可能のトランジスタ１１を経て、端子１１１に印加さ
れる給電電位ＵＤＤが印加され得る。トランジスタ１２
は他方において、上述のゲート１７が存在する際）線１
４２を経て他の電位と固定的に接続されるか、或はゲー
ト１７が存在しない場合には、トランジスタ１４を経て
上記他の電位に接続可能である。このトランジスタ１４
はそのゲート端子１４１に印加されるクロツクＴ，′に
より制御可能であり、かつ線１４２と接続されている。
上記電位はトランジスタ１４の端子１４３に印加される
。給電電位ＵＤＤと別の電位との差が給電電圧を与える
。第１列の線を表わす線１１３に、図から分かる仕方で
この発明により、メモリコンデンサ１５が接続され、こ
のメモリコンデンサの他方の電極は殊に別の電位にある
。このメモリコンデンサ１５は固有のものとして実現す
る必要は無く、むしろ線容量およびトランジスタ２１，
２４のゲート容量により形成すると良い。例えばクロツ
クパルスＴ１がトランジスタ１１のゲート端子１１２に
印加されたとき、このトランジスタは導通し、線１１３
を経てこのトランジスタと接続されたコンデンサ１５が
電圧ＵＤＤに充電される。
クロツクＴ１の印加中端子１１１からトランジスタ１１
，１２を経て横電流が流れないように、この発明によれ
ばクロツクＴ１と同時にトランジスタ１４が、そのゲー
ト端子１４１に印加されるクロツクＴ／の補助により阻
止される。更にこの発明の別の構成によれば、既に簡単
に記述したように、トランジスタ１４は存在しない。こ
の場合第１行１７３の入力Ｅ，にゲート１７が備えられ
る。このゲートの一方の入力１７１は同時に入力Ｅ，を
表わし、他方の入力１７２はクロツクＴ１の反転である
クロツクＴｌＩと接続される。ゲート１７の出力は線１
７３と接続される。入力Ｅ１に情報が与えられかつトラ
ンジスタ１１が導通した際、ゲート１７はトランジスタ
１１，１２を経て流れる横電流を除去するために、クロ
ツクＴ，Ｉにより阻止される。オアマトリクス２中で第
１列の線１１３に、トランジスタ２４のゲート端子２４
１が接続される。
このトランジスタは出力Ａ１と接続された行に属する。
トランジスタ２４と同様に線１１３と接続されかつ他の
出力に属する他のトランジスタは、図を簡単にするため
示して無い。トランジスタ２４は一方において線２４３
を経て出力Ａ，と接続される。図から分かる仕方でこの
線２４３とメモリコンデンサ２８の電極が接続される。
このコンデンサは固有のものとして実現せずに、むしろ
線２４３の線容量により形成すると良い。コンデンサの
他方の電極は他の電位と接続すると良い。ゲート端子２
６２に印加されるクロツクＴ２により制御可能のトラン
ジスタ２６を経て、トランジスタ２６の点２６１に印加
された給電電位が線２４３に印加されることができる。
トランジスタ２４は他方において線２５２を経てトラン
ジスタ２５と接続され、このトランジスタ２５を経て、
点２５３に印加された他の電位が線２５２に印加可能で
ある。この目的でトランジスタ２５は、クロツクＴ２′
が印加されるゲート端子２５１を経て制御可能である。
マトリクス２中に形成された情報は、また反結合の目的
で、反結合回路３の入力Ｅ／に印加されるべきである。
この目的でトランジスタ２１のゲート端子２１１が線１
１３と接続される。一方においてトランジスタ２１は線
２２３を経て反結合回路３の入力Ｅ，′と接続される。
線２２３の線容量によつて形成されると良いメモリコン
デンサ２７の一方の電極がこの線２２３と接続される。
コンデンサ２７の他方の電極には他の電位が印加される
と良い。ゲート端子２２２に印加されるクロツクＴ２に
より制御可能のトランジスタ２２を経て線２２３には、
端子２２１に印加された給電電位ＵＤＯが印加可能であ
る。トランジスタ２１は他方において線２３２を経てト
ランジスタ２３と接続される。このトランジスタ２３を
経て、点２３３に印加された他の電位を線２３２に印加
することができる。この目的でトランジスタ２３はその
ゲート端子２３１に印加されるクロツクＴ，′により制
御可能である。反結合回路３の出力１６２は線１６１を
経て、アンドマトリクス１の入力Ｅ１に所属する行のト
ランジスタ１３のゲート端子１３１と接続される。この
トランジスタは図から分かる仕方で一方において線１１
３と、他方において線１４２と接続される。ゲート１６
を備え、これにより、反結合回路３の出力に存在する情
報をアンドマトリクス中に書込む時刻を正確に決定でき
ると有利である。
この目的でゲート１６の入力を反結合回路の出力１６２
と接続する。ゲート１６の他の入力１６３にクロツクＴ
，Ｉを印加する。ゲート１６の出力は１６１と接続され
る。反結合回路３はクロツク制御されるマスタースレー
ブフリツプフロツプから成ると有利である。
その際フリツプフロツプはＪＫ或はＤフリツプフロツプ
であることができる。以下にこの発明による上記の論理
回路の作用を第３図を参照して説明する。
オアマトリクス中のトランジスタ１１はクロツクＴ１に
より制御される。このトランジスタのゲート端子１１２
に丁度クロツクパルスＴ１が印加されたとき、トランジ
スタ１１は導通し、コンデンサ１５は端子１１１に印加
された給電電位Ｕ。Ｏに充電される。さてクロツクＴ，
の印加中端子１１１からトランジスタ１１，１２を経て
横電流が流れ得ないように、クロツクＴ１と同時にトラ
ンジスタ１４が、Ｔ１の反転されたクロツクＴ／により
阻外される。更にこの発明によりトランジスタ１４の代
りに情報入力Ｅ，にゲーカ７を備える場合、ゲート１７
はクロツクＴ１と同時に入力１７２に印加されたクロツ
クＴ，Ｉにより阻止される。
その際クロックＴ，″はＴ１の反転である。すなわち、
マトリクス１はトランジスタ１４か或はゲート１７によ
り実現することができる。
マトリクスがトランジスタ１４により実現される場合に
は、情報入力Ｅ１乃至ＥＯは直接にマトリクス中に導入
することができる。之に反しトランジスタ１４を放棄す
る場合には、情報入力はゲート１７を経て導入しなけれ
ばならない。第３図において上記の記述は時刻ｔ１およ
びＴ２の間の時間中に遂行される。時刻Ｔ２においてク
ロツクＴｌ，Ｔ／，ＴｌＩの終了の際トランジスタ１１
は阻止される。それに対応してこの時刻にトランジスタ
１４か或はゲート１７が導通する。入力に印加された情
報に応じて、アンドマトリクス１の交叉点に存在するト
ランジスタが導通し或は閉塞する。第２図の例において
入力Ｅ１に印加された情報に応じてトランジスタ１２は
導通し或は閉塞する。このことは、メモリコンデンサ１
５がトランジスタ１２の導通の際放電し、トランジスタ
１２の閉塞の際充電電荷を維持することを意味する。こ
の情報は線１１３を経て、この線と接続されたトランジ
スタ２１，２４に達する。オアマトリクス２中で時刻Ｔ
２においてトランジスタ２２，２６がクロツクＴ２によ
り導通される。之によりメモリコンデンサ２７，２８が
端子２２１，２６１の電位に充電されるようになる。同
時に、すなわち時刻Ｔ２においても、クロツクＴ２の反
転であるクロツクＴ２′によりトランジスタ２３，２５
が閉塞され、このことはトランジスタ２１，２４のソー
ス線が他の電位から分離されることを意味する。クロツ
クＴ２，Ｔ２′はクロツクＴｌ，Ｔ／或はＴ，″から時
間Ｔｐだけ遅らされる。時刻Ｔ３においてトランジスタ
２２，２６が閉塞され、トランジスタ２３，２５が導通
した後、情報は線２２３を経て反結合回路３の入力Ｅ／
に、および線２４３を経て出力Ａ１に達する。何となれ
ばトランジスタ２１，２４は、アンドマトリクスのコン
デンサ１５中に保有される情報に対応して閉塞され或は
導通するからである。この発明によれば反結合回路３は
、例えば冒頭に述べた刊行物の第１４７頁乃至第１６９
頁中に記載された、１段のダイナミツクシフトレジスタ
である。
情報はシフトレジスタ３を通過するのに時刻Ｔ２を必要
とし、次いで時刻Ｔ４に出力１６２に与えられる。ゲー
口６は、入力Ｅ１にも次の情報が印加されたとき、入力
１６３に印加されるクロツクＴ１″によりゲーカ７と同
時に導通される。この時刻に情報は線１６１を経てトラ
ンジスタ１３に達し、しかしてトランジスタ１２に印加
された新規に到達した情報と論理的に結合される。クロ
ツクＴ３，Ｔ４はダイナミツクシフトレジスタ中で情報
をシフトするのに役立つ。この発明の論理回路は相補チ
ヤネルＭＯＳトランジスタの技術によつて構成すると有
利である。
例えばトランジスタ１１はＮチヤネルトランジスタを、
しかしてトランジスタ１４はＰチヤネルトランジスタで
ある。かかる構成の際１つのクロツクパルスが必要なの
みである。この発明の論理回路の利点は、論理回路の高
い動作速度並びに所要面積の小さいことにある。
しかしすべてのダイナミツク技術におけるように、情報
は阻止電流によつて与えられる時間後に再び失われてし
まう。このような情報の崩壊を防止したい場合には、１
段のダイナミツクシフトレジスタをマスタースレーブフ
リツプフロツプ、例えばＪＫフリツプフロツプにより、
或はＤフリツプフロツプにより置換することができる。
その際同時にオアマトリクス２の出力Ａ，乃至Ａｎを、
クロツク制御されるスタテイツクフリツプフロツプを経
て引出すことができる。かかる回路は論理回路のクロツ
ク周波数を任意に底く選定することのできる利点を持つ
。
【図面の簡単な説明】
第１図は公知の論理回路のプロツク接続図、第２図はダ
イナミツク技術によるこの発明による論理回路の接続図
、第３図は第２図の回路に対するクロツクプログラムを
示す。 図において１はアマンドマトリクス、２はオアマトリク
ス、３は反結合回路、Ｅ１ないしＥｎは入力、Ａ，ない
しＡｎは出力、１３はマトリクスの列の線、１７３，２
４３は行の線、１５，２７，２８は容量、１６，１７は
アンドゲート、ＵＤＤは給電電圧。

Claims (1)

    【特許請求の範囲】
  1. １ アンドマトリクス、オアマトリクスおよび反結合回
    路を持ち、アンドマトリクスの各入力がそれぞれ行の線
    と接続され、アンドマトリクスの各出力がそれぞれ列の
    線と接続され、アンドマトリクスの各出力がオアマトリ
    クスのそれぞれの入力と接続され、オアマトリクスの各
    入力がオアマトリクスの列の線と接続され、オアマトリ
    クスの各出力がそれぞれ行の線と接続され、オアマトリ
    クスの出力の情報は反結合回路を経てアンドマトリクス
    中に反結合され、そこでアンドマトリクスの入力に次に
    印加された情報と論理結合可能であり、アンドマトリク
    スおよびオアマトリクス中で各個の行および列の線の間
    の交叉点に、マトリクスのプログラミングに対応して、
    選択的にトランジスタが配置されるようになつたものに
    おいて、アンドマトリクスの列の線１１３は第１のトラ
    ンジスタ１１を介して第１の時間の間給電電位（Ｕ＿Ｄ
    ＿Ｄ）に接続されること、アンドマトリクスの列の線は
    続く第２の時間の間、そのゲート端子１２１によりアン
    ドマトリクスの行の線１７３に結合されているプログラ
    ムのためのトランジスタ１２を介しておよび別の線１４
    ２を介して別の電位と接続され得ること、オアマトリク
    スの行の線２４３はそれぞれ第２のトランジスタ２６を
    介して第３の時間の間給電電位（Ｕ＿Ｄ＿Ｄ）に接続さ
    れること、オアマトリクスの列の線は、第２の時間に対
    して遅延して始まるところの第３の時間に続く第４の時
    間の間、そのゲート端子２４１によりオアマトリクスの
    列の線に結合されているプログラムのためのトランジス
    タ２４を介して、さらに付加的な線２５２および第２の
    トランジスタ２６に対して逆に駆動される第３のトラン
    ジスタ２５を介してそれぞれ前記別の電位に接続される
    ことを特徴とするプログラム可能の集積論理回路。
JP50140135A 1974-11-21 1975-11-21 プログラムカノウノシユウセキロンリカイロ Expired JPS5930302B2 (ja)

Applications Claiming Priority (1)

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DE2455178A DE2455178C2 (de) 1974-11-21 1974-11-21 Integrierte, programmierbare Logikanordnung

Publications (2)

Publication Number Publication Date
JPS5174542A JPS5174542A (ja) 1976-06-28
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JP50140135A Expired JPS5930302B2 (ja) 1974-11-21 1975-11-21 プログラムカノウノシユウセキロンリカイロ

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JP (1) JPS5930302B2 (ja)
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DE (1) DE2455178C2 (ja)
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