JP2002334573A

JP2002334573A - 磁気メモリ及びその書き込み方法

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Publication number: JP2002334573A
Application number: JP2001134193A
Authority: JP
Inventors: Daisuke Inoue; 大介井上
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2001-05-01
Filing date: 2001-05-01
Publication date: 2002-11-22

Abstract

(57)【要約】【課題】メモリセルのサイズを縮小して集積度を向上
させることが可能な磁気センサを利用した磁気メモリ及
びその書き込み方法を提供する。【解決手段】ソース、ドレインの一方が２つの領域に
分割されたＭＯＳトランジスタと、ＭＯＳトランジスタ
のチャネル領域に磁界を印加できる位置に配置され、磁
化方向によって情報を記録保持する磁性体とを備えた複
数のメモリセルがマトリクス状に配置された磁気メモリ
であって、記録する情報に応じた方向に磁性体を磁化さ
せるための磁界を発生する補助電流が流れる、ワード線
の形成方向に配列された複数の補助書き込み線と、補助
電流によって発生する磁界が磁性体に印加された状態で
磁性体の磁化方向を反転させるための磁界を発生する書
き込み電流が流れる、メモリセル毎に備えた磁性体の位
置で補助書き込み線と直交するように配列された複数の
書き込み線とを有する構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁性体の磁化方向
によって情報を記録保持し、ホール効果を利用して記録
された情報を再生する磁気メモリ（Magnetic Random Ac
cess Memory）、及びその書き込み方法に関する。

【０００２】

【従来の技術】従来、情報の記録再生が可能な半導体メ
モリとしてＤＲＡＭ（Dynamic RandomAccess Memory）
が広く普及している。ＤＲＡＭは、半導体集積回路内の
コンデンサに蓄積される電荷により情報の記録保持を行
うものであり、電源供給の停止によって記録されていた
情報が失われる揮発性のメモリである。なお、コンデン
サに蓄積された電荷は時間とともに減少するため、ＤＲ
ＡＭは定期的に電荷を補充するリフレッシュ動作を必要
とする。

【０００３】これに対して、情報の記録再生が可能であ
り、電源供給を停止しても記録された情報が失われない
不揮発性のメモリとして、現在、フラッシュメモリが主
に用いられている。しかしながら、フラッシュメモリは
書き込み時間がきわめて長いことや書き換え回数が１０
⁵〜１０⁶回程度に限られていること等の問題があるた
め、フラッシュメモリに替わる新しい不揮発性メモリが
望まれている。

【０００４】そのような不揮発性メモリとして、例え
ば、強誘電体メモリや磁性体薄膜を用いた磁気メモリが
開発されている。但し、強誘電体メモリは強誘電体膜の
材料選定とその製造プロセスの難易度が高く信頼性に問
題があるため現状では実用化に至っていない。一方、磁
性体薄膜を用いた磁気メモリ（Magnetic Random Access
Memory）は、繰り返し書き換え回数がほぼ無限回である
こと、放射線が入射されても記録内容の消失のおそれが
少ないこと等、従来の半導体メモリには無い優れた特徴
を備えている。

【０００５】近年、磁性体薄膜を用いた磁気メモリとし
て、巨大磁気抵抗（ＧＭＲ：GiantMagneto-Resistanc
e）素子またはトンネル接合型磁気抵抗（ＴＭＲ：spin
Tunneling Magneto-Resistance）素子等の磁気抵抗素子
を用いたものが開発されている。以下、特開２０００−
１３２９６１号公報を参照して上記磁気抵抗素子を用い
た磁気メモリについて説明する。

【０００６】図５は従来の磁気抵抗素子を用いた磁気メ
モリの構成を示す回路図である。

【０００７】図５に示すように、磁気抵抗素子を用いた
磁気メモリは、ＭＯＳ型電界効果トランジスタＭ１１〜
Ｍ３３（以下、単にＭＯＳトランジスタと称す）と、Ｇ
ＭＲ素子またはＴＭＲ素子から成る磁気抵抗素子Ｔ１１
〜Ｔ３３とによってメモリセルが構成され、該メモリセ
ルがマトリクス状に配置された構成である。なお、図５
はメモリセルが３行３列のマトリクス状に並べられた構
成を示しているが、実際にはさらに多くのメモリセルが
並べられた構成である。

【０００８】マトリクス状に配置された各メモリセルの
列毎にはビット線Ｂ１、Ｂ２、Ｂ３、…がそれぞれ設け
られ、行毎にはワード線Ｗ１、Ｗ２、Ｗ３、…がそれぞ
れ設けられている。ビット線Ｂ１、Ｂ２、Ｂ３、…には
ＭＯＳトランジスタのソースがそれぞれ接続され、ワー
ド線Ｗ１、Ｗ２、Ｗ３、…にはＭＯＳトランジスタのゲ
ートがそれぞれ接続されている。また、磁気抵抗素子の
一端はＭＯＳトランジスタのドレインに接続され、他端
は接地されている。さらに、磁気抵抗素子と近接した位
置には、該磁気抵抗素子の磁性層を所定方向に磁化させ
るための書き込み電流を流す書き込み線Ｊ１１〜Ｊ３３
がそれぞれ設けられている。

【０００９】磁気抵抗素子Ｒ１１〜Ｒ３３は、保磁力の
異なる２つの磁性層とそれらの間に挟まれた非磁性層と
を備えた構成であり、これら２つの磁性層の磁化方向が
同一であるか逆であるかによって異なった抵抗値を持つ
素子である。

【００１０】図５に示した複数のメモリセルのうち、例
えば、ＭＯＳトランジスタＭ２１及び磁気抵抗素子Ｒ２
１を有するメモリセルに情報を書き込む場合は、書き込
み線Ｊ２１に書き込み電流を流して磁気抵抗素子Ｔ２１
の磁性層を所定方向に磁化させ、異なる２値の抵抗値の
いずれか一方に設定することで情報をバイナリデータと
して記録する。

【００１１】一方、磁気抵抗素子Ｔ２１に記録されたデ
ータを読み出す場合は、ワード線Ｗ１にバイアス電圧を
印加してＭＯＳトランジスタＭ２１をオンさせ、ビット
線Ｂ２から磁気抵抗素子Ｔ２１に流れる電流を検出して
磁気抵抗素子Ｔ２１の抵抗値を求め、その値から記録さ
れていたデータを再生する。

【００１２】磁気抵抗素子を用いた磁気メモリでは、磁
気抵抗素子自体に電流を流してその抵抗値を検出し、抵
抗値の違いをバイナリデータとして読み取るため、磁気
抵抗素子には検出が容易な抵抗値であると共に抵抗値の
変化率を検出するのに十分なＭＲ比であることが要求さ
れ、それらを実現する材料の組み合わせが課題となる。

【００１３】磁性体薄膜を用いた磁気メモリの他の構成
として、ホール効果を利用する磁気センサをメモリセル
として用いるものが現在開発されつつある。ホール効果
を利用する磁気センサとしては、例えば、1985 IEEE JO
URNAL OF SOLID-STATE CIRCUITS, vol.SC-20, No.3 p81
9（以下、従来文献と称す）で、図６に示すような構造
が提案されている。

【００１４】図６はホール効果を利用する磁気センサの
構造を示す平面図である。

【００１５】図６に示す磁気センサは、ＭＯＳトランジ
スタに１つのソース領域（Source）と２つのドレイン領
域（Drain1, Drain2）とを備え、ＭＯＳトランジスタの
ゲート電極（Gate）直下のチャネル領域に対して垂直方
向に検出対象である磁界Ｂを印加する構造である。

【００１６】このような構造の磁気センサでは、ホール
効果によってソースから２つのドレインに流れる電流値
に差が生じ、その差が磁界の強さに依存するため、電流
値の差を検出することで磁気センサとして利用すること
ができる。

【００１７】また、図６に示した構造の磁気センサは、
ＭＯＳトランジスタのチャネル領域に印加する磁界の方
向によって、２つのドレインに流れる電流の大小関係を
反転させることができる。したがって、ＭＯＳトランジ
スタのゲート近傍に磁化方向の制御が可能な磁性体を設
ければ、任意の情報を磁性体の磁化方向によってバイナ
リデータとして記録可能なメモリセルとしても利用する
ことができる。

【００１８】ところで、上記ＩＥＥＥの文献は、図６に
示した構造がホール効果により２つのドレインに流れる
電流値に差が生じることを確認し、磁気センサとして利
用可能なことを示しているだけであり、メモリセルとし
て利用するための構造については何も記載されていな
い。以下、図６に示した磁気センサを利用したメモリセ
ルの構造について図面を用いて説明する。

【００１９】図７は磁気センサを利用したメモリセルの
一構成例を示す断面図である。なお、図７ではＮ型のＭ
ＯＳトランジスタをメモリセルに用いる例を示している
が、Ｐ型のＭＯＳトランジスタをメモリセルに用いる構
成であってもよい。

【００２０】図７に示すように、磁気センサを利用した
メモリセルは、Ｐ型半導体基板１に形成されたＭＯＳト
ランジスタ２と、該ＭＯＳトランジスタ２のゲート電極
３上に層間絶縁膜４を挟んで形成された磁性体膜５とを
備え、各ＭＯＳトランジスタ２がＬＯＣＯＳ（Local Ox
idation of Silicon）酸化膜６により分離された構造で
ある。

【００２１】ＭＯＳトランジスタ２のドレイン７は、図
６に示した磁気センサと同様に２つの領域に分割された
構造であり、磁性体膜５はＭＯＳトランジスタ２のチャ
ネル領域８に対して垂直方向に磁界を印加する位置に配
置されている。なお、層間絶縁膜４は、ＭＯＳトランジ
スタ２のゲート電極３と磁性体膜５とを絶縁するもので
あり、例えば、磁性体膜５が絶縁物の場合は無くてもよ
い。また、上記説明ではドレイン７が２つの領域に分割
されているとしているが、ソース９が２つの領域に分割
されていてもよい。

【００２２】図７に示したメモリセルに情報を書き込む
場合、磁性体膜５の近傍に配置した不図示の書き込み
線、あるいはＭＯＳトランジスタ２をオンさせてチャネ
ル領域８に所定の書き込み電流を流し、該書き込み電流
により発生する磁界を磁性体膜５に印加することで磁性
体膜５を所定の方向に磁化させる。このとき、書き込み
電流の流れる方向によって磁性体膜５の磁化方向を制御
することができるため、磁化方向により任意の情報をバ
イナリデータとして記録することができる。

【００２３】書き込み電流は、後述する情報の読み出し
時にＭＯＳトランジスタ２に流す電流よりも大きな値に
設定する必要があるため、２つに分割されたドレインを
スイッチ等によって短絡させる。このようにすること
で、ＭＯＳトランジスタ２のゲート幅Ｗが読み出し時の
およそ２倍になるため、電流駆動能力を高めることがで
きる。

【００２４】一方、図７に示したメモリセルから情報を
読み出す場合、ゲート電極３に所定のバイアス電圧を印
加してＭＯＳトランジスタ２をオンにさせ、ソース９と
２つのドレイン７間にそれぞれ電流を流し、それらの電
流値の大小関係を検出することで「１」または「０」の
情報を再生する。なお、情報の読み出し時にＭＯＳトラ
ンジスタ２に流す電流は、磁性体膜５が磁化されない程
度の値に設定する。また、情報の書き込み時に短絡させ
ていた２つのドレイン７は上記スイッチ等をオフさせる
ことで再び分離させる。

【００２５】次に、図７に示したメモリセルを利用した
従来の磁気メモリについて図面を用いて説明する。

【００２６】図８は従来の磁気センサを利用した磁気メ
モリの一構成例を示す回路図であり、図９は図８に示し
た磁気メモリが有するメモリセル及び書き込み線の構造
を示す斜視図である。なお、図８は図７に示したメモリ
セルが３行３列のマトリクス状に並べられた構成を示し
ている。

【００２７】図８に示すように、磁気センサを利用した
磁気メモリは、ＭＯＳトランジスタＭ１１〜Ｍ３３と、
該ＭＯＳトランジスタＭ１１〜Ｍ３３のゲート近傍に配
置された磁性体膜Ｆ１１〜Ｆ３３とによってメモリセル
が構成され、複数の該メモリセルがマトリクス状に配置
された構成である。マトリクス状に配置された各メモリ
セルの列毎には書き込み線Ｊ１、Ｊ２、Ｊ３、…がそれ
ぞれ設けられ、行毎にはワード線Ｗ１、Ｗ２、Ｗ３、…
がそれぞれ設けられている。

【００２８】また、２つに分割されたドレインを書き込
み時に短絡させるための第１のスイッチＳＷ１と、メモ
リセルに書き込むべき情報である「１」または「０」の
データに応じて書き込み線に「＋」、または「−」の電
流を供給するための第２のスイッチＳＷ２とをメモリセ
ルの列毎にそれぞれ備えている。

【００２９】ワード線Ｗ１、Ｗ２、Ｗ３、…にはＭＯＳ
トランジスタのゲートがそれぞれ接続され、書き込み線
Ｊ１、Ｊ２、Ｊ３、…にはＭＯＳトランジスタのソー
ス、及びドレインがそれぞれ接続される。

【００３０】上述したように、ＭＯＳトランジスタのド
レインは２つの領域に分割されているため、書き込み線
Ｊ１、Ｊ２、Ｊ３、…は、２つのドレインに対応して設
けられた第１の書き込み線Ｊｖｄｄ１、及び第２の書き
込み線Ｊｖｄｄ２と、ＭＯＳトランジスタのソースに接
続される第３の書き込み線Ｊｖｓｓとを備えた構成であ
る。なお、ＭＯＳトランジスタのソースが２つの領域に
分割されている場合は、第１の書き込み線、及び第２の
書き込み線はそれぞれ２つのソースに対応して設けら
れ、第３の書き込み線はドレインに接続される。図８で
は、これらＪｖｄｄ１、Ｊｖｄｄ２、及びＪｖｓｓの各
書き込み線をまとめて書き込み線Ｊ１（Ｊ２、Ｊ３、
…）として表している。

【００３１】情報の書き込み時、第１の書き込み線Ｊｖ
ｄｄ１及び第２の書き込み線Ｊｖｄｄ２はスイッチＳＷ
１により短絡されて所定の電源電圧Ｖｄｄがそれぞれ印
加され、第３の書き込み線Ｊｖｓｓには所定の基準電圧
Ｖｓｓが印加される。また、第１の書き込み線Ｊｖｄｄ
１及び第２の書き込み線Ｊｖｄｄ２には情報を読み取る
ための不図示のセンスアンプ部が接続され、第３の書き
込み線Ｊｖｓｓには所定の電源電圧Ｖｄｄが印加され
る。

【００３２】図９に示すように、メモリセルは、図７と
同様に、Ｐ型半導体基板の表面近傍にＬＯＣＯＳ酸化膜
６によって分離されたＭＯＳトランジスタ（図９では、
ＮＭＯＳ型電界効果トランジスタ）２が形成され、該Ｍ
ＯＳトランジスタ２のゲート電極３上に磁性体膜５が配
置された構造である。ＭＯＳトランジスタ２のドレイン
はＳｉＯ₂等の絶縁膜によって２つの領域に分離され、
一方のドレイン（Ｄ１）７ａには第１の書き込み線Ｊｖ
ｄｄ１が接続され、他方のドレイン（Ｄ２）７ｂには第
２の書き込み線Ｊｖｄｄ２が接続される。また、ＭＯＳ
トランジスタ２のソース（Ｓ）９には第３の書き込み線
Ｊｖｓｓが接続される。

【００３３】次に、図８に示した磁気メモリに対する情
報の書き込み方法について説明する。なお、以下では磁
性体膜Ｆ１１〜Ｆ３３に書き込まれた情報を読み出す時
には上記書き込み線Ｊ１、Ｊ２、Ｊ３、…をそれぞれ読
み出し線と呼ぶことにする。

【００３４】図８に示した磁気メモリのうち、例えば、
ＭＯＳトランジスタＭ２２及び磁性体膜Ｆ２２から成る
メモリセルに情報を書き込む場合、まず、対応する第１
のスイッチＳＷ１をオンにして第１の書き込み線Ｊｖｄ
ｄ１及び第２の書き込み線Ｊｖｄｄ２を短絡させ、書き
込みデータ（Ｄａｔａ）に応じて第２のスイッチＳＷ２
にＶｈｉｇｈまたはＶｌｏｗのいずれか一方を出力させ
る。

【００３５】例えば、メモリセルに「１」の情報を書き
込む場合は、第１の書き込み線Ｊｖｄｄ１及び第２の書
き込み線Ｊｖｄｄ２にＶｈｉｇｈ（図８の「＋」）を印
加し、メモリセルに「０」の情報を書き込む場合は、第
１の書き込み線Ｊｖｄｄ１及び第２の書き込み線Ｊｖｄ
ｄ２にＶｌｏｗ（図８の「−」）を印加する。また、第
３の書き込み線Ｊｖｓｓには基準電圧Ｖｓｓを印加して
おく。なお、Ｖｈｉｇｈは基準電圧Ｖｓｓより大きい値
（Ｖｓｓ＋ΔＶ）であり、Ｖｌｏｗは基準電圧Ｖｓｓよ
り小さい値（Ｖｓｓ−ΔＶ）である。

【００３６】続いて、情報を書き込むメモリセルに対応
するワード線（ここでは、Ｗ２）にバイアス電圧（例え
ば、Φ（Ｖ））を印加し、ＭＯＳトランジスタＭ２２を
オンさせる。ワード線Ｗ２に印加するバイアス電圧Φ
（Ｖ）は、例えば、上述した情報の読み出し時に第１の
読み出し線（第１の書き込み線Ｊｖｄｄ１）及び第２の
読み出し線（第２の書き込み線Ｊｖｄｄ２）に流れる電
流（以下、読み出し電流と称す）Ｉの２倍の電流２Ｉが
書き込み電流として流れるように設定する。

【００３７】このとき、ＭＯＳトランジスタＭ２２の２
つのドレインにはそれぞれ電流２Ｉが流れるため、ＭＯ
ＳトランジスタＭ２２のチャネル領域及びソースにはそ
れぞれ４Ｉの書き込み電流が流れる。磁性体膜Ｆ２２
は、ＭＯＳトランジスタＭ２２のチャネル領域に流れる
書き込み電流の方向に応じて発生した磁界によって磁化
され、所望の情報がメモリセルに記録される。なお、図
９では第２の書き込み線Ｊｖｄｄ２を磁性体膜Ｆ２２の
直上に配置して、第２の書き込み線Ｊｖｄｄ２に流れる
書き込み電流により発生する磁界も磁性体膜Ｆ２２を磁
化させるために利用している。

【００３８】図１０は図８に示した磁気メモリのメモリ
セルのレイアウトを示す平面図である。なお、図１０は
図７に示したメモリセルが４行４列のマトリクス状に並
べられた構造を示している。

【００３９】図１０ではマトリクス状に配列されたメモ
リセルの各列毎にワード線（第１の金属配線層：Ｍｅｔ
ａｌ１）が形成され、各行毎に第１の書き込み線Ｊｖｄ
ｄ１、第２の書き込み線Ｊｖｄｄ２、及び第３の書き込
み線Ｊｖｓｓがそれぞれ形成された構造を示している。

【００４０】図１０に示すように、メモリセルのＭＯＳ
トランジスタは、ソースＳとドレインＤ１、Ｄ２間にポ
リシリコン膜（Ｐｏｌｙ-Ｓｉ）から成るゲート電極３
が成膜され、該ゲート電極３上に磁性体膜５が配置され
た構造である。

【００４１】また、図１０では、ＭＯＳトランジスタの
ドレインＤ１と第１の書き込み線Ｊｖｄｄ１、及びソー
スＳと第３の書き込み線Ｊｖｓｓがそれぞれヴィアホー
ル１１を介して接続され、ドレインＤ２と第２の書き込
み線Ｊｖｄｄ２がコンタクトホール１２を介して接続さ
れた様子を示している。

【００４２】上述したように、図１０に示したメモリセ
ルが有するＭＯＳトランジスタは、ドレインがＤ１とＤ
２とに分離された構造であり、ドレインＤ１とＤ２に流
れる電流値の差ΔＩを検出することで「１」または
「０」の情報を読み出すことができる。

【００４３】次に、図８に示した磁気メモリからの情報
の読み出し方法について図１１を用いて説明する。

【００４４】図１１は図８に示した磁気メモリから情報
を読み出すためのセンスアンプ部の構成を示す回路図で
ある。

【００４５】図８に示した磁気メモリのうち、例えば、
ＭＯＳトランジスタＭ２２及び磁性体膜Ｆ２２から成る
メモリセルに記録された情報を読み出す場合、まず、対
応する第１のスイッチＳＷ１をオフにして第１の読み出
し線Ｊ２（第１の書き込み線Ｊｖｄｄ１）及び第２の読
み出し線Ｊ２’（第２の書き込み線Ｊｖｄｄ２）を分離
させ、第３の書き込み線Ｊｖｓｓに所定の電源電圧Ｖｄ
ｄを印加する。

【００４６】続いて、情報を読み出すメモリセルに対応
するワード線（ここでは、Ｗ２）に所定のバイアス電圧
を印加し、ＭＯＳトランジスタＭ２２をオンさせる。ワ
ード線Ｗ２に印加するバイアス電圧は、例えば、磁性体
膜Ｆ２２が磁化されていないときに第１の読み出し線及
び第２の読み出し線に電流Ｉ（読み出し電流）が流れる
ような値に設定すればよい。

【００４７】このとき、第１の読み出し線Ｊ２及び第２
の読み出し線Ｊ２’には、磁性体膜の磁化方向に対応し
て電流差ΔＩが生じるため、図１１に示したセンスアン
プ部によってその差電流を検出することで、メモリセル
に記録されていた情報を再生することができる。

【００４８】図１１に示すように、センスアンプ部は、
第１の読み出し線Ｊ２に直列に接続されたＭＯＳトラン
ジスタＱ１と、第２の読み出し線Ｊ２’に直列に接続さ
れたＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ
１とベースが共通に接続されたＭＯＳトランジスタＱ３
と、ＭＯＳトランジスタＱ２とベースが共通に接続され
たＭＯＳトランジスタＱ４と、電源ＶｄｄとＭＯＳトラ
ンジスタＱ３間に接続されるＭＯＳトランジスタＱ５
と、電源ＶｄｄとＭＯＳトランジスタＱ４間に接続さ
れ、ゲートがＭＯＳトランジスタＱ５のゲートと共通に
接続されたＭＯＳトランジスタＱ６とを有する構成であ
る。なお、図１１では、第１の書き込み線Ｊｖｄｄ１を
読み出し線Ｊ２と称し、第２の書き込み線Ｊｖｄｄ２を
第２の読み出し線Ｊ２’と称している。また、図１１で
は、読み出し線Ｊ２、Ｊ２’に接続されるセンスアンプ
部のみを記載しているが、センスアンプ部はマトリクス
状に配置されたメモリセルの各列毎にそれぞれ設けられ
る。

【００４９】図１１に示したセンスアンプ部は、ＭＯＳ
トランジスタＱ１のゲートとドレインが接続され、ＭＯ
ＳトランジスタＱ２のゲートとドレインが接続されてい
るため、ＭＯＳトランジスタＱ１とＱ３、及びＭＯＳト
ランジスタＱ２とＱ４がそれぞれカレントミラー回路を
構成している。また、ＭＯＳトランジスタＱ５のゲート
とドレインが接続されているため、ＭＯＳトランジスタ
Ｑ５とＱ６もカレントミラー回路を構成している。

【００５０】したがって、情報読み出し時に、第１の読
み出し線Ｊ２に流れる電流をＩ＋ΔＩとし、第２の読み
出し線Ｊ２’に流れる電流をＩ−ΔＩとすると、ＭＯＳ
トランジスタＱ４とＱ６の接続点からは検出電流２ΔＩ
が出力される。逆に、第１の読み出し線Ｊ２に流れる電
流をＩ−ΔＩとし、第２の読み出し線Ｊ２’に流れる電
流をＩ＋ΔＩとすれば、ＭＯＳトランジスタＱ４とＱ６
の接続点からは検出電流−２ΔＩが出力される。

【００５１】

【発明が解決しようとする課題】上述したように磁気セ
ンサを利用した従来の磁気メモリでは、選択されたＭＯ
Ｓトランジスタに電流を流すことで磁性体膜に情報を書
き込んでいる。したがって、磁性体膜を磁化させるのに
必要な大きな書き込み電流を得るためにはメモリセルの
ＭＯＳトランジスタのサイズを大きくしなければならな
い。

【００５２】このため、従来の磁気センサを利用した磁
気メモリでは集積度を向上させることが困難であるとい
う問題があった。

【００５３】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、メモリ
セルのＭＯＳトランジスタのサイズを縮小して集積度を
向上させることが可能な磁気センサを利用した磁気メモ
リ及びその書き込み方法を提供することを目的とする。

【００５４】

【課題を解決するための手段】上記目的を達成するため
本発明の磁気メモリは、ソースまたはドレインのいずれ
か一方が２つの領域に分割されたＭＯＳトランジスタ
と、該ＭＯＳトランジスタのチャネル領域に磁界を印加
できる位置に配置され、磁化方向によって情報を記録保
持する磁性体と、を備えた複数のメモリセルがマトリク
ス状に配置された磁気メモリであって、前記情報の書き
込み時に、記録する情報に応じた方向に前記磁性体を磁
化させるための磁界を発生する補助電流が流れる、ワー
ド線の形成方向に配列された複数の補助書き込み線と、
前記補助電流によって発生する磁界が前記磁性体に印加
された状態で前記磁性体の磁化方向を反転させるための
磁界を発生する書き込み電流が流れる、前記メモリセル
毎に備えた前記磁性体の位置で前記補助書き込み線と直
交するように配列された複数の書き込み線と、を有する
構成である。

【００５５】このとき、前記補助書き込み線は、前記情
報の書き込み時に、前記補助電流を流すためのスイッチ
が設けられたワード線を用いてもよい。

【００５６】一方、本発明の磁気メモリの書き込み方法
は、ソースまたはドレインのいずれか一方が２つの領域
に分割されたＭＯＳトランジスタと、該ＭＯＳトランジ
スタのチャネル領域に磁界を印加できる位置に配置さ
れ、磁化方向によって情報を記録保持する磁性体と、を
備えた複数のメモリセルがマトリクス状に配置された磁
気メモリに情報を書き込むための書き込み方法であっ
て、前記情報の書き込み時に、ワード線の形成方向に対
して、記録する情報に応じた方向に記録対象である磁性
体を磁化させるための磁界を発生させる補助電流を流
し、前記補助電流で発生する磁界が前記磁性体に印加さ
れた状態で、前記記録対象である磁性体の位置で前記補
助書き込み線と直交する方向に、該磁性体の磁化方向を
反転させるための磁界を発生させる書き込み電流を流す
方法である。

【００５７】このとき、前記補助電流をワード線に流し
てもよい。

【００５８】上記のような磁気メモリ及びその書き込み
方法では、情報の書き込み時に、ワード線の形成方向に
対して、記録する情報に応じた方向に記録対象である磁
性体を磁化させるための磁界を発生させる補助電流を流
し、補助電流で発生する磁界が磁性体に印加された状態
で、記録対象である磁性体の位置で補助書き込み線と直
交する方向に、該磁性体の磁化方向を反転させるための
磁界を発生させる書き込み電流を流すことで、磁性体に
情報を記録する際に、メモリセル内のＭＯＳトランジス
タに大電流を流す必要がなくなる。

【００５９】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。

【００６０】本発明の磁気メモリは、選択されたメモリ
セルに情報を書き込む際に、磁性体膜の磁化容易軸に対
して平行な方向に補助電流を流しておき、磁化容易軸に
対して垂直な方向に書き込み電流を流すことにより、補
助電流で発生する磁界と書き込み電流で発生する磁界と
によってそれらの交差部の磁性体膜だけを磁化反転させ
て情報を記録する構成である。

【００６１】（第１の実施の形態）図１は本発明の磁気
メモリの第１の実施の形態の構成を示す回路図であり、
図２は図１に示した磁気メモリのメモリセルのレイアウ
トを示す平面図である。なお、図１は図７に示した従来
と同様構造のメモリセルが３行３列のマトリクス状に並
べられた構成を示し、図２は図７に示した従来と同様構
造のメモリセルが４行４列のマトリクス状に並べられた
構造を示している。

【００６２】図１に示すように、本実施形態の磁気セン
サを利用した磁気メモリは、ＭＯＳトランジスタＭ１１
〜Ｍ３３と、該ＭＯＳトランジスタＭ１１〜Ｍ３３のゲ
ート近傍に配置された磁性体膜Ｆ１１〜Ｆ３３とによっ
てメモリセルが構成され、複数の該メモリセルがマトリ
クス状に配置された構成である。

【００６３】また、本発明の磁気メモリは、図１に示す
マトリクス状に配置された各メモリセルの行毎にワード
線Ｗ１、Ｗ２、Ｗ３、…がそれぞれ設けられ、各メモリ
セルの列毎に読み出し線Ｊ１、Ｊ２、Ｊ３、…、及び書
き込み線Ｒ１、Ｒ２、Ｒ３、…がそれぞれ設けられてい
る。本発明の磁気メモリでは、読み出し線Ｊ１、Ｊ２、
Ｊ３、…は、図８に示した従来の磁気メモリと異なって
データの読み出し時に専用に用いられる配線であり、書
き込み線Ｒ１、Ｒ２、Ｒ３、…はデータを書き込むため
に専用に用いられる配線である。

【００６４】また、本発明の磁気メモリでは、メモリセ
ルに情報を書き込む際にワード線Ｗ１、Ｗ２、Ｗ３、…
が補助電流を流すための補助書き込み線として用いら
れ、ワード線を所定の電位（例えば、接地電位）と接続
するためのスイッチＳＷが各ワード線毎にそれぞれ設け
られている。

【００６５】ワード線Ｗ１、Ｗ２、Ｗ３、…は、図８に
示した従来の磁気メモリと同様に、ＭＯＳトランジスタ
Ｍ１１〜Ｍ３３のゲートにそれぞれ接続され、読み出し
線Ｊ１、Ｊ２、Ｊ３、…にはＭＯＳトランジスタＭ１１
〜Ｍ３３のソース、及びドレインがそれぞれ接続され
る。ここで、ＭＯＳトランジスタのドレインは２つの領
域に分割されているため、読み出し線Ｊ１、Ｊ２、Ｊ
３、…は、２つのドレインに対応して設けられた第１の
読み出し線Ｊｖｄｄ１、及び第２の読み出し線Ｊｖｄｄ
２と、ＭＯＳトランジスタのソースに接続される第３の
読み出し線Ｊｖｓｓとを備えた構成である。ＭＯＳトラ
ンジスタのソースが２つの領域に分割されている場合
は、第１の読み出し線、及び第２の読み出し線はそれぞ
れ２つのソースに対応して設けられ、第３の読み出し線
はドレインに接続される。図１では、これらＪｖｄｄ
１、Ｊｖｄｄ２、及びＪｖｓｓの各読み出し線をまとめ
て読み出し線Ｊ１（Ｊ２、Ｊ３、…）として表してい
る。

【００６６】なお、図１には記載されていないが、磁気
メモリには、メモリセルに書き込む情報である「１」ま
たは「０」のデータに応じて、ワード線Ｗ１、Ｗ２、Ｗ
３、…（補助書き込み線）及び書き込み線Ｒ１、Ｒ２、
Ｒ３、…に、「＋」、または「−」の電流を供給するた
めのスイッチ（図８に示した第２のスイッチＳＷ２に相
当）がメモリセルの行毎及び列毎にそれぞれ設けられて
いる。

【００６７】図２に示すように、第１の実施の形態のメ
モリセルは、ソースＳとドレインＤ１、Ｄ２間にポリシ
リコン膜（Ｐｏｌｙ-Ｓｉ）から成るゲート電極３及び
ワード線Ｗ１、Ｗ２、Ｗ３、…が一体的に成膜され、行
方向に形成されたワード線Ｗ１、Ｗ２、Ｗ３、…と列方
向に形成された書き込み線Ｒ１、Ｒ２、Ｒ３、…とが交
差する位置にそれぞれ磁性体膜５が配置された構造であ
る。なお、図２ではマトリクス状に配置された各メモリ
セルの行毎にワード線Ｗ１、Ｗ２、Ｗ３、…、及び読み
出し線Ｊ１、Ｊ２、Ｊ３、…がそれぞれ設けられ、各メ
モリセルの列毎に書き込み線Ｒ１、Ｒ２、Ｒ３、…がそ
れぞれ設けられた構造を示している。

【００６８】また、図２に示した磁気メモリは、ワード
線Ｗ１、Ｗ２、Ｗ３、…（ゲート電極３を含む）が最下
層のポリシリコン層（Ｐｏｌｙ−Ｓｉレイヤ）に形成さ
れ、その上のＭｅｔａｌ１レイヤに書き込み線Ｒ１、Ｒ
２、Ｒ３、…が形成され、さらにその上のＭｅｔａｌ２
レイヤに読み出し線Ｒ１、Ｒ２、Ｒ３、…及び磁性体膜
５が形成された構造を示している。

【００６９】また、図２では、ＭＯＳトランジスタのド
レインＤ１と第１の書き込み線Ｊｖｄｄ１、及びソース
Ｓと第３の書き込み線Ｊｖｓｓがそれぞれヴィアホール
１１を介して接続され、ドレインＤ２と第２の書き込み
線Ｊｖｄｄ２がコンタクトホール１２を介して接続され
た様子を示している。

【００７０】図２に示した磁気メモリは、０．３５μｍ
ルールのＣＭＯＳプロセスを用いて作成されたものであ
り、ゲート電極３のＰｏｌｙ−Ｓｉはシリサイド化する
ことで抵抗値を低減している。

【００７１】図２に示すようなレイアウトで磁気メモリ
を構成すると、メモリセル内のＭＯＳトランジスタのゲ
ート幅を狭くすることが可能であり、１個あたりのトラ
ンジスタサイズを２０％程度縮小することができる。し
たがって、チップサイズも従来のレイアウトに比較して
面積で約２０％縮小化することできる。

【００７２】このような構成において、図２に示したメ
モリセルのうち、例えば、ＭＯＳトランジスタＭ２１
（２列１行目）を有するメモリセルにデータを書き込む
場合、まず、１行目のワード線Ｗ１に繋がるスイッチＳ
Ｗをオンにして該ワード線Ｗ１を選択し、ワード線Ｗ１
に補助電流を流しておく。

【００７３】続いて、２列目の書き込み線Ｒ２に書き込
み電流を流すことにより、ワード線Ｗ１と書き込み線Ｒ
２が交差する位置のメモリセルを選択する。そして、補
助電流と書き込み電流とにより発生する磁界を磁性体膜
Ｆ２１に印加し、磁性体膜Ｆ２１を、例えば、図２の矢
印方向に磁化させて、メモリセルに「１」または「０」
のデータを書き込む。

【００７４】このように、データ書き込み時に用いる書
き込み線を設け、ワード線を補助電流を流すための補助
書き込み線として用いることで、メモリセル内のＭＯＳ
トランジスタに大電流を流す必要がなくなるため、トラ
ンジスタサイズを小さくすることでき、従来の磁気メモ
リよりも集積化が可能となる。

【００７５】図１に示したメモリセルからデータを読み
出す場合は、図１１に示した従来と同様のセンスアンプ
部を用いて、読み出し線Ｊ１、Ｊ２、Ｊ３、…に流れる
電流値Ｉ＋ΔＩ、及び読み出し線Ｊ１’に流れる電流値
Ｉ−ΔＩの電流差を検出してデータを再生する。

【００７６】（第２の実施の形態）図３は本発明の磁気
メモリの第２の実施の形態の構成を示す回路図であり、
図４は図３に示した磁気メモリのメモリセルのレイアウ
トを示す平面図である。なお、図３は図７に示した従来
と同様構造のメモリセルが３行３列のマトリクス状に並
べられた構成を示している。また、図４は図７に示した
従来と同様構造のメモリセルが４行４列のマトリクス状
に並べられた構造を示している。

【００７７】図３に示すように、本実施形態の磁気セン
サを利用した磁気メモリは、マトリクス状に配置された
各メモリセルの行毎に補助電流を流すための補助書き込
み線ｒ１、ｒ２、ｒ３、…が設けられた点が第１の実施
の形態と異なっている。

【００７８】第１の実施の形態ではワード線Ｗ１、Ｗ
２、Ｗ３、…にスイッチＳＷが接続され、データの書き
込み時にワード線Ｗ１、Ｗ２、Ｗ３、…が補助書き込み
線として用いられていた。本実施形態では補助書き込み
線ｒ１、ｒ２、ｒ３、…にスイッチＳＷが接続され、デ
ータの書き込み時に補助書き込み線ｒ１、ｒ２、ｒ３、
…に補助電流を流す構成である。その他の構成は第１の
実施の形態と同様であるため、その説明は省略する。

【００７９】図４に示すように、第２の実施の形態のメ
モリセルは、第１の実施の形態と同様に、ソースＳとド
レインＤ１、Ｄ２間にポリシリコン膜（Ｐｏｌｙ-Ｓ
ｉ）から成るゲート電極及びワード線が一体に成膜さ
れ、行方向に形成された補助書き込み線ｒ１、ｒ２、ｒ
３、…と列方向に形成された書き込み線Ｒ１、Ｒ２、Ｒ
３、…とが交差する位置にそれぞれ磁性体膜が配置され
た構造である。なお、図４ではマトリクス状に配置され
た各メモリセルの行毎にワード線Ｗ１、Ｗ２、Ｗ３、
…、補助書き込み線ｒ１、ｒ２、ｒ３、…、及び読み出
し線Ｊ１、Ｊ２、Ｊ３、…がそれぞれ設けられ、各メモ
リセルの列毎に書き込み線Ｒ１、Ｒ２、Ｒ３、…がそれ
ぞれ設けられた構造を示している。

【００８０】また、図４に示した磁気メモリは、ワード
線Ｗ１、Ｗ２、Ｗ３、…が最下層のポリシリコン層（Ｐ
ｏｌｙ−Ｓｉレイヤ）に形成され、その上のＭｅｔａｌ
１レイヤに書き込み線Ｒ１、Ｒ２、Ｒ３、…が形成さ
れ、その上のＭｅｔａｌ２レイヤに読み出し線Ｒ１、Ｒ
２、Ｒ３、…が形成され、さらにその上のＭｅｔａｌ３
レイヤに補助書き込み線ｒ１、ｒ２、ｒ３、…が形成さ
れた構造を示している。本実施形態の磁気メモリも、
０．３５μｍルールのＣＭＯＳプロセスを用いて作成さ
れたものであり、ゲート電極のＰｏｌｙ−Ｓｉはシリサ
イド化することで抵抗値を低減している。なお、図４で
はワード線Ｗ１、Ｗ２、Ｗ３、…と補助書き込み線ｒ
１、ｒ２、ｒ３、…とが同じ位置に記載されているが、
上述したようにワード線と補助書き込み線とは異なる層
に形成される。

【００８１】このような構成において、図４に示したメ
モリセルのうち、例えば、ＭＯＳトランジスタＭ２１
（２列１行目）を有するメモリセルにデータを書き込む
場合、まず、１行目の補助書き込み線ｒ１に繋がるスイ
ッチＳＷをオンにして該補助書き込み線ｒ１を選択し、
補助書き込み線ｒ１に補助電流を流しておく。

【００８２】続いて、２列目の書き込み線Ｒ２に書き込
み電流を流すことにより、補助書き込み線ｒ１と書き込
み線Ｒ２が交差する位置のメモリセルを選択する。そし
て、補助電流と書き込み電流とにより発生する磁界を磁
性体膜Ｆ２１に印加し、磁性体膜Ｆ２１を、例えば、図
４の矢印方向に磁化させて、メモリセルに「１」または
「０」のデータを書き込む。

【００８３】図３に示したメモリセルからデータを読み
出す場合は、図１１に示した従来と同様のセンスアンプ
部を用いて、読み出し線Ｊ１、Ｊ２、Ｊ３、…に流れる
電流値Ｉ＋ΔＩ、及び読み出し線Ｊ１’に流れる電流値
Ｉ−ΔＩの電流差を検出してデータを再生する。

【００８４】本実施形態のように、補助電流を流すため
の補助書き込み線ｒ１、ｒ２、ｒ３、…を専用に設けた
構成でも第１の実施の形態と同様の効果を得ることがで
きる。

【００８５】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。

【００８６】情報の書き込み時に、ワード線の形成方向
に対して、記録する情報に応じた方向に記録対象である
磁性体を磁化させるための磁界を発生させる補助電流を
流し、補助電流で発生する磁界が磁性体に印加された状
態で、記録対象である磁性体の位置で補助書き込み線と
直交する方向に、該磁性体の磁化方向を反転させるため
の磁界を発生させる書き込み電流を流すことで、磁性体
に情報を記録する際に、メモリセル内のＭＯＳトランジ
スタに大電流を流す必要がなくなるため、トランジスタ
サイズを小さくすることでき、従来のものより集積化が
可能となる。

【図面の簡単な説明】

【図１】本発明の磁気メモリの第１の実施の形態の構成
を示す回路図である。

【図２】図１に示した磁気メモリのメモリセルのレイア
ウトを示す平面図である。

【図３】本発明の磁気メモリの第２の実施の形態の構成
を示す回路図である。

【図４】図３に示した磁気メモリのメモリセルのレイア
ウトを示す平面図である。

【図５】従来の磁気抵抗素子を用いた磁気メモリの構成
を示す回路図である。

【図６】ホール効果を利用する磁気センサの構造を示す
平面図である。

【図７】磁気センサを利用したメモリセルの一構成例を
示す断面図である。

【図８】従来の磁気センサを利用した磁気メモリの構成
を示す回路図である。

【図９】図８に示した磁気メモリが有するメモリセル及
び書き込み線の構造を示す斜視図である。

【図１０】図８に示した磁気メモリのメモリセルのレイ
アウトを示す平面図である。

【図１１】図８に示した磁気メモリから情報を読み出す
ためのセンスアンプ部の構成を示す回路図である。

【符号の説明】

１Ｐ型半導体基板２ＭＯＳトランジスタ３ゲート電極４層間絶縁膜５磁性体膜６ＬＯＣＯＳ酸化膜７、７ａ、７ｂドレイン８チャネル領域９ソース１１ヴィアホール１２コンタクトホールＦ１１〜Ｆ１３、Ｆ２１〜Ｆ２３、Ｆ３１〜Ｆ３３
磁性体膜Ｊ１〜Ｊ３読み出し線Ｍ１１〜Ｍ１３、Ｍ２１〜Ｍ２３、Ｍ３１〜Ｍ３３
ＭＯＳトランジスタＲ１〜Ｒ３書き込み線ｒ１〜ｒ３補助書き込み線ＳＷスイッチＷ１〜Ｗ３ワード線

Claims

【特許請求の範囲】

【請求項１】ソースまたはドレインのいずれか一方が
２つの領域に分割されたＭＯＳトランジスタと、該ＭＯＳトランジスタのチャネル領域に磁界を印加でき
る位置に配置され、磁化方向によって情報を記録保持す
る磁性体と、を備えた複数のメモリセルがマトリクス状に配置された
磁気メモリであって、前記情報の書き込み時に、記録する情報に応じた方向に
前記磁性体を磁化させるための磁界を発生する補助電流
が流れる、ワード線の形成方向に配列された複数の補助
書き込み線と、前記補助電流によって発生する磁界が前記磁性体に印加
された状態で前記磁性体の磁化方向を反転させるための
磁界を発生する書き込み電流が流れる、前記メモリセル
毎に備えた前記磁性体の位置で前記補助書き込み線と直
交するように配列された複数の書き込み線と、を有する
磁気メモリ。
【請求項２】前記補助書き込み線は、前記情報の書き込み時に、前記補助電流を流すためのス
イッチが設けられたワード線が用いられる請求項１記載
の磁気メモリ。
【請求項３】ソースまたはドレインのいずれか一方が
２つの領域に分割されたＭＯＳトランジスタと、該ＭＯＳトランジスタのチャネル領域に磁界を印加でき
る位置に配置され、磁化方向によって情報を記録保持す
る磁性体と、を備えた複数のメモリセルがマトリクス状に配置された
磁気メモリに情報を書き込むための書き込み方法であっ
て、前記情報の書き込み時に、ワード線の形成方向に対し
て、記録する情報に応じた方向に記録対象である磁性体
を磁化させるための磁界を発生させる補助電流を流し、前記補助電流で発生する磁界が前記磁性体に印加された
状態で、前記記録対象である磁性体の位置で前記補助書
き込み線と直交する方向に、該磁性体の磁化方向を反転
させるための磁界を発生させる書き込み電流を流す磁気
メモリの書き込み方法。
【請求項４】前記補助電流をワード線に流す請求項３
記載の磁気メモリの書き込み方法。