JP2008502169A - ナノ構造単層の形成方法および形成デバイスならびにかかる単層を含むデバイス - Google Patents

ナノ構造単層の形成方法および形成デバイスならびにかかる単層を含むデバイス Download PDF

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Abstract

ナノ構造配列の形成またはパターニング法が提供される。この方法は、ナノ構造会合基を含んでなるコーティング上での配列形成、レジストを使用するパターニングおよび／または配列形成を促進するデバイスの使用を含む。またナノ構造配列を含むデバイス（例えばメモリーデバイス）のように、ナノ構造配列の形成のための関連デバイスも提供される。

Description

関連出願の相互参照
本願は以下の先行仮特許出願：デビッド Ｌ．ヘルド（Ｄａｖｉｄ Ｌ．Ｈｅａｌｄ）らによる「ナノ構造単層の形成方法および形成デバイスならびにかかる単層を含むデバイス（ＭＥＴＨＯＤＳ ＡＮＤ ＤＥＶＩＣＥＳ ＦＯＲ ＦＯＲＭＩＮＧ ＮＡＮＯＳＴＲＵＣＴＵＲＥ ＭＯＮＯＬＡＹＥＲＳ ＡＮＤ ＤＥＶＩＣＥＳ ＩＮＣＬＵＤＩＮＧ ＳＵＣＨ ＭＯＮＯＬＡＹＥＲＳ）」と題された２００５年４月１３日出願の米国特許出願第６０／６７１，１３４号明細書、ジェフェリー Ａ．ホワイトフォルド（Ｊｅｆｆｅｒｙ Ａ．Ｗｈｉｔｅｆｏｒｄ）らによる「ナノ結晶の付着後カプセル化：それを組み入れた組成物、デバイスおよび系（ＰＯＳＴ−ＤＥＰＯＳＩＴＩＯＮ ＥＮＣＡＰＳＵＬＡＴＩＯＮ ＯＦ ＮＡＮＯＣＲＹＳＴＡＬＳ：ＣＯＭＰＯＳＩＴＩＯＮＳ，ＤＥＶＩＣＥＳ ＡＮＤ ＳＹＳＴＥＭＳ ＩＮＣＯＲＰＯＲＡＴＩＮＧ ＳＡＭＥ）」と題された２００４年６月８日出願の米国特許出願第６０／５７８，２３６号明細書ならびにジェフェリー Ａ．ホワイトフォルド（Ｊｅｆｆｅｒｙ Ａ．Ｗｈｉｔｅｆｏｒｄ）らによる「ナノ構造の付着後カプセル化：それを組み入れた組成物、デバイスおよび系（ＰＯＳＴ−ＤＥＰＯＳＩＴＩＯＮ ＥＮＣＡＰＳＵＬＡＴＩＯＮ ＯＦ ＮＡＮＯＳＴＲＵＣＴＵＲＥＳ：ＣＯＭＰＯＳＩＴＩＯＮＳ，ＤＥＶＩＣＥＳ ＡＮＤ ＳＹＳＴＥＭＳ ＩＮＣＯＲＰＯＲＡＴＩＮＧ ＳＡＭＥ）」と題された２００４年１１月３０日出願の米国特許出願第６０／６３２，５７０号明細書の優先権および利益を主張する、仮ではなく通常の特許出願である。これらの文献のそれぞれは、全ての目的に関して全体として本明細書に援用される。
本発明は主にナノテクノロジーの分野に関する。特に本発明は、ナノ構造配列、例えば所定の大きさの、および／または所定の位置における単層配列の形成方法および形成デバイスならびにかかるナノ構造配列を含むデバイス（例えばメモリーデバイス）に関する。
ナノ構造（例えば量子ドット）の単層は、ＬＥＤおよびメモリーデバイス等の様々な光電子工学デバイスの構成要素として機能し得る（例えば、フラガン（Ｆｌａｇａｎ）らへの「半導体デバイス製造用エーロゾルシリコンナノ粒子（Ａｅｒｏｓｏｌ ｓｉｌｉｃｏｎ ｎａｎｏｐａｒｔｉｃｌｅｓ ｆｏｒ ｕｓｅ ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ｆａｂｒｉｃａｔｉｏｎ）」と題された米国特許第６，５８６，７８５号明細書を参照のこと）。かかる単層の製造方法は、分子線エピタキシーによる固体上原位置での量子ドット成長と、量子ドット上の脂肪族界面活性剤とドット上に付着された芳香族複合有機材料との間の相間離隔の利用とを含む（コウ（Ｃｏｅ）ら（２００２）「分子有機デバイスにおけるナノ結晶の単一単層からのエレクトロルミネセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ｆｒｏｍ ｓｉｎｇｌｅ ｍｏｎｏｌａｙｅｒｓ ｏｆ ｎａｎｏｃｒｙｓｔａｌｓ ｉｎ ｍｏｌｅｃｕｌａｒ ｏｒｇａｎｉｃ ｄｅｖｉｃｅｓ） ネーチャー（Ｎａｔｕｒｅ）４５０：８００−８０３）。しかしながら、従来の技術では多数の単層を形成するためのスケールアップが困難であり、そして後者の技術によって、多くのデバイス製造プロセスにおいてその存在が望ましくない厚い有機マトリックス中に包埋またはその上に配置されたナノ構造の層が生じる。
従って、ナノ構造単層を単純かつ再現可能に形成する方法が望ましい。他の態様の中でも、本発明はかかる方法を提供する。以下の概説において本発明の完全な理解が得られるであろう。
米国特許第６，５８６，７８５号明細書 コウ（Ｃｏｅ）ら（２００２）「分子有機デバイスにおけるナノ結晶の単一単層からのエレクトロルミネセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ｆｒｏｍ ｓｉｎｇｌｅ ｍｏｎｏｌａｙｅｒｓ ｏｆ ｎａｎｏｃｒｙｓｔａｌｓ ｉｎ ｍｏｌｅｃｕｌａｒ ｏｒｇａｎｉｃ ｄｅｖｉｃｅｓ） ネーチャー（Ｎａｔｕｒｅ）４５０：８００−８０３
ナノ構造配列、例えば規則または不規則単層配列の形成またはパターニング方法が記載される。この方法は、ナノ構造会合基を含んでなるコーティングにおける配列の形成、レジストを使用するパターニング、および／または配列形成を促進するデバイスの使用を含む。この配列は任意に所定の位置で形成され、そして／または所定の寸法を有する。ナノ構造配列を含むデバイスと同様に、この方法と関連するデバイスも提供される。例えば一態様において、本発明は、ナノ構造の小単層配列を含むメモリーデバイスを提供する。
１つの一般的な種類の実施形態はナノ構造配列の形成方法を提供する。この方法では第１の層が提供され、そしてナノ構造会合基を含んでなる組成物によってコーティングされて、コーティングされた第１の層が提供される。コーティングされた第１の層上にナノ構造の集合が付着され、それによってナノ構造はナノ構造会合基と会合する。ナノ構造会合基と会合していないナノ構造はいずれも除去され、それによってナノ構造の単層配列はコーティングされた第１の層と会合したまま残る。
第１の層は本質的に任意の望ましい材料も含み得るが、限定されないが、酸化物（例えば金属酸化物、酸化ケイ素、酸化ハフニウムもしくはアルミナ（Ａｌ２Ｏ３）またはかかる酸化物の組み合わせ）あるいは窒化物等の誘電材料が挙げられる。第１の層は任意に基材上、例えば半導体を含んでなる基材上に配置される。一種の実施形態において、第１の層は約１ｎｍと約１０ｎｍとの間、例えば３ｎｍと４ｎｍとの間の厚さを有する。基材はソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含み得、かつナノ構造の単層配列の基礎をなし、そしてこの方法は、ナノ構造の単層配列上で制御誘電層を配置する工程と、制御誘電層上でゲート電極を配置する工程とを含み、従ってナノ構造配列がトランジスター中に組み入れられる。
この方法を使用して、同一表面上に複数のナノ構造配列を形成することができる。従って、一種の実施形態において、第１の層の２以上の不連続な領域が組成物によってコーティングされる（例えば、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上）。各領域は第１の層上の所定の位置を占有する。従って、ナノ構造の２以上の不連続な単層配列は、第１の層のコーティングされた領域上でのナノ構造の集合の付着およびナノ構造会合基と会合していないナノ構造の除去後、コーティングされた第１の層と会合したまま残る。
一態様において、ナノ構造会合基はナノ構造の表面と相互作用する。１つの例示的な種類の実施形態において、ナノ構造会合基はチオール基を含んでなる。従って、コーティングされた第１の層は、例えばチオール化合物を含んでなる自己集合単層を含み得る。組成物は、例えば、アルキル基が３個と１８個との間の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシランを含み得る（例えば１２−メルカプトドデシルトリメトキシシラン）。組成物は任意に２以上の異なる化合物の混合物を含んでなる。例えば、組成物は長鎖メルカプトシラン（例えば、アルキル基が８個と１８個との間の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシラン）と、短鎖メルカプトシラン（例えば、アルキル基が８個以下の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシラン）との混合物を含み得る。ここでは、長鎖メルカプトシラン中のアルキル基は短鎖メルカプトシラン中のアルキル基よりも炭素を少なくとも１個多く含んでなる。この例において、長鎖メルカプトシランと短鎖メルカプトシランとの比率を変更して、ナノ構造に提供される表面を調節することができる。例えば、長鎖メルカプトシランおよび短鎖メルカプトシランは、約１：１０と約１：１０，０００との間の長鎖メルカプトシラン対短鎖メルカプトシランのモル比で存在し得る（例えば、約１：１００または１：１０００のモル比）。
ナノ構造は任意に界面活性剤または他の表面配位子と会合する。一種の実施形態において、各ナノ構造はナノ構造の表面と会合する配位子、例えばシルセスキオキサンを含んでなる配位子を含んでなるコーティングを含んでなる。
一態様において、各ナノ構造はナノ構造の表面と会合する配位子を含んでなるコーティングを含んでなり、そしてナノ構造会合基は配位子と相互作用する。いくつかの実施形態において、配位子はシルセスキオキサンを含んでなる。
一種の実施形態において、配位子とナノ構造会合基との間の相互作用は非共有である。組成物は、例えば３−アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）、ドデシルトリクロロシラン、オクタデシルトリクロロシラン、ドデシルトリエトキシシランまたはオクタデシルトリエトキシシランを含み得る。
もう一種の実施形態において、ナノ構造会合基は配位子と共有結合を形成する。組成物は任意に光活性であって、配位子とナノ構造会合基との間の共有結合は光への暴露時にのみ形成される。かかる実施形態において、この方法は、コーティングされた第１の層の１以上の不連続な領域を光に暴露する工程を含み、各領域がコーティングされた第１の層上の所定の位置を占有する（例えば、２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上）。当該分野において多数の光活性化合物が既知であり、本発明の実施に適用可能である。例えば、組成物はフェニルアジド基を含み得、これは光活性化時に、例えばナノ構造の表面と会合するコーティングを含んでなるシルセスキオキサン配位子と共有結合を形成可能である。
一種の実施形態において、第１の層がコーティングされる組成物はシランを含んでなる。１以上の工程で組成物を適用し、コーティングを形成可能である。例えば、特定の実施形態において、第１の層を組成物によってコーティングする工程は、第１の化合物によって第１の層をコーティングする工程と、次いで、ナノ構造会合基を含んでなり、第１の化合物と相互作用する第２の化合物によって第１の層をコーティングする工程を含む。例えば第１の層を第１の化合物として３−アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）によって、次いで第２の化合物としてＮ−５−アジド−２−ニトロベンゾイルオキシスクシンイミド（ＡＮＢ−ＮＯＳ）によってコーティングすることができる。
一種の実施形態において、コーティングされた第１の層上に少なくとも一種の溶媒中に分散されたナノ構造を含んでなる溶液を付着することによって、ナノ構造の集合はコーティングされた第１の層上に付着される。溶媒は、必要とされないが、付着されたナノ構造から、例えばエバポレーションによって部分的または完全に除去可能である。ナノ構造会合基と会合していないナノ構造のいずれも、例えば少なくとも一種の溶媒による洗浄によって都合よく除去することができる。
一態様において、この方法によって形成されたナノ構造の単層配列（または複数配列のそれぞれ）は規則配列、例えば六方最密充填単層配列を含んでなる。しかしながら、多くの用途に関して、規則配列は必須ではない。例えばメモリーデバイスに使用する配列に関しては、ナノ構造が不規則配列において十分な密度を達成する限り、配列中で規則的である必要はない。従って、もう１つの態様において、ナノ構造の単層配列は不規則配列を含んでなる。
一種の実施形態において、配列（またはこの方法によって製造された複数配列のそれぞれ）は高密度のナノ構造を有する。例えば、ナノ構造の単層配列は任意に、約１×１０１０ナノ構造／ｃｍ２より高い、約１×１０１１ナノ構造／ｃｍ２より高い、約１×１０１２ナノ構造／ｃｍ２より高い、さらに約１×１０１３ナノ構造／ｃｍ２より高い密度を有する。
一種の実施形態において、ナノ構造はほぼ球形のナノ構造または量子ドットを含んでなる。ナノ構造は、例えば得られるナノ構造の単層配列が配置される用途を基準として選択される本質的に任意の所望の材料を含み得る。例えば、ナノ構造は、導電性材料、非導電性材料、半導体等を含み得る。一態様において、ナノ構造は約４．５ｅＶ以上の仕事関数を有する。
本発明の方法によって製造されたか、またはその実施において有用なデバイスも本発明の特徴である。従って、もう１つの一般的な種類の実施形態は、コーティングされた第１の層と、コーティングされた第１の層上に配置されたナノ構造の単層配列とを含むデバイスを提供する。コーティングされた第１の層は、ナノ構造会合基を含んでなる組成物によってコーティングされた第１の層を含み、そしてナノ構造はナノ構造会合基と会合する。
上記方法に関して記載された特徴の本質的に全てが、例えば第１の層の組成物、基材、第１の層をコーティングするために使用される組成物、ナノ構造会合基およびナノ構造に関して同様にこれらの実施形態に適切に適用される。ナノ構造の単層配列が規則配列または不規則配列を含み得ること、そしてコーティングされた第１の層が任意に２以上の不連続な領域を含み、各領域が所定の位置を占有する（そのため、デバイスが任意にコーティングされた第１の層上に配置されたナノ構造の２以上の単層配列を含む）ことは注目に値する。デバイスが任意にフラッシュトランジスター（フローティングゲートメモリーＭＯＳＦＥＴ）またはメモリーデバイスを含むことも注目に値する。従って、特定の実施形態において、第１の層は酸化物（例えば金属酸化物、酸化ケイ素、酸化ハフニウムもしくはアルミナ（Ａｌ２Ｏ３）またはかかる酸化物の組み合わせ）、窒化物等の誘電材料、絶縁ポリマーまたは他の非導電性材料を含んでなる。この種類の実施形態において、第１の層（トンネル誘電層として機能する）は好ましくは薄く（例えば約１ｎｍと約１０ｎｍとの間、例えば３ｎｍと４ｎｍとの間の厚さを有する）、そして半導体を含んでなる基材（例えばＳｉ基材）上に配置される。基材は、典型的にソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含み得、かつナノ構造の単層配列の基礎をなす。制御誘電層がナノ構造の単層配列上で配置され、そしてゲート電極が制御誘電層上で配置される。制御誘電層は誘電材料、例えば酸化物（例えば金属酸化物、ＳｉＯ２もしくはＡｌ２Ｏ３またはかかる酸化物の組み合わせ）、絶縁ポリマーまたは他の非導電性材料を含んでなる。
１つの一般的な種類の実施形態は、レジストを使用するナノ構造単層のパターニング方法を提供する。この方法において、第１の層上に配置されたナノ構造の単層が提供される。ナノ構造の単層上にレジストが配置されて、レジスト層が提供され、そしてレジスト層上の所定のパターンが（例えば光、電子線、Ｘ線等に）暴露され、レジスト層の少なくとも第１の領域において暴露されたレジストと、レジスト層の少なくとも第２の領域において未暴露のレジストとを提供する。次に、（１）暴露されたレジストおよびその基礎のナノ構造が除去されて、次いでその基礎のナノ構造を第１の層から除去せずに未暴露のレジストが除去されるか、または（２）未暴露のレジストおよびその基礎のナノ構造が除去されて、次いでその基礎のナノ構造を除去せずに暴露されたレジストが除去される。第１の領域によって画定された少なくとも１つのナノ構造単層配列は第１の層上に残る。
任意の都合のよい技術によってナノ構造の単層を製造することができる。例えば、ナノ構造の溶液によって第１の層をスピンコーティングし、次いで、例えば洗浄によって第１の層と接触していないナノ構造をいずれも除去することができる。第１の層は、必要とされないが、上記のもの等のナノ構造会合基を含んでなるコーティングを含み得る。同様に、ナノ構造は任意に上記のもの等の配位子を含んでなる。一種の実施形態において、誘電層がナノ構造の単層上に配置され、そしてレジストが誘電層上に配置される。
この方法を使用して、本質的に任意の数の単層配列を製造することができる。例えば、選択（１）を使用する場合、未暴露のレジストをレジスト層の２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上の不連続な第２の領域において提供することができ、同数の不連続なナノ構造単層配列が第１の層上に残る。例えば暴露されたレジストを（例えば有機溶媒によって）除去し、次いで水性ＨＦと接触させることによって基礎のナノ構造を除去することによって、暴露されたレジスト（例えばＰＭＭＡ）およびその基礎のナノ構造を除去することができ、少なくとも一種の溶媒と接触させることによって未暴露のレジストを除去することができる。
上記方法に関して記載された特徴の本質的に全てが、例えば第１の層の組成物、基材上の第１の層の配置、基材の組成物、トランジスターへの配列の組み入れ、ナノ構造の形状および組成物、配列の大きさおよび密度等に関して同様にこれらの実施形態に適切に適用される。単層配列（または複数配列のそれぞれ）が規則配列または不規則配列を含み得ることは注目に値する。
もう１つの一般的な種類の実施形態もナノ構造単層のパターニング方法を提供する。この方法において、その上に配置されたレジスト層を含んでなる第１の層が提供される。レジスト層の少なくとも第２の領域からレジストを除去しながら、レジスト層の少なくとも第１の領域にレジストを残させる。レジスト層および第１の層上にナノ構造の集合が配置され、そしてナノ構造が第１の領域においてレジストと、そして第２の領域において第１の層と接触する。第１の領域からレジストおよびその被覆ナノ構造が除去されて、そして第２の領域から第１の層と接触していないナノ構造がいずれも除去され、少なくとも１つのナノ構造単層配列が第１の層上に残る。配列の位置、大きさ、形状等が第２の領域のものと一致すること、そして形成される配列の数が第２の領域の数と等しいことは明白である。第１の領域からレジストおよびその被覆ナノ構造の除去と、第１の層と接触していない（例えば第２の領域にある）いずれものナノ構造の除去とが、例えば少なくとも第１の溶媒による洗浄によって任意に同時に達成される。上記方法に関して記載された特徴の本質的に全てが同様にこれらの実施形態に適切に適用される。
記載の通り、本発明の方法によって製造されたか、またはその実施において有用なデバイスも本発明の特徴である。従って、もう１つの一般的な種類の実施形態は、第１の層と、第１の層上に配置されたナノ構造の単層配列と、第１の層上に配置されたレジストとを含んでなるデバイスを提供する。一種の実施形態において、レジストは、ナノ構造の単層配列上に配置されたレジスト層を含んでなる。もう一種の実施形態において、レジストは第１の層の第１の領域を占有し、そしてナノ構造の単層配列は、第１の領域に隣接する第１の層の第２の領域を占有する。
上記方法に関して記載された特徴の本質的に全てが、例えば第１の層の組成物、第１の層のコーティング、基材上の第１の層の配置、基材の組成物、トランジスターへの配列の組み入れ、ナノ構造の形状および組成物、ナノ構造配位子、配列の大きさおよび密度等に関して同様にこれらの実施形態に適切に適用される。単層配列（または複数配列のそれぞれ）が規則配列または不規則配列を含み得ることは注目に値する。
本発明の一態様は、ナノ構造配列の形成のためのデバイスおよびデバイスを使用する方法を提供する。従って、１つの一般的な種類の実施形態は、第１の層と、第２の層と、第１の層と第２の層との間のキャビティと、１以上のスペーサーと、少なくとも１つの開口部とを含んでなるデバイスを提供する。１以上のスペーサーは第１の層と第２の層との間に位置し、そして第１の層と第２の層との間の距離を維持する。少なくとも１つの開口部はキャビティを外部雰囲気と連結させる。キャビティはナノ構造の集合によって占有される。
以下により詳細に記載される通り、このデバイスを使用して、ナノ構造配列を形成することができる。簡単に、ナノ構造の溶液をキャビティ中に導入し、そしてキャビティから溶媒をエバポレーションする。溶媒をエバポレーションすると、ナノ構造は第１の層上で配列へと集合する。ナノ構造が規則配列へと集合するように、エバポレーション速度は制御および低下可能である。
従って、一種の実施形態において、ナノ構造（例えばほぼ球形のナノ構造または量子ドット）は少なくとも一種の溶媒中に分散され、一方、他の実施形態において、ナノ構造は実質的に溶媒を含まない。ナノ構造は任意に第１の層上に配置された配列を含んでなる。配列は不規則配列を含み得るが、特定の実施形態において、配列は規則配列を含み得る。この配列は、好ましくは単層、例えば、六方最密充填単層等の規則単層を含んでなるが、任意に単層より多くを含んでなる。
第１の層および第２の層は典型的に実質的に平面であり、そして実質的に互いに平行である。第１の層のために適切な材料としては、限定されないが、上記のもの；例えば酸化物（例えば酸化ケイ素、酸化ハフニウムおよびアルミナ）または窒化物等の誘電材料が挙げられる。第１の層は任意に、ナノ構造会合基を含む組成物を含んでなるコーティングを含む。例示的なコーティング組成物およびナノ構造会合基は上記されている。
第１の層は基材上に配置され得る。例示的な基材は上記されており；例えば、得られるナノ構造の配列がトランジスターまたは同様のデバイスに組み入れられる場合、半導体基材を使用可能である。複数のデバイスを単一基材上に配置可能であり、そして本質的に任意の所望の数および／または大きさのナノ構造配列（例えば、２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上の配列）を基材上の所定の位置で同時に製造するために使用可能であることは明白である。
第２の層および／またはスペーサーは本質的に任意の適切な材料を含み得る。例えば第２の層および／またはスペーサーは金属または誘電材料（例えば、アルミニウム、ニッケル、クロム、モリブデン、ＩＴＯ、窒化物または酸化物）を含み得る。
第１の層と第２の層との間の距離はナノ構造の平均直径よりも大きく、そして任意にナノ構造の平均直径の約２倍未満である。このデバイスは本質的に任意の大きさおよび／または形状のものであり得る。一種の実施形態において、第１の層は４つの端部を有する。第１の層および第２の層は、第１の層の２つの対立する端部に沿って延在する２つのスペーサーによって分離される。第１の層の残りの２つの対立する端部に沿って延在する２つの開口部は、キャビティを外部雰囲気と連結させ、例えばエバポレーション時に溶媒を逃がす。
キャビティに電場を適用することによってナノ構造配列の形成を促進することができる。従って、一種の実施形態において、第１の層は第１の導電性材料を含んでなるか、またはその上に配置され、そして第２の層は第２の導電性材料を含んでなるか、またはその上に配置される。
本発明のデバイスを使用する方法は本発明のもう１つの特徴を形成する。従って、１つの一般的な種類の実施形態はナノ構造配列の形成方法を提供する。この方法において、第１の層と、第２の層と、第１の層と第２の層との間のキャビティとを含んでなるデバイスが提供される。少なくとも一種の溶媒中に分散されたナノ構造を含んでなる溶液をキャビティ中に導入する。キャビティから溶媒の少なくとも一部分をエバポレーションし、それによってナノ構造が第１の層上に配置された配列へと集合する。
上記デバイスに関して記載された特徴の本質的に全てが、例えばデバイスの立体配置；第１の層および／またはスペーサーの組成物；ナノ構造の種類；得られる配列の立体配置等に関して同様にこの方法に適切に適用される。
一態様において、デバイスを提供する工程が、第１の層上に第３の層を配置する工程と、第３の層上に第２の層を配置する工程と、第３の層の少なくとも一部分を除去し、それによって第１の層と第２の層との間にキャビティが形成される工程とを含む。例えばエッチ液、例えば異方性エッチ液によって第３の層をエッチング除去することによって第３の層またはその一部分を除去することができる。例えば、第３の層はポリシリコン（すなわち多結晶シリコン）、非晶質シリコン、モリブデンまたはチタンを含み得、そしてエッチ液はＸｅＦ２を含み得る。
除去される第３の層の厚さが、第１の層と第２の層との間で得られるキャビティの高さを画定することは明白である。従って、第３の層は、ナノ構造の平均直径よりも大きく、そして任意にナノ構造の平均直径の約２倍未満の厚さを有する。
第１の層は任意にナノ構造会合基を含む組成物を含んでなるコーティングを含んでなる。従って、この方法は任意に第１の層上に第３の層を配置する前に、ナノ構造会合基を含んでなる組成物によって第１の層をコーティングする工程を含む。例示的なコーティング組成物およびナノ構造会合基は上記されている。
例えば毛管作用によって、ナノ構造を都合よくキャビティ中に導入することができる。一種の実施形態において、ナノ構造の溶液は、過剰量の溶液にデバイスを浸漬して、毛管作用によってキャビティ中に溶液を引き込み、そして過剰量の溶液からデバイスを除去することによってキャビティ中に導入される。
溶媒の一部分または実質的に全てがエバポレーションされる。例えば配列形成を制御するために、溶媒のエバポレーション速度を制御可能である。例えば低速の溶媒のエバポレーションはナノ構造の濃度を徐々に増加し、これはナノ構造の規則配列、例えば六方最密充填単層等の規則単層の形成に貢献し得る。
溶液をキャビティ中に導入後（例えば溶媒のエバポレーションの前またはそれと同時に）、キャビティにＡＣ電圧を任意に印加する。エバポレーションおよび配列形成が所望の限り続行する時、第２の層が除去される。任意にいずれの付着したナノ構造（例えば単層より多いいずれのナノ構造）および／またはいずれの残りの溶媒も例えば洗浄によって除去可能である。
もう１つの一般的な種類の実施形態は、その表面上に少なくとも１つの垂直不連続部を含んでなる固体支持体を含むデバイスを提供する。不連続部は表面からの突出部または表面に圧入部を含んでなる。突出部または圧入部は固体支持体上の所定の位置にある。このデバイスは突出部上または圧入部において配置されたナノ構造の集合も含む。
以下により詳細に記載される通り、このデバイスを使用して、ナノ構造配列を形成することができる。簡単に、ナノ構造の溶液を固体支持体上に付着させ、そして溶媒をエバポレーションする。溶媒をエバポレーションすると、ナノ構造は突出部上または圧入部において配列へと集合する。ナノ構造が規則配列へと集合するように、エバポレーション速度は制御および低下可能である。
従って、一種の実施形態において、ナノ構造は少なくとも一種の溶媒中に分散され、一方、他の実施形態において、ナノ構造は実質的に溶媒を含まない。ナノ構造は任意に突出部上または圧入部において配置された配列を含んでなる。配列は不規則配列を含み得るが、特定の実施形態において、配列は規則配列を含み得る。この配列は、好ましくは単層、例えば、六方最密充填単層等の規則単層を含んでなるが、任意に単層より多くを含んでなる。
好ましい種類の実施形態において、固体支持体は第１の層を含んでなる。固体支持体は任意にその上に第１の層が配置される基材も含む。一種の実施形態において、第１の層は、ナノ構造会合基を含んでなる組成物を含んでなるコーティングを含む。第１の層および基材のための例示的な材料、ならびに例示的なコーティング組成物およびナノ構造会合基は上記されている。上記実施形態に関して記載された特徴の本質的に全てが、例えばナノ構造の種類（例えば、ショートナノロッド、ほぼ球形のナノ構造、量子ドット等）に関して同様にこれらの実施形態に適切に適用される。
記載の通り、本発明のデバイスを使用する方法は本発明のもう１つの特徴を形成する。従って、１つの一般的な種類の実施形態はナノ構造配列の形成方法を提供する。この方法において、その表面上に少なくとも１つの垂直不連続部を含んでなる固体支持体が提供される。不連続部は表面からの突出部または表面に圧入部を含んでなり、そして突出部または圧入部は固体支持体上の所定の位置にある。少なくとも一種の溶媒中に分散されたナノ構造を含んでなる溶液を固体支持体に付着する。溶媒の少なくとも一部分をエバポレーションし、それによってナノ構造が突出部上または圧入部において配置された配列へと集合する。
上記デバイスに関して記載された特徴の本質的に全てが、例えばデバイスの立体配置、ナノ構造の種類、得られる配列の立体配置等に関して同様にこの方法に適切に適用される。
好ましい種類の実施形態において、固体支持体は第１の層を含んでなる。固体支持体は任意にその上に第１の層が配置される基材も含む。第１の層は、任意にナノ構造会合基を含む組成物を含んでなるコーティングを含んでなる。従って、この方法は任意に第１の層に溶液を付着する前に、ナノ構造会合基を含んでなる組成物によって第１の層をコーティングする工程を含む。第１の層および基材のための例示的な材料、ならびに例示的なコーティング組成物およびナノ構造会合基は上記されている。
例えば固体支持体上での溶液のスピンコーティング、固体支持体上での溶液のディップコーティング、過剰量の溶液中での固体支持体の浸漬または溶液による固体支持体のスプレーコーティングを含む様々な技術のいずれかによって、ナノ構造を含有する溶液を固体支持体に付着することができる。
溶媒の一部分または実質的に全てがエバポレーションされる。例えば配列形成を制御するために、溶媒のエバポレーション速度を制御可能である。例えば低速の溶媒のエバポレーションはナノ構造の濃度を徐々に増加し、これはナノ構造の規則配列、例えば六方最密充填単層等の規則単層の形成に貢献し得る。
本発明の方法およびデバイスを使用して所定の位置でナノ構造配列を製造することが可能であり、そしてこれらの配列を例えば様々な光電子工学デバイスに組み入れることができる。従って、一態様において、本発明は、所定の位置および／または大きさの配列を含むナノ構造配列を含むデバイスを提供する。
１つの一般的な種類の実施形態は基材と、基材上に配置された２以上のナノ構造配列とを含むデバイスを提供する。各ナノ構造配列は基材上の所定の位置において配置される（例えば、半導体、石英基材もしくはシリコンウエハまたはそれらの一部分）。
一種の実施形態において、第１の層はナノ構造配列と基材との間に配置される。第１の層のための例示的な材料は上記されている。第１の層は任意にナノ構造会合基を含む組成物を含んでなるコーティングを含み；例示的な組成物およびナノ構造会合基は同様に上記されている。
一種の実施形態において、第１の層は誘電材料を含んでなり、そして約１ｎｍと約１０ｎｍとの間、例えば３ｎｍと４ｎｍとの間の厚さを有する。いくつかの実施形態においてナノ構造の各単層配列に関して、基材はソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含んでなり、かつナノ構造の単層配列の基礎をなし；制御誘電層はナノ構造の各単層配列上で配置され；そしてゲート電極は各制御誘電層上で配置される。
デバイスは本質的に任意の数のナノ構造配列も含み得、例えば１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上のナノ構造配列を含み得る。同様にこの配列は本質的に任意の所望の大きさおよび／または形状のものでもあり得る。例えば各ナノ構造配列は、約１０４μｍ２以下、約１０３μｍ２以下、約１０２μｍ２以下、約１０μｍ２以下、約１μｍ２以下、約１０５ｎｍ２以下、約１０４ｎｍ２以下、さらにまたは約４２２５ｎｍ２以下、約２０２５ｎｍ２以下、約１２２５ｎｍ２以下、約６２５ｎｍ２以下または約３２４ｎｍ２以下の面積を有し得る。各ナノ構造配列は、任意に約４５×４５ｎｍ以下、約３５×３５ｎｍ以下、約２５×２５ｎｍ以下または約１８×１８ｎｍ以下の寸法を有する。
一態様において、各ナノ構造配列は規則配列および／または単層、例えば六方最密充填単層を含んでなる。しかしながら、多くの用途に関して規則配列は必須ではない。例えばメモリーデバイスに使用する配列に関しては、ナノ構造が不規則配列において十分な密度を達成する限り、配列中で規則的である必要はない。従って、もう１つの態様において、各ナノ構造配列は不規則配列、例えば不規則単層配列を含んでなる。
一種の実施形態において、配列は高密度のナノ構造を有する。例えば、各ナノ構造配列は任意に約１×１０１０ナノ構造／ｃｍ２より高い、約１×１０１１ナノ構造／ｃｍ２より高い、約１×１０１２ナノ構造／ｃｍ２より高い、さらに約１×１０１３ナノ構造／ｃｍ２より高い密度を有する。
一種の実施形態において、ナノ構造はほぼ球形のナノ構造または量子ドットを含んでなる。ナノ構造は、例えば所望の用途を基準として選択される本質的に任意の所望の材料を含み得る。例えば、ナノ構造は、導電性材料、非導電性材料、半導体等を含み得る。一態様において、配列を含んでなるナノ構造は約４．５ｅＶ以上の仕事関数を有する。配列を含んでなるナノ構造は典型的に予備形成され、すなわち、配列中での組み入れの前に合成される。例えば一態様において、ナノ構造はコロイド状ナノ構造である。一種の実施形態において、配列を含んでなる各ナノ構造は、ナノ構造の表面と会合した配位子、例えばシルセスキオキサン配位子を含んでなるコーティングを含んでなる。関連する種類の実施形態において、配列を含んでなるナノ構造はＳｉＯ２または他の絶縁性シェルによって包囲される。
もう１つの一般的な種類の実施形態は、ゲート領域を含んでなる少なくとも１つのトランジスター（例えばＭＯＳＦＥＴ）を含んでなり、ゲート領域がナノ構造の単層配列によって占有されており、そしてゲート領域が８１００ｎｍ２以下の面積を有するメモリーデバイスを提供する。ゲート領域は任意に約４２２５ｎｍ２以下、約２０２５ｎｍ２以下、約１２２５ｎｍ２以下、約６２５ｎｍ２以下、またはさらに約３２４ｎｍ２以下の面積を有する。ゲート領域は任意に約６５×６５ｎｍ以下、約４５×４５ｎｍ以下、約３５×３５ｎｍ以下、約２５×２５ｎｍ以下または約１８×１８ｎｍ以下の寸法を有する。
デバイスは本質的に任意の数のかかるトランジスターを含み得る。例えばメモリーデバイスは２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上のトランジスターを含み得る。
上記実施形態に関して記載された特徴の本質的に全てが同様にこの実施形態に適切に適用される。例えば単層配列を含んでなるナノ構造は任意にほぼ球形のナノ構造または量子ドットを含んでなり、約４．５ｅＶ以上の仕事関数を有し、予備形成され（例えばコロイド状）、そして／またはＳｉＯ２もしくは他の絶縁性シェルによって包囲される。同様に単層配列は規則配列（例えば六方最密充填単層）または不規則配列を含み得る。単層配列（規則または不規則）は任意に約１×１０１０ナノ構造／ｃｍ２より高い、約１×１０１１ナノ構造／ｃｍ２より高い、約１×１０１２ナノ構造／ｃｍ２より高い、または約１×１０１３ナノ構造／ｃｍ２より高い密度を有する。
定義
特に定義されない限り、本明細書で使用される全ての技術的および科学的用語は、本発明が関連する分野の当業者によって一般的に理解されるものと同一の意味を有する。以下の定義は当該分野における定義を補足し、そして本願に関するが、いずれの関連または無関連のケース、例えばいずれの共有特許または出願にも帰属しない。本明細書に記載されるものと同様または同等のいずれの方法および材料も本発明の試験のための実施において使用可能であるが、好ましい材料および方法は本明細書に記載される。従って、本明細書において使用される用語は特定の実施形態を説明することのみを目的としており、そして限定する意図はない。
本明細書および添付の特許請求の範囲で使用される場合、文脈上で他に明らかに指定されない限り、単数形「ａ」、「ａｎ」および「ｔｈｅ」は複数指示物を含む。従って、例えば「ナノ構造」という言及は、複数のかかるナノ構造等を含む。
用語「約」は本明細書で使用される場合、与えられた量の値が、その値の±１０％もしくは任意にその値の±５％まで、またはいくつかの実施形態においては記載される値の±１％まで変動することを示す。
「ナノ構造」は、約５００ｎｍ未満、例えば約２００ｎｍ未満、約１００ｎｍ未満、約５０ｎｍ未満またはさらには約２０ｎｍ未満の寸法を有する少なくとも１つの領域または特徴の寸法を有する構造である。典型的に領域または特徴の寸法は、構造の最小の軸に沿う。かかる構造の例としては、ナノワイヤ、ナノロッド、ナノチューブ、分枝ナノ構造、ナノテトラポッド、トリポッド、ジポッド、ナノ結晶、ナノドット、量子ドット、ナノ粒子等が挙げられる。ナノ構造は、例えば実質的に結晶性、実質的に単結晶性、多結晶性、非晶質またはそれらの組み合わせであり得る。一態様において、ナノ構造の３次元のそれぞれは約５００ｎｍ未満、例えば約２００ｎｍ未満、約１００ｎｍ未満、約５０ｎｍ未満またはさらには約２０ｎｍ未満の寸法を有する。
「縦横比」は、ナノ構造の第２および第３の軸の長さの平均によって分割されたナノ構造の第１の軸の長さであり、ここで第２および第３の軸は長さが互いにほとんど等しい２本の軸である。例えば、完全なロッドに関する縦横比は、その長軸に対して直立（垂直）な横断面の直径によって分割された長軸の長さである。
本明細書で使用される場合、ナノ構造の「直径」は、ナノ構造の第１の軸に対して垂直な横断面の直径を指し、ここで第１の軸は、第２および第３の軸に関して長さにおいて最も大きい差異を有する（第２および第３の軸は長さが互いにほとんど等しい２本の軸である）。第１の軸が必ずしもナノ構造の最も長い軸であるというわけではない。例えば、ディスク形のナノ構造に関して、横断面はディスクの短い縦軸に垂直なほぼ円形の横断面である。横断面が円形でない場合、直径は、その横断面の長軸および短軸の平均である。ナノワイヤまたはナノロッド等の細長い、または高縦横比のナノ構造に関して、直径は典型的にナノワイヤまたはナノロッドの最長軸に対して垂直な横断面を横切って測定される。量子ドット等の球形ナノ構造に関して、直径は、球の中心を通って一方から他方まで測定される。
ナノ構造に関して使用される場合、用語「結晶性」または「実質的に結晶性」とは、ナノ構造が典型的に構造の１以上の寸法を横切って長範囲規則を示す状態を指す。単結晶の配列は結晶境界を越えて延在不可能であるため、用語「長範囲規則」が具体的なナノ構造の実寸に依存することは当業者に理解されるであろう。この場合、「長範囲規則」は、ナノ構造の少なくとも大部分の寸法を横切って実質的な配列を意味する。いくつかの例において、ナノ構造は酸化物または他のコーティングを有し得、またはコアおよび少なくとも１つのシェルの含み得る。かかる例において、酸化物、シェルまたは他のコーティングがかかる配列を示す必要はないことは認識されるであろう（例えば、それは非晶質、多結晶性または他であり得る）。かかる例において、「結晶性」、「実質的に結晶性」、「実質的に単結晶性」または「単結晶性」という句はナノ構造の中心コアを指す（コーティング層またはシェルを除く）。用語「結晶性」または「実質的に結晶性」は、本明細書で使用される場合、構造が実質的な長範囲規則を示す限り、様々な欠損、積層欠陥、原子置換等を含んでなる構造を包含するように意図される（例えば、ナノ構造またはそのコアの少なくとも１つの軸の長さの少なくとも約８０％以上の配列）。加えて、コアとナノ構造の外側との間またはコアと隣接シェルとの間もしくはシェルと第２の隣接シェルとの間の境界面が非結晶性領域を含有し得、そして非晶質あってもよいことは認識されるであろう。これはナノ構造が、本明細書で定義されるように結晶性または実質的に結晶性であることを妨げない。
用語「単結晶性」は、ナノ構造に関して使用される場合、ナノ構造が実質的に結晶性であって、そして実質的に単結晶を含んでなることを示す。コアおよび１以上のシェルを含んでなるナノ構造ヘテロ構造に関して使用される場合、「単結晶性」は、コアが実質的に結晶性であって、そして実質的に単結晶を含んでなることを示す。
「ナノ結晶」は、実質的に単結晶性であるナノ構造である。従って、ナノ結晶は、約５００ｎｍ未満、例えば約２００ｎｍ未満、約１００ｎｍ未満、約５０ｎｍ未満またはさらに約２０ｎｍ未満の寸法を有する少なくとも１つの領域または特徴の寸法を有する。用語「ナノ結晶」は、様々な欠損、積層欠陥、原子置換等を含んでなる実質的に単結晶性のナノ構造、ならびにかかる欠損、欠陥または置換のない実質的に単結晶性のナノ構造を包含するように意図される。コアおよび１以上のシェルを含んでなるナノ結晶ヘテロ構造の場合、ナノ結晶のコアは典型的に実質的に単結晶性であるが、シェルがそうである必要はない。一態様において、ナノ結晶の３次元のそれぞれは約５００ｎｍ未満、例えば約２００ｎｍ未満、約１００ｎｍ未満、約５０ｎｍ未満またはさらには約２０ｎｍ未満の寸法を有する。ナノ結晶の例としては、限定されないが、ほぼ球形のナノ結晶、分枝ナノ結晶および実質的に単結晶性のナノワイヤ、ナノロッド、ナノドット、量子ドット、ナノテトラポッド、トリポッド、ジポッドおよび分枝テトラポッド（例えば無機デンドリマー）が挙げられる。
「ほぼ球形のナノ構造」とは約０．８と約１．２との間の縦横比を有するナノ構造である。例えば、「ほぼ球形のナノ結晶」は約０．８と約１．２との間の縦横比を有するナノ結晶である。
「ナノ構造配列」はナノ構造の集合体である。この集合体は、空間的に規則的（「規則配列」）または不規則的（「不規則配列」）であり得る。ナノ構造の「単層配列」において、ナノ構造の集合体は単層を含んでなる。
本明細書において、様々な追加的な用語が定義されるか、または他の様式で特徴づけられる。
一態様において、本発明はナノ構造配列、例えばナノ構造の規則または不規則単層配列の形成方法を提供する。この配列は任意に所定の位置で形成され、そして／または所定の寸法を有する。ナノ構造配列を含むデバイスと同様に、この方法と関連するデバイスも提供される。例えば一態様において、本発明は、ナノ構造の小単層配列を含むメモリーデバイスを提供する。
化学コーティング上での単層形成
その上にナノ構造配列が形成される表面を、化学組成物、例えば表面自体よりもナノ構造に高い親和性を有する組成物によってコーティングすることができる。かかるコーティングは、例えば表面へのナノ構造の接着を促進し得、従って単層の形成を促進し得る。
従って、１つの一般的な種類の実施形態はナノ構造配列の形成方法を提供する。この方法では第１の層が提供され、そしてナノ構造会合基を含んでなる組成物によってコーティングされて、コーティングされた第１の層が提供される。コーティングされた第１の層上にナノ構造の集合が付着され、それによってナノ構造はナノ構造会合基と会合する。ナノ構造会合基と会合していないナノ構造はいずれも除去され、それによってナノ構造の単層配列はコーティングされた第１の層と会合したまま残る。
第１の層は、例えば得られるナノ構造の単層配列が配置される用途を基準として選択される本質的に任意の望ましい材料も含み得る（例えば導電性材料、非導電性材料、半導体等）。第１の層は任意に基材上に配置され、これは同様に、例えばナノ構造配列の所望の用途に依存して本質的に任意の望ましい材料も含み得る。適切な基材としては、限定されないが、均一な基材、例えばシリコンまたは他の半導体材料、ガラス、石英、ポリマー等の固体材料のウエハー；固体材料、例えばガラス、石英、ポリカーボネート、ポリスチレン等のプラスチック等の巨大剛性シート；ポリオレフィン、ポリアミド等のプラスチックのロール等の可撓性基材；または透明基材が挙げられる。これらの特徴の組み合せを利用可能である。基材は任意に、最終的に所望のデバイスの一部分である他の構成または構造素子を含む。かかる素子の具体例としては、電気回路素子、例えば電気接点、他のワイヤーまたは導電性パス、例えばナノワイヤまたは他のナノスケール導電性素子、光学的および／または光電気的素子（例えばレーザー、ＬＥＤ等）、ならびに構造素子（例えばマイクロカンチレバー、くぼみ、ウェル、ポスト等）が挙げられる。
例えば、ナノ構造の単層配列がフラッシュトランジスターまたはメモリーデバイス中に組み入れられる実施形態において、第１の層は酸化物（例えば金属酸化物、酸化ケイ素、酸化ハフニウムもしくはアルミナ（Ａｌ２Ｏ３）またはかかる酸化物の組み合わせ）、窒化物（例えばＳｉ３Ｎ４）等の誘電材料、絶縁ポリマーまたは他の非導電性材料を含んでなる。この種類の実施形態において、第１の層（これらの実施形態においてトンネル誘電層として機能する）は好ましくは薄く（例えば約１ｎｍと約１０ｎｍとの間、例えば３ｎｍと４ｎｍとの間の厚さを有する）、そして半導体を含んでなる基材上に配置される。この基材は典型的にソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含み、かつナノ構造の単層配列の基礎をなす。この方法は、制御誘電層をナノ構造の単層配列上に配置する工程およびゲート電極を制御誘電層上に配置する工程を含み、従ってナノ構造配列がトランジスター中に組み入れられる。制御誘電層は誘電材料、例えば酸化物（例えば金属酸化物、ＳｉＯ２もしくはＡｌ２Ｏ３またはかかる酸化物の組み合わせ）、絶縁ポリマーまたは他の非導電性材料を含んでなる。
この方法を使用して、同一表面上に複数のナノ構造配列を形成することができる。従って、一種の実施形態において、第１の層の２以上の不連続な領域が組成物によってコーティングされる。各領域は第１の層上の所定の位置を占有する（これは例えば、その上に第１の層が配置される基材上の所定の位置に一致し得る）。従って、ナノ構造の２以上の不連続な単層配列は、第１の層のコーティングされた領域上でのナノ構造の集合の付着およびナノ構造会合基と会合していないナノ構造の除去後、コーティングされた第１の層と会合したまま残る。本質的に任意の数のナノ構造配列もこの様式で製造可能である。例えば第１の層の１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上の不連続な領域を組成物によってコーティングすることができ、それによって１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上の不連続な単層ナノ構造配列が第１の層上の所定の位置において形成される。
この領域は本質的に任意の所望の大きさのものでもあり得る。例えば各領域（従って、得られるナノ構造の各単層配列）は、約１０４μｍ２以下、約１０３μｍ２以下、約１０２μｍ２以下、約１０μｍ２以下、約１μｍ２以下、約１０５ｎｍ２以下、約１０４ｎｍ２以下、さらにまたは約４２２５ｎｍ２以下、約２０２５ｎｍ２以下、約１２２５ｎｍ２以下、約６２５ｎｍ２以下または約３２４ｎｍ２以下の面積を有し得る。所望であれば、得られる各配列をトランジスターまたは他のデバイス中に組み入れることができる。
第１の層の不連続な領域をコーティングするために有用な技術は当該分野で説明されている。例えば第１の層をレジスト（例えばホトレジスト）でコーティングすることが可能であり、これは所望のパターンで暴露および現像されて第１の層の所望の領域を暴露し、次いで組成物によってコーティングされる。もう１つの例として、第１の層を組成物によって、次いでレジストによってコーティングすることが可能であり、そしてそれは所望のパターンの逆型で暴露および現像される。レジストによって保護されていない組成物は除去され、そして所望の領域において組成物を残すように残りのレジストが除去される。なおもう１つの例として、所望の領域において第１の層上に組成物を単にプリントすることができる。もう一種の実施形態において、例えば以下の「レジストを使用する単層のパターニング」と題された項目に記載のレジストを使用して、単層を形成し、次いでパターン化する。
記載の通り、第１の層をコーティングするために使用される組成物はナノ構造会合基（例えば、ナノ構造の表面および／またはナノ構造の表面をコーティングする配位子と共有結合的または非共有結合的に相互作用し得る化学基）を含んでなる。多数の適切な基が当該分野において既知であり、そして本発明の実施に適応可能である。例示的なナノ構造会合基としては、限定されないが、チオール、アミン、アルコール、ホスホニル、カルボキシル、ボロニル、フッ素または他の非炭素ヘテロ原子、ホスフィニル、アルキル、アリール等の基が挙げられる。
一種の実施形態において、組成物はシランを含んでなる。例えばシランは、有機シラン、例えばトリクロロシラン、トリメトキシシランまたはトリエトキシシランであり得る。もう１つの例として、シランは次式［Ｘ３Ｓｉ−スペーサー−ナノ構造会合基］（式中、ＸはＣｌ、ＯＲ、アルキル、アリール、他の炭化水素、ヘテロ原子またはこれらの基の組み合わせであり、そしてスペーサーはアルキル、アリールおよび／またはヘテロ原子の組み合わせである）を有する構造を含み得る。シランは、酸化ケイ素の第１の層の表面上で遊離ヒドロキシル基と反応し得、例えば第１の層上で単層コーティングを形成する。
一態様において、ナノ構造会合基はナノ構造の表面と相互作用する。１つの例示的な種類の実施形態において、ナノ構造会合基はチオール基を含んでなる。従って、コーティングされた第１の層は、例えばチオール化合物を含んでなる自己集合単層を含み得る。組成物は、例えばアルキル基が３個と１８個との間の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシランを含み得る（例えば１２−メルカプトドデシルトリメトキシシラン）。組成物は任意に２以上の異なる化合物の混合物を含んでなる。例えば、組成物は長鎖メルカプトシラン（例えば、アルキル基が８個と１８個との間の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシラン）と、短鎖メルカプトシラン（例えば、アルキル基が８個以下の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシラン）との混合物を含み得る。ここでは、長鎖メルカプトシラン中のアルキル基は短鎖メルカプトシラン中のアルキル基よりも炭素を少なくとも１個多く含んでなる。この例において、長鎖メルカプトシランと短鎖メルカプトシランとの比率を変更して、ナノ構造に提供される表面を調節することができる。例えば、長鎖メルカプトシランおよび短鎖メルカプトシランは、約１：１０と約１：１０，０００との間の長鎖メルカプトシラン対短鎖メルカプトシランのモル比で存在し得る（例えば、約１：１００または１：１０００のモル比）。もう１つの例として、組成物は長鎖メルカプトシランと、ナノ構造会合基を含む必要のない短鎖シラン（例えば、アルキル基が８個以下の炭素を含んでなるアルキルトリクロロシラン、アルキルトリメトキシシランまたはアルキルトリエトキシシラン）との混合物を含み得る。
ナノ構造は任意に界面活性剤または他の表面配位子と会合する。一種の実施形態において、各ナノ構造はナノ構造の表面と会合する配位子、例えばホワイトフォルド（Ｗｈｉｔｅｆｏｒｄ）らによる「ナノ構造の付着後カプセル化：それを組み入れた組成物、デバイスおよび系（Ｐｏｓｔ−ｄｅｐｏｓｉｔｉｏｎ ｅｎｃａｐｓｕｌａｔｉｏｎ ｏｆ ｎａｎｏｃｒｙｓｔａｌｓ：Ｃｏｍｐｏｓｉｔｉｏｎｓ，ｄｅｖｉｃｅｓ ａｎｄ ｓｙｓｔｅｍｓ ｉｎｃｏｒｐｏｒａｔｉｎｇ ｓａｍｅ）」と題された２００４年１１月３０日出願の米国特許出願第６０／６３２，５７０号明細書に記載のもの、または図３に図示されるもの等のシルセスキオキサン配位子を含んでなるコーティングを含んでなる。この配位子は任意に配列中の隣接するナノ構造間の間隔を制御する。ナノ構造の表面に達するように、ナノ構造会合基は配位子を置換し得、そして／または隣接する配位子分子間に挿入され得る。
例示的な実施形態を図１に図示する。この例において、第１の層１０３（例えばＳｉＯ２の層）は基材１２０（例えばシリコン基材）上に配置される。描写された第１の層は基材を横切って連続的に分散されるが、代わりに第１の層が任意に基材上の複数の不連続な領域に配置され得ることは明白である。第１の層は、ナノ構造会合基１０５（例えばチオール基）を含む組成物１０４（例えば長鎖メルカプトシランと短鎖メルカプトシランとの混合物）によってコーティングされ、不連続な領域１１９においてコーティングされた第１の層１０２を形成する。配位子１１１（例えばシルセスキオキサン配位子）によってコーティングされたナノ構造の集合１１０（例えば、Ｐｄ量子ドット）は、コーティングされた第１の層上に例えばスピンコーティングによって付着される（パネルＡ）。ナノ構造はナノ構造会合基と会合し、これはナノ構造をコーティングする配位子間に挿入され、そして第１の層上でわずかに単層より多くを形成する（パネルＢ）。ナノ構造会合基と会合しないナノ構造を（例えば溶媒による洗浄によって）除去し、コーティングされた第１の層と会合したナノ構造の単層配列１０９を残す（パネルＣ）。
ナノ構造表面と相互作用するためのナノ構造上での配位子による置換または挿入の代わりに（またはそれに加えて）、ナノ構造会合基は配位子と相互作用し得る。従って、一態様において、各ナノ構造はナノ構造の表面と会合した配位子を含んでなるコーティングを含んでなり、そしてナノ構造会合基は配位子と相互作用する。いくつかの実施形態において、配位子はシルセスキオキサンを含んでなる。例示的な配位子としては、限定されないが、米国特許出願第６０／６３２，５７０号明細書（前記）に記載のもの、または図３に図示されるものが挙げられる。
配位子とナノ構造会合基との間の相互作用は共有的または非共有的であり得る。従って、一種の実施形態において、相互作用は非共有的である。組成物は例えば３−アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）、ドデシルトリクロロシラン、オクタデシルトリクロロシラン、ドデシルトリエトキシシラン、オクタデシルトリエトキシシランまたは多数の同様の化合物のいずれかを含み得る。記載の通り、シランはＳｉＯ２第１の層の表面上で遊離ヒドロキシル基と結合し得る。ドデシルおよびオクタデシル基は、例えばナノ構造上の疎水性配位子との相互作用に関して疎水性表面を提供し、一方、ＡＰＴＥＳは、ＡＰＴＥＳアミノ基との水素結合が可能な配位子との相互作用に関して極性表面を提供する。
もう一種の実施形態において、ナノ構造会合基は配位子と共有結合を形成する。組成物は任意に光活性であり、配位子とナノ構造会合基との間の共有結合が光への暴露時にのみ形成される。かかる実施形態において、この方法は、コーティングされた第１の層の１以上の不連続な領域を光に暴露する工程を含み、各領域がコーティングされた第１の層上の所定の位置を占有する。
本質的に任意の数のナノ構造配列もこの様式で製造可能である。例えばコーティングされた第１の層の２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上の不連続な領域を光に暴露することができ、第１の層上の所定の位置において（従って、その上で第１の層が配置されるいずれもの基材上の所定の位置において）同様の数の不連続なナノ構造単層配列の形成が得られる。同様に、この領域は本質的に任意の所望の大きさのものでもあり得る。例えば各領域（従って、得られるナノ構造の各単層配列）は、約１０４μｍ２以下、約１０３μｍ２以下、約１０２μｍ２以下、約１０μｍ２以下、約１μｍ２以下、約１０５ｎｍ２以下、約１０４ｎｍ２以下、さらにまたは約４２２５ｎｍ２以下、約２０２５ｎｍ２以下、約１２２５ｎｍ２以下、約６２５ｎｍ２以下または約３２４ｎｍ２以下の面積を有し得る。所望であれば、得られる各配列をトランジスターまたは他のデバイス中に組み入れることができることは明らかである。従って光活性組成物を使用することによってパターニングの都合のよい手段が提供され、所望の数、大きさおよび／または形状の単層ナノ構造配列を製造可能である。
当該分野において多数の光活性化合物が既知であり、本発明の実施に適用可能である。例えば、組成物はフェニルアジド基を含み得、これは光活性化時に、例えばナノ構造の表面と会合するコーティングを含んでなるシルセスキオキサン配位子と共有結合を形成可能である。例示的な光活性組成物としては、限定されないが、アリールアジド基（例えば、フェニルアジド、ヒドロキシフェニルアジドまたはニトロフェニルアジド基）、ソラレンまたはジエンを含んでなる化合物が挙げられる。
１以上の工程で組成物を適用し、コーティングを形成可能である。例えば、特定の実施形態において、第１の層を組成物によってコーティングする工程は、第１の化合物によって第１の層をコーティングする工程と、次いで、ナノ構造会合基を含んでなり、第１の化合物と相互作用する第２の化合物によって第１の層をコーティングする工程を含む。例えば第１の層（例えばＳｉＯ２第１の層）を第１の化合物として３−アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）によって、次いで第２の化合物としてＮ−５−アジド−２−ニトロベンゾイルオキシスクシンイミド（ＡＮＢ−ＮＯＳ）によってコーティングすることができる（ＡＮＢ−ＮＯＳは、ＡＰＴＥＳアミノ基と反応するアミン反応性Ｎ−ヒドロキシスクシンイミドエステル基と、例えば３２０〜３５０ｎｍで光分解可能なニトロフェニルアジド基とを有する）。
例示的な実施形態を図２に図示する。この例において、第１の層２０３（例えばＳｉＯ２の層）は基材２２０（例えばシリコン基材）上に配置される。第１の層は、光活性ナノ構造会合基２０５（例えば、フェニルアジド基）を含む組成物２０４（例えばＡＰＴＥＳおよびＡＮＢ−ＮＯＳ）によってコーティングされ、コーティングされた第１の層２０２を形成する（パネルＡ）。配位子２１１（例えばシルセスキオキサン配位子）によってコーティングされたナノ構造２１０（例えばＰｄ量子ドット）の集合は、コーティングされた第１の層上に例えばスピンコーティングによって付着され、わずかに単層より多くを形成する（パネルＢ）。コーティングされた第１の層の不連続な領域２１９は光２３０に暴露され、一方、残りのコーティングされた第１の層はマスク２３１によって光への暴露から保護されている（パネルＣ）。ナノ構造会合基に共有結合していないナノ構造を（例えば溶媒、例えばヘキサンによる洗浄によって）除去し、コーティングされた第１の層と会合したナノ構造の単層配列２０９を残す（パネルＤ）。
一種の実施形態において、コーティングされた第１の層上に少なくとも一種の溶媒中に分散されたナノ構造を含んでなる溶液を付着することによって、ナノ構造の集合はコーティングされた第１の層上に付着される。本質的に任意の都合のよい技術、例えばスピンコーティング、ディップコーティング、浸漬、スプレーまたは同様の技術によってナノ構造の溶液を付着することができる。溶媒は、必要とされないが、付着されたナノ構造から、例えばエバポレーションによって部分的または完全に除去可能である。ナノ構造会合基と会合していないナノ構造のいずれも、例えば少なくとも一種の溶媒による洗浄によって都合よく除去することができる。
一態様において、この方法によって形成されたナノ構造の単層配列（または複数配列のそれぞれ）は規則配列、例えばほぼ球形のナノ結晶を含んでなる六方最密充填単層配列または立方体ナノ結晶を含んでなる碁盤目配列を含んでなる。しかしながら、多くの用途に関して、規則配列は必須ではない。例えばメモリーデバイスに使用する配列に関しては、ナノ構造が不規則配列において十分な密度を達成する限り、配列中で規則的である必要はない。従って、もう１つの態様において、ナノ構造の単層配列は不規則配列を含んでなる。
一種の実施形態において、配列（またはこの方法によって製造された複数配列のそれぞれ）は高密度のナノ構造を有する。例えば、ナノ構造の単層配列は任意に、約１×１０１０ナノ構造／ｃｍ２より高い、約１×１０１１ナノ構造／ｃｍ２より高い、約１×１０１２ナノ構造／ｃｍ２より高い、さらに約１×１０１３ナノ構造／ｃｍ２より高い密度を有する。
一種の実施形態において、ナノ構造はほぼ球形のナノ構造または量子ドットを含んでなる。ナノ構造は、例えば得られるナノ構造の単層配列が配置される用途を基準として選択される本質的に任意の所望の材料を含み得る。例えば、ナノ構造は、導電性材料、非導電性材料、半導体等を含み得る。一態様において、ナノ構造は約４．５ｅＶ以上の仕事関数を有する。例えば、ナノ構造の仕事係数が十分に高くない場合、ナノ構造に貯蔵される電子がトンネル誘電層を横切って戻り、メモリー損失が生じるメモリーデバイスの製造において、かかるナノ構造は有用である。従って、ナノ構造（例えば、ほぼ球形のナノ構造または量子ドット）は任意にパラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、テルル（Ｔｅ）、鉄白金合金（ＦｅＰｔ）等の材料を含んでなる。ナノ構造については、以下の「ナノ構造」と題された項目でより詳細に説明される。
本発明の方法によって製造されたか、またはその実施において有用なデバイスも本発明の特徴である。従って、もう１つの一般的な種類の実施形態は、コーティングされた第１の層と、コーティングされた第１の層上に配置されたナノ構造の単層配列とを含むデバイスを提供する。コーティングされた第１の層は、ナノ構造会合基を含んでなる組成物によってコーティングされた第１の層を含み、そしてナノ構造はナノ構造会合基と会合する。
上記方法に関して記載された特徴の本質的に全てが、例えば第１の層の組成物、基材、第１の層をコーティングするために使用される組成物、ナノ構造会合基およびナノ構造に関して同様にこれらの実施形態に適切に適用される。ナノ構造の単層配列が規則配列または不規則配列を含み得ること、そしてコーティングされた第１の層が任意に２以上の不連続な領域を含み、各領域が所定の位置を占有する（そのため、デバイスが任意にコーティングされた第１の層上に配置されたナノ構造の２以上の単層配列を含む）ことは注目に値する。デバイスが任意にフラッシュトランジスター（フローティングゲートメモリーＭＯＳＦＥＴ）またはメモリーデバイスを含むことも注目に値する。従って、特定の実施形態において、第１の層は酸化物（例えば金属酸化物、酸化ケイ素、酸化ハフニウムまたはアルミナ（Ａｌ２Ｏ３））、窒化物等の誘電材料、絶縁ポリマーまたは他の非導電性材料を含んでなる。この種類の実施形態において、第１の層（トンネル誘電層として機能する）は好ましくは薄く（例えば約１ｎｍと約１０ｎｍとの間、例えば３ｎｍと４ｎｍとの間の厚さを有する）、そして半導体を含んでなる基材（例えばＳｉ基材）上に配置される。基材は、典型的にソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含み得、かつナノ構造の単層配列の基礎をなす。制御誘電層がナノ構造の単層配列上で配置され、そしてゲート電極が制御誘電層上で配置される。制御誘電層は誘電材料、例えば酸化物（例えば金属酸化物、ＳｉＯ２またはＡｌ２Ｏ３）、絶縁ポリマーまたは他の非導電性材料を含んでなる。電極は本質的に任意の適切な材料も含み得る。例えば、ゲート電極はポリシリコン、金属ケイ化物（例えば、ケイ化ニッケルまたはケイ化タングステン）、ルテニウム、酸化ルテニウムまたはＣｒ／Ａｕを含み得る。同様に、ソース電極およびドレイン電極は任意に金属ケイ化物（例えば、ケイ化ニッケルまたはケイ化タングステン）あるいは任意の様々なバリア金属または金属窒化物、例えばスズであって銅またはアルミニウム等の他の金属に接触するものを含んでなる。
例示的な実施形態を図１のパネルＣに図示する。この例において、デバイス１０１はコーティングされた第１の層１０２と、不連続な領域１１９のコーティングされた第１の層上に配置されたナノ構造１１０の単層配列１０９とを含む。コーティングされた第１の層１０２は、ナノ構造会合基１０５を含む組成物１０４によってコーティングされた第１の層１０３を含む。第１の層は基材１２０上に配置される。
関連する例示的な実施形態を図２のパネルＤに図示する。この例において、デバイス２０１はコーティングされた第１の層２０２と、不連続な領域２１９のコーティングされた第１の層上に配置されたナノ構造２１０の単層配列２０９とを含む。コーティングされた第１の層２０２は、ナノ構造会合基２０５を含む組成物２０４によってコーティングされた第１の層２０３を含む。第１の層は基材２２０上に配置される。この実施形態において、ナノ構造会合基２０５はナノ構造上で配位子２１１に共有結合している。
レジストを使用する単層のパターニング
上記方法は、得られる単層ナノ構造配列の大きさ、形状および／または位置を予め決めることが可能である。レジスト、例えばホトレジストの使用によっても、単層配列のかかるパターニングを促進することができる。
１つの一般的な種類の実施形態はナノ構造単層のパターニング方法を提供する。この方法において、第１の層上に配置されたナノ構造の単層が提供される。ナノ構造の単層上にレジストが配置されて、レジスト層が提供され、そしてレジスト層上に所定のパターンが（例えば光、電子線、Ｘ線等に）暴露され、レジスト層の少なくとも第１の領域において暴露されたレジストと、レジスト層の少なくとも第２の領域において未暴露のレジストとを提供する。ポジ型レジストが利用される場合、暴露されたレジストおよびその基礎のナノ構造が除去されて、次いでその基礎のナノ構造を第１の層から除去せずに未暴露のレジストが除去される。代わりにネガ型レジストが利用される場合、未暴露のレジストおよびその基礎のナノ構造が除去されて、次いでその基礎のナノ構造を除去せずに暴露されたレジストが除去される。ポジ型レジストまたはネガ型レジストのいずれが使用されても、第１の領域によって画定された少なくとも１つのナノ構造単層配列は第１の層上に残る。ポジ型レジストが使用される場合、配列の位置が第２の領域のものと一致し（すなわち、第１の領域の逆）、一方、ネガ型レジストが使用される場合、配列の位置が第１の領域のものと一致することは明白である。従ってナノ構造単層配列の境界は第１の領域の境界によって画定される。
任意の都合のよい技術によってナノ構造の単層を製造することができる。例えば、ナノ構造の溶液によって第１の層をスピンコーティングし、次いで、例えば洗浄によって第１の層と接触していないナノ構造をいずれも除去することができる。例えば第１の層の浸漬またはディップコーティングによって、あるいは市販品として入手可能なラングミュア−ブロジット（Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ）デバイスを使用して単層を形成することもできる。
第１の層は、必要とされないが、例えば第１の層へのナノ構造の接着を増加するため、上記のもの等のナノ構造会合基を含んでなるコーティングを含み得る。同様に、ナノ構造は任意に上記のもの等の配位子を含んでなる。
ナノ構造の単層上に（例えばスピンコーティングまたは他の当該分野で既知の技術によって）レジストを配置することができる。あるいはレジストと単層との間に１以上の追加の層を配置することができる。例えば一種の実施形態において、誘電層はナノ構造の単層上に配置され、そしてレジストは誘電層上に配置される。
この方法を使用して、本質的に任意の数の単層配列を製造することができる。例えばポジ型レジストが使用される場合、未暴露のレジストをレジスト層の２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上の不連続な第２の領域において提供することができ、２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上の不連続なナノ構造単層配列が第１の層上に残る。同様にネガ型レジストが使用される場合、暴露されたレジストをレジスト層の２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上の不連続な第１の領域において提供することができ、同数の不連続なナノ構造単層配列が第１の層上に残る。
上記方法に関して記載された特徴の本質的に全てが、例えば第１の層の組成物、基材上の第１の層の配置、基材の組成物、トランジスターへの配列の組み入れ、ナノ構造の形状および組成物、配列の大きさおよび密度等に関して同様にこれらの実施形態に適切に適用される。単層配列（または複数配列のそれぞれ）が規則配列または不規則配列を含み得ることは注目に値する。
例示的な実施形態を図４に図示する。この例において、第１の層４２０（例えば、厚さ３〜４ｎｍのＳｉＯ２もしくは他の酸化物、窒化物または他の非導電性材料の層）は基材４２１（例えばＳｉまたは他の半導体基材）上に配置される。工程４０１において、ナノ構造（例えばＰｄ量子ドット）の単層４２２は第１の層上に配置される。工程４０２において、制御誘電層４２３（例えばＳｉＯ２またはＡｌ２Ｏ３等の酸化物、絶縁ポリマーまたは他の非導電性材料）は単層上に配置される（例えば、電子層配置によってＡｌ２Ｏ３層を配置することができるか、または化学蒸着によってＳｉＯ２層を配置することができる）。制御誘電層は工程４０３においてポジ型レジストによってコーティングされ、工程４０４においてマスクおよび暴露され、そして工程４０５において現像されて、暴露されたレジストが除去される。工程４０６〜４０８において、チャネル領域４３７によって分離されたソース領域４３０およびドレイン領域４３１は、イオン埋め込み（工程４０６）、未暴露のレジストの剥離（工程４０７）および活性化（工程４０８）によって基材４２１に作成される。工程４０９において、制御誘電層を再びポジ型レジスト（例えば、ポリメチルメタクリレート（ＰＭＭＡ））によってコーティングし、レジスト層４３２を形成する。ホトリソグラフィ工程４１０において、第１の領域４３３のレジストを（例えば電子線または深ＵＶによって）暴露し、一方、第２の領域４３４のレジストをマスク４３５によって保護し、そして未暴露のまま残す。工程４１１において（例えば、有機溶媒によって現像される）暴露されたレジストを除去し、次いで工程４１２において（例えばフッ化水素酸中に浸漬することによって）制御誘電層の部分および第１の層、ならびに第１の領域４３３の暴露されたレジストの基礎をなすナノ構造を除去し、ナノ構造の単層配列４４５を残す。配列４４５の境界は第２の領域４３４の境界に一致し、従って第１の領域４３３の境界によって画定される。工程４１３において、金属層が配置されてソース電極４４０およびドレイン電極４４１が形成される。工程４１４において、（例えば、未暴露のレジストを少なくとも一種の溶媒、例えばアセトンと接触させることによって）制御誘電層またはその基礎をなすナノ構造を妨害することなく未暴露のレジストが除去される。次いで、工程４１５において、制御誘電層上にゲート電極４４２（例えばＣｒ／Ａｕまたは限定されないが、ポリシリコン、金属ケイ化物（例えばケイ化ニッケルまたはケイ化タングステン）、ルテニウムもしくは酸化ルテニウムを含む他の適切な材料）を配置し、トランジスター４５０を製造する。
もう１つの一般的な種類の実施形態もナノ構造単層のパターニング方法を提供する。この方法において、その上に配置されたレジスト層を含んでなる第１の層が提供される。レジスト層の少なくとも第２の領域からレジストを除去しながら、レジスト層の少なくとも第１の領域にレジストを残させる。レジスト層および第１の層上にナノ構造の集合が配置され、そしてナノ構造が第１の領域においてレジストと、そして第２の領域において第１の層と接触する。第１の領域からレジストおよびその被覆ナノ構造が除去されて、そして第２の領域から第１の層と接触していないナノ構造がいずれも除去され、少なくとも１つのナノ構造単層配列が第１の層上に残る。配列の位置、大きさ、形状等が第２の領域のものと一致すること、そして形成される配列の数が第２の領域の数と等しいことは明白である。
当該分野において周知のリソグラフィ技術に従ってレジストを配置、暴露および除去することができる。第１の領域からレジストおよびその被覆ナノ構造の除去と、第１の層と接触していない（例えば第２の領域にある）いずれものナノ構造の除去とが、例えば少なくとも第１の溶媒による洗浄によって任意に同時に達成される。
上記方法に関して記載された特徴の本質的に全てが、例えば第１の層の組成物、第１の層のコーティング、基材上の第１の層の配置、基材の組成物、トランジスターへの配列の組み入れ、ナノ構造の形状および組成物、ナノ構造配位子、配列の大きさおよび密度等に関して同様にこれらの実施形態に適切に適用される。単層配列（または複数配列のそれぞれ）が規則配列または不規則配列を含み得ることは注目に値する。
記載の通り、本発明の方法によって製造されたか、またはその実施において有用なデバイスも本発明の特徴である。従って、もう１つの一般的な種類の実施形態は、第１の層と、第１の層上に配置されたナノ構造の単層配列と、第１の層上に配置されたレジストとを含んでなるデバイスを提供する。一種の実施形態において、レジストは、ナノ構造の単層配列上に配置されたレジスト層を含んでなる。例えば、図４のデバイス４６０を参照のこと。もう一種の実施形態において、レジストは第１の層の第１の領域を占有し、そしてナノ構造の単層配列は、第１の領域に隣接する第１の層の第２の領域を占有する。
上記方法に関して記載された特徴の本質的に全てが、例えば第１の層の組成物、第１の層のコーティング、基材上の第１の層の配置、基材の組成物、トランジスターへの配列の組み入れ、ナノ構造の形状および組成物、ナノ構造配位子、配列の大きさおよび密度等に関して同様にこれらの実施形態に適切に適用される。単層配列（または複数配列のそれぞれ）が規則配列または不規則配列を含み得ることは注目に値する。
単層形成のためのデバイス
本発明の一態様において、ナノ構造配列の形成のためのデバイスおよびデバイスを使用する方法を提供する。従って、１つの一般的な種類の実施形態は、第１の層と、第２の層と、第１の層と第２の層との間のキャビティと、１以上のスペーサーと、少なくとも１つの開口部とを含んでなるデバイスを提供する。１以上のスペーサーは第１の層と第２の層との間に位置し、そして第１の層と第２の層との間の距離を維持する。少なくとも１つの開口部はキャビティを外部雰囲気と連結させる。キャビティはナノ構造の集合によって占有される。
以下により詳細に記載される通り、このデバイスを使用して、ナノ構造配列を形成することができる。簡単に、ナノ構造の溶液をキャビティ中に導入し、そしてキャビティから溶媒をエバポレーションする。溶媒をエバポレーションすると、ナノ構造は第１の層上で配列へと集合する。ナノ構造が規則配列へと集合するように、エバポレーション速度は制御および低下可能である。
従って、一種の実施形態において、ナノ構造は少なくとも一種の溶媒中に分散され、一方、他の実施形態において、ナノ構造は実質的に溶媒を含まない。ナノ構造は任意に第１の層上に配置された配列を含んでなる。配列は不規則配列を含み得るが、特定の実施形態において、配列は規則配列を含み得る。この配列は、好ましくは単層、例えば、六方最密充填単層等の規則単層を含んでなるが、任意に単層より多くを含んでなる。
第１の層および第２の層は典型的に実質的に平面であり、そして実質的に互いに平行である。第１の層のために適切な材料としては、限定されないが、上記のもの；例えば酸化物（例えば酸化ケイ素、酸化ハフニウムおよびアルミナ）または窒化物等の誘電材料が挙げられる。第１の層は任意に、ナノ構造会合基を含む組成物を含んでなるコーティングを含む。例示的なコーティング組成物およびナノ構造会合基は上記されている。
第１の層は基材上に配置され得る。例示的な基材は上記されており；例えば、得られるナノ構造の配列がトランジスターまたは同様のデバイスに組み入れられる場合、半導体基材を使用可能である。複数のデバイスを単一基材上に配置可能であり、そして本質的に任意の所望の数および／または大きさのナノ構造配列（例えば、２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上の配列）を基材上の所定の位置で同時に製造するために使用可能であることは明白である。
第２の層および／またはスペーサーは本質的に任意の適切な材料を含み得る。例えば第２の層および／またはスペーサーは金属または誘電材料（例えば、アルミニウム、ニッケル、クロム、モリブデン、ＩＴＯ、窒化物または酸化物）を含み得る。
第１の層と第２の層との間の距離はナノ構造の平均直径よりも大きい。特定の実施形態において、この距離はナノ構造の単層形成を促進するようにナノ構造の平均直径の約２倍以上であり得るが、第１の層と第２の層との間の距離はナノ構造の平均直径の約２倍未満である。例えば約３〜５ｎｍの平均直径を有する量子ドットに関して、この距離は約６〜１０ｎｍ未満である。
このデバイスは本質的に任意の所望の大きさおよび／または形状のものであり得る。一種の実施形態において、第１の層は４つの端部を有する。第１の層および第２の層は、第１の層の２つの対立する端部に沿って延在する２つのスペーサーによって分離される。第１の層の残りの２つの対立する端部に沿って延在する２つの開口部は、キャビティを外部雰囲気と連結させ、例えばエバポレーション時に溶媒を逃がす。多数の他の立体配列が可能であることは明白である。１つの追加の例として、第１の層は４つの端部および４つの角を有し得、スペーサーが各角にあって、そして開口部が各端部に沿っているか、またはデバイスは円形、不規則形状等のものであり得る。
キャビティに電場を適用することによってナノ構造配列の形成を促進することができる（例えば、チャン（Ｚｈａｎｇ）およびリュー（Ｌｉｕ）（２００４）「交流電場によるコロイド状単層核形成の原位置での観察（Ｉｎ ｓｉｔｕ ｏｂｓｅｒｖａｔｉｏｎ ｏｆ ｃｏｌｌｏｉｄａｌ ｍｏｎｏｌａｙｅｒ ｎｕｃｌｅａｔｉｏｎ ｄｒｉｖｅｎ ｂｙ ａｎ ａｌｔｅｒｎａｔｉｎｇ ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）」 ネーチャー（Ｎａｔｕｒｅ）４２９：７３９−７４３を参照のこと）。従って、一種の実施形態において、第１の層は第１の導電性材料を含んでなるか、またはその上に配置され、そして第２の層は第２の導電性材料を含んでなるか、またはその上に配置される。導電性材料としては、限定されないが、金属、半導体、ＩＴＯ等が挙げられる。キャビティの一方または両方の面上の絶縁層の存在（例えば、誘電性第１の層）がかかる場の適用を不可能にさせないことは注目に値する。
ナノ構造は、例えばショートナノロッド、ほぼ球形のナノ構造または量子ドットを含み得、そして本質的に任意の所望の材料も含み得る。ナノ構造については以下の「ナノ構造」と題された項目でより詳細に説明される。
例の実施形態を図５のパネルＡ〜Ｃに図示する。この例において、デバイス５０１は、第１の層５０２と、第２の層５０３と、第１の層と第２の層との間のキャビティ５０４と、２つのスペーサー５０５とを含む。スペーサーは第１の層と第２の層との間に位置し、そしてそれらの間の距離５０６を維持する。２つの開口部５１０はキャビティ５０４を外部雰囲気５１３と連結させる。キャビティはナノ構造５１１の集合によって占有される。これはパネルＡおよびＢにおいては溶媒５１２に分散され、一方、パネルＣにおいては、それらは第１の層上に配置された配列５１５を含んでなる。
記載の通り、本発明のデバイスを使用する方法は本発明のもう１つの特徴を形成する。従って、１つの一般的な種類の実施形態はナノ構造配列の形成方法を提供する。この方法において、第１の層と、第２の層と、第１の層と第２の層との間のキャビティとを含んでなるデバイスが提供される。少なくとも一種の溶媒中に分散されたナノ構造を含んでなる溶液をキャビティ中に導入する。キャビティから溶媒の少なくとも一部分をエバポレーションし、それによってナノ構造が第１の層上に配置された配列へと集合する。
例示的な方法を図５に図示する。ここではパネルＡに、溶媒中に分散されたナノ構造を含んでなるキャビティが描写される。溶媒がエバポレーションされる時にナノ構造が一緒に引き出され（パネルＢ）、そして第１の層上で配列へと集合する（パネルＣ）。第２の層が除去され（パネルＤ）；この例において、スペーサーも除去され、第１の層上に配置されたナノ構造配列が残される。
配列は任意にデバイス、例えばメモリーデバイス中に組み入れられ；例えばナノ構造配列はフラッシュトランジスターのゲート領域を含み得る。この方法を使用して、本質的に任意の数のナノ構造配列を同時に所定の位置で形成可能であることは明白である（例えば、２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上）。
上記デバイスに関して記載された特徴の本質的に全てが、例えばデバイスの立体配置；第１の層および／またはスペーサーの組成物；ナノ構造の種類；得られる配列の立体配置等に関して同様にこの方法に適切に適用される。
例えば従来のリソグラフィ、ＭＥＭＳおよび／または集積回路技術を使用してデバイスを製造することができる。一態様において、デバイスを提供する工程が、第１の層上に第３の層を配置する工程と、第３の層上に第２の層を配置する工程と、第３の層の少なくとも一部分を除去し、それによって第１の層と第２の層との間にキャビティが形成される工程とを含む。例えばエッチ液、例えば異方性エッチ液によって第３の層をエッチング除去することによって第３の層またはその一部分を除去することができる。例えば、第３の層はポリシリコン（すなわち多結晶性シリコン）、非晶質シリコン、モリブデンまたはチタンを含み得、そしてエッチ液はＸｅＦ２を含み得る。
除去される第３の層の厚さが、第１の層と第２の層との間で得られるキャビティの高さを画定することは明白である。従って、第３の層は、ナノ構造の平均直径よりも大きい厚さを有する。特定の実施形態において、第３の層はナノ構造の単層形成を促進するようにナノ構造の平均直径の約２倍以上の厚さを有し得るが、第３の層の厚さはナノ構造の平均直径の約２倍未満である。
第１の層および第２の層は１以上のスペーサーによって分離されており、スペーサーは第３の層が除去された時に第１の層と第２の層との間の距離を維持する。記載の通り、得られるデバイスは本質的に任意の大きさおよび／または形状のものであり得、そして第１、第２および第３の層ならびにスペーサーの多数の立体配置が可能である。例えば、一種の実施形態において、第１の層は４つの端部を有する。第１の層および第２の層は、第１の層の２つの対立する端部に沿って延在する２つのスペーサーによって分離される。従って、得られるデバイスは、残りの２つの対立する端部に沿って延在する２つの開口部を有する。あるいはデバイスはより多く、またはより少ないスペーサーを有し得、端部の代わりに角のスペーサーが円形または不規則形状等のものであり得る。
デバイスを提供するための例示的な方法を図６パネルＡに図示する。この例において、基材６１１（例えばＳｉまたは他の半導体基材）上に配置された、例えば所望の第１の層と同一材料（例えばＳｉＯ２または他の誘電材料）を含んでなる比較的厚い層６１０が提供される。工程６０１において、層６１０をマスクし、そしてストライプをその中にエッチングする。工程６０２において、材料の薄層を配置して第１の層６１２を形成する。工程６０３において、第３の層６１３を第１の層６１２上に配置する（例えば、化学蒸着によってポリシリコンの第３の層を配置することができる）。工程６０４において、第２の層６１４を第３の層６１３上に配置する（例えば、薄金属の第２の層を第３の層上にエバポレーションする）。層６１０の厚い残留部分はスペーサー６１５を含んでなる。工程６０５において、第３の層をエッチング除去して、デバイス６２０にキャビティ６１６を残す。この例において、同一基材上に２つのデバイスが同時に製造される。
デバイスを提供するためのもう１つの例示的な方法を図６パネルＢに図示する。この例において、薄い第１の層６６０は基材６６１上に提供される。工程６５１において、第３の層６６２は第１の層６６０上に配置される。工程６５２において、第３の層６６２はマスクされて、そしてストライプがその中にエッチングされる。工程６５３において、金属を配置し、第２の層６６５およびスペーサー６６６を形成する。デバイスは任意にマスクされ、そして以前に形成されたものに対して垂直のストライプ中でエッチングされ、反対側で第３の層に接近するエッチ液に対して自由端部を提供する。工程６５４において、第３の層はエッチング除去され、デバイス６７１にキャビティ６７０が残る。再び、この例において、同一基材上に２つのデバイスが同時に製造される。
第１の層は任意にナノ構造会合基を含む組成物を含んでなるコーティングを含んでなる。従って、この方法は任意に第１の層上に第３の層を配置する前に、ナノ構造会合基を含んでなる組成物によって第１の層をコーティングする工程を含む。例示的なコーティング組成物およびナノ構造会合基は上記されている。
例えば毛管作用によって、ナノ構造を都合よくキャビティ中に導入することができる。一種の実施形態において、ナノ構造の溶液は、過剰量の溶液にデバイスを浸漬して、毛管作用によってキャビティ中に溶液を引き込み、そして過剰量の溶液からデバイスを除去することによってキャビティ中に導入される。
溶媒の一部分または実質的に全てがエバポレーションされる。例えば配列形成を制御するために、溶媒のエバポレーション速度を制御可能である。例えば低速の溶媒のエバポレーションはナノ構造の濃度を徐々に増加し、これはナノ構造の規則配列、例えば六方最密充填単層等の規則単層の形成に貢献し得る。
溶媒エバポレーションのプロセスはナノ構造の側方への運動を生じ得、これは規則配列の形成に寄与し得る。例えば溶液をキャビティ中に導入後（例えば溶媒のエバポレーションの前またはそれと同時に）、キャビティにＡＣ電圧を任意に印加することによって、ナノ構造の追加的な運動が促進され得る。溶液中でＡＣ電圧が渦電流を生じ得、これによってナノ構造の側方への運動が生じ、規則配列（例えば六方最密充填単層）の形成に寄与することを示すチャン（Ｚｈａｎｇ）およびリュー（Ｌｉｕ）（前記）を参照のこと。
エバポレーションおよび配列形成が所望の限り続行する時、第２の層が除去される。任意にいずれの付着したナノ構造（例えば単層より多いいずれのナノ構造）および／またはいずれの残りの溶媒も例えば洗浄によって除去可能である。例えば溶媒によって洗浄することによって、ナノ構造配列を妨害することなく第２の層をエッチング除去可能であるか、またはスペーサーをエッチング除去し、そして第２の層をリフトオフ可能である。同様にレジスト層を第２の層下でスペーサー上に、または第１の層上でスペーサー下に配置して、適切な溶媒中での浸漬による第２の層のリフトオフを促進可能である。
もう１つの一般的な種類の実施形態は、その表面上に少なくとも１つの垂直不連続部を含んでなる固体支持体を含むデバイスを提供する。不連続部は表面からの突出部または表面に圧入部を含んでなる。突出部または圧入部は固体支持体上の所定の位置にある。このデバイスは突出部上または圧入部において配置されたナノ構造の集合も含む。
以下により詳細に記載される通り、このデバイスを使用して、ナノ構造配列を形成することができる。簡単に、ナノ構造の溶液を固体支持体上に付着させ、そして溶媒をエバポレーションする。溶媒をエバポレーションすると、ナノ構造は突出部上または圧入部において配列へと集合する。ナノ構造が規則配列へと集合するように、エバポレーション速度は制御および低下可能である。
従って、一種の実施形態において、ナノ構造は少なくとも一種の溶媒中に分散され、一方、他の実施形態において、ナノ構造は実質的に溶媒を含まない。ナノ構造は任意に突出部上または圧入部において配置された配列を含んでなる。配列は不規則配列を含み得るが、特定の実施形態において、配列は規則配列を含み得る。この配列は、好ましくは単層、例えば、六方最密充填単層等の規則単層を含んでなるが、任意に単層より多くを含んでなる。
好ましい種類の実施形態において、固体支持体は第１の層を含んでなる。固体支持体は任意にその上に第１の層が配置される基材も含む。一種の実施形態において、第１の層は、ナノ構造会合基を含んでなる組成物を含んでなるコーティングを含む。第１の層および基材のための例示的な材料、ならびに例示的なコーティング組成物およびナノ構造会合基は上記されている。上記実施形態に関して記載された特徴の本質的に全てが、例えばナノ構造の種類（例えば、ショートナノロッド、ほぼ球形のナノ構造、量子ドット等）に関して同様にこれらの実施形態に適切に適用される。
単一固体支持体が複数のデバイスを含み得、そして本質的に任意の所望の数および／または大きさのナノ構造配列（例えば、２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上の配列）を固体支持体上（例えば支持体を含んでなる基材上）の所定の位置で同時に製造するために使用可能であることは明白である。
例示的な実施形態を図７、パネル文字Ａ〜Ｃに図示する。一例において、デバイス７０１は第１の層７０８および基材７０９を含む固体支持体７０２を含んでなる。固体支持体７０２の表面７０３は複数の垂直不連続部７０４を含み、これは表面からの突出部７０５を含んでなる（パネルＡ〜Ｂ）。パネルＢは溶媒７１１中または配列７１３中に分散され、突出部７０５上に配置されたナノ構造７１０の集合も図示する。第２の例において、デバイス７５１（パネルＣ）は第１の層７５８および基材７５９を含む固体支持体７５２を含んでなる。固体支持体７５２の表面７５３は複数の垂直不連続部７５４を含み、これは表面において圧入部７５５を含んでなる。
例えば従来のリソグラフィ、ＭＥＭＳおよび／または集積回路技術を使用して、第１の層のマスキングおよびエッチングによってデバイスを製造することができる。
記載の通り、本発明のデバイスを使用する方法は本発明のもう１つの特徴を形成する。従って、１つの一般的な種類の実施形態はナノ構造配列の形成方法を提供する。この方法において、その表面上に少なくとも１つの垂直不連続部を含んでなる固体支持体が提供される。不連続部は表面からの突出部または表面に圧入部を含んでなり、そして突出部または圧入部は固体支持体上の所定の位置にある。少なくとも一種の溶媒中に分散されたナノ構造を含んでなる溶液を固体支持体に付着する。溶媒の少なくとも一部分をエバポレーションし、それによってナノ構造が突出部上または圧入部において配置された配列へと集合する。
例示的な方法を図７、パネルＢに図示する。工程７２１において、溶媒７１１中のナノ構造７１０の溶液を、表面７０３からの突出部７０５を含む固体支持体７０２上に配置する。溶媒をエバポレーションすると、ナノ構造の濃度が増加する。最終的に溶媒はいくつかの領域で表面をデウェッティングし、突出部にくっつき、そして突出部間の空間でデウェッティングする。溶媒の孤立液滴内の対流電流はナノ構造に対して側方の運動性を提供し、それらの自己集合を促進し得る。最終的に、エバポレーションを続行すると、溶媒の表面張力によって突出部の上部に残る溶媒の液滴が生じる（工程７２２）。溶媒の実質的に全てをエバポレーション除去可能であるか、ナノ構造の集合が所望の段階に達したらエバポレーションは停止され得る。いずれの残りの溶媒の除去、ならびに任意に単層より多いいずれのナノ構造および／または突出部間に残るいずれのナノ構造の除去によって、突出部上に配置されたナノ構造の配列７１３が残る（工程７２３）。
配列は任意にデバイス、例えばメモリーデバイス中に組み入れられ；例えばナノ構造配列はフラッシュトランジスターのゲート領域を含み得る。この方法を使用して、本質的に任意の数のナノ構造配列を同時に所定の位置、例えば２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上の配列で形成可能であることは明白である。
上記デバイスに関して記載された特徴の本質的に全てが、例えばデバイスの立体配置、ナノ構造の種類、得られる配列の立体配置等に関して同様にこの方法に適切に適用される。
好ましい種類の実施形態において、固体支持体は第１の層を含んでなる。固体支持体は任意にその上に第１の層が配置される基材も含む。第１の層は、任意にナノ構造会合基を含んでなる組成物を含んでなるコーティングを含んでなる。従って、この方法は任意に第１の層に溶液を付着する前に、ナノ構造会合基を含んでなる組成物によって第１の層をコーティングする工程を含む。第１の層および基材のための例示的な材料、ならびに例示的なコーティング組成物およびナノ構造会合基は上記されている。
固体支持体上での溶液のスピンコーティング、固体支持体上での溶液のディップコーティング、過剰量の溶液中での固体支持体の浸漬または溶液による固体支持体のスプレーコーティングを含む様々な技術のいずれかによって、ナノ構造を含有する溶液を固体支持体に付着することができる。
溶媒の一部分または実質的に全てがエバポレーションされる。例えば配列形成を制御するために、溶媒のエバポレーション速度を制御可能である。例えば低速の溶媒のエバポレーションはナノ構造の濃度を徐々に増加し、これはナノ構造の規則配列、例えば六方最密充填単層等の規則単層の形成に貢献し得る。
ナノ構造配列を含むデバイス
上記方法およびデバイスを使用して、所定の位置でナノ構造配列を製造可能であり、そしてこれらの配列をメモリーデバイス、ＬＥＤ等のデバイス中に組み入れることができる。従って、一態様において、本発明は、所定の位置および／または大きさの配列を含むナノ構造配列を含むデバイスを提供する。
１つの一般的な種類の実施形態は、基材と、基材上に配置された２以上のナノ構造配列とを含むデバイスを提供する。各ナノ構造配列は基材上の所定の位置で配置される。記載の通り、デバイスは任意に本発明の方法によって製造され；例示的なデバイスを図１（デバイス１０１）および図２（デバイス２０１）に図示する。
基材は、例えばナノ構造配列の所望の用途に依存して本質的に任意の望ましい材料も含み得る。適切な基材としては、限定されないが、半導体、均一な基材、例えばシリコンまたは他の半導体材料、ガラス、石英、ポリマー等の固体材料のウエハー；固体材料、例えばガラス、石英、ポリカーボネート、ポリスチレン等のプラスチック等の巨大剛性シート；ポリオレフィン、ポリアミド等のプラスチックのロール等の可撓性基材；または透明基材が挙げられる。これらの特徴の組合せを利用可能である。基材は任意に、最終的に所望のデバイスの一部分である他の構成または構造素子を含む。かかる素子の具体例としては、電気回路素子、例えば電気接点、他のワイヤーまたは導電性パス、例えばナノワイヤまたは他のナノスケール導電性素子、光学的および／または光電気的素子（例えばレーザー、ＬＥＤ等）、ならびに構造素子（例えばマイクロカンチレバー、くぼみ、ウェル、ポスト等）が挙げられる。
ナノ構造は、必要とされないが、基材と物理的に接触し得る。従って、一種の実施形態において、第１の層はナノ構造配列と基材との間に配置される。第１の層のための例示的な材料は上記されている。第１の層は任意に、ナノ構造会合基を含む組成物を含んでなるコーティングを含み；例示的な組成物およびナノ構造会合基は同様に上記されている。
一種の実施形態において、第１の層は誘電材料を含んでなり、そして約１ｎｍと約１０ｎｍとの間、例えば３ｎｍと４ｎｍとの間の厚さを有する。例えば、ナノ構造配列がフラッシュトランジスターまたはメモリーデバイス中に組み入れられる実施形態において、第１の層はトンネル誘電層として機能する。従って、いくつかの実施形態において各ナノ構造の単層配列に関して、基材はソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含んでなり、かつナノ構造の単層配列の基礎をなし；制御誘電層はナノ構造の各単層配列上で配置され；そしてゲート電極は各制御誘電層上で配置される。
デバイスは本質的に任意の数のナノ構造配列も含み得、例えば１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上のナノ構造配列を含み得る。同様にこの配列は本質的に任意の所望の大きさおよび／または形状のものでもあり得る。例えば各ナノ構造配列は、約１０４μｍ２以下、約１０３μｍ２以下、約１０２μｍ２以下、約１０μｍ２以下、約１μｍ２以下、約１０５ｎｍ２以下、約１０４ｎｍ２以下、さらにまたは約４２２５ｎｍ２以下、約２０２５ｎｍ２以下、約１２２５ｎｍ２以下、約６２５ｎｍ２以下または約３２４ｎｍ２以下の面積を有し得る。各ナノ構造配列は、任意に約４５×４５ｎｍ以下、約３５×３５ｎｍ以下、約２５×２５ｎｍ以下または約１８×１８ｎｍ以下の寸法を有する。
一態様において、各ナノ構造配列は規則配列および／または単層、例えば六方最密充填単層を含んでなる。しかしながら、多くの用途に関して規則配列は必須ではない。例えばメモリーデバイスに使用する配列に関しては、ナノ構造が不規則配列において十分な密度を達成する限り、配列中で規則的である必要はない。従って、もう１つの態様において、各ナノ構造の単層配列は不規則配列、例えば不規則単層配列を含んでなる。
一種の実施形態において、配列は高密度のナノ構造を有する。例えば、各ナノ構造配列任意に約１×１０１０ナノ構造／ｃｍ２より高い、約１×１０１１ナノ構造／ｃｍ２より高い、約１×１０１２ナノ構造／ｃｍ２より高い、さらに約１×１０１３ナノ構造／ｃｍ２より高い密度を有する。
本明細書に記載の本質的に任意の特徴も任意の適切な組み合わせで適用されることは明白であり；例えば、基材上で所定の位置に配置された、それぞれ約１×１０１１ナノ構造／ｃｍ２より高い密度を有する２以上の不規則単層配列を有するデバイスは本発明の特徴である。
一種の実施形態において、ナノ構造はほぼ球形のナノ構造または量子ドットを含んでなる。ナノ構造は所望の用途を基準として選択される本質的に任意の所望の材料を含み得る。例えば、ナノ構造は、導電性材料、非導電性材料、半導体等を含み得る。一態様において、配列を含んでなるナノ構造は約４．５ｅＶ以上の仕事関数を有する。例えば、ナノ構造の仕事係数が十分に高くない場合、ナノ構造に貯蔵される電子がトンネル誘電層を横切って戻り、メモリー損失が生じるメモリーデバイスの製造において、かかるナノ構造は有用である。従って、ナノ構造（例えば、ほぼ球形のナノ構造または量子ドット）は任意にパラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、テルル（Ｔｅ）、鉄白金合金（ＦｅＰｔ）等の材料を含んでなる。配列を含んでなるナノ構造は典型的に予備形成され、すなわち、配列中での組み入れの前に合成される。例えば一態様において、ナノ構造はコロイド状ナノ構造である。一種の実施形態において、配列を含んでなる各ナノ構造は、ナノ構造の表面と会合した配位子、例えば米国特許出願第６０／６３２，５７０号明細書（前記）に記載のもの、または図３に図示されるもの等のシルセスキオキサン配位子を含んでなるコーティングを含んでなる。関連する種類の実施形態において、配列を含んでなるナノ構造はＳｉＯ２または他の絶縁性シェルによって包囲され、例えばシルセスキオキサンコーティングから製造される（米国特許出願第６０／６３２，５７０号明細書を参照のこと）。かかる配位子またはシェルは任意に配列において隣接するナノ構造間の間隔を制御する。ナノ構造については、以下の「ナノ構造」と題された項目でより詳細に説明される。
メモリーデバイス中の記憶素子としてのナノ構造の使用は、従来の集積回路製造技術によって到達できるものよりも小さいノードの作成を促進する。従って、もう１つの一般的な種類の実施形態は、ゲート領域を含んでなる少なくとも１つのトランジスター（例えばＭＯＳＦＥＴ）を含んでなり、ゲート領域がナノ構造の単層配列によって占有されており、そしてゲート領域が８１００ｎｍ２以下の面積を有するメモリーデバイスを提供する。ゲート領域は任意に約４２２５ｎｍ２以下、約２０２５ｎｍ２以下、約１２２５ｎｍ２以下、約６２５ｎｍ２以下、またはさらに約３２４ｎｍ２以下の面積を有する。ゲート領域は任意に約６５×６５ｎｍ以下、約４５×４５ｎｍ以下、約３５×３５ｎｍ以下、約２５×２５ｎｍ以下または約１８×１８ｎｍ以下の寸法を有する。
デバイスは本質的に任意の数のかかるトランジスターを含み得る。例えばメモリーデバイスは２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上、１×１０１０以上、１×１０１１以上または１×１０１２以上のトランジスターを含み得る。
上記実施形態に関して記載された特徴の本質的に全てが同様にこの実施形態に適切に適用される。例えば単層配列を含んでなるナノ構造は任意にほぼ球形のナノ構造または量子ドットを含んでなり、約４．５ｅＶ以上の仕事関数を有し、予備形成され（例えばコロイド状）、そして／またはＳｉＯ２もしくは他の絶縁性シェルによって包囲される。同様に単層配列は規則配列（例えば六方最密充填単層）または不規則配列を含み得る。単層配列（規則または不規則）は任意に約１×１０１０ナノ構造／ｃｍ２より高い、約１×１０１１ナノ構造／ｃｍ２より高い、約１×１０１２ナノ構造／ｃｍ２より高い、または約１×１０１３ナノ構造／ｃｍ２より高い密度を有する。
１つの例示的な実施形態を図４に図示する。ここではメモリーデバイス／トランジスター４５０は、ゲート領域４４９を占有するナノ構造の単層配列４４５を含む。
ナノ構造をベースとするメモリーデバイス、トランジスター等の追加的な詳細は、例えば２００４年１２月２１日出願の「ナノ使用可能メモリーデバイスおよび異方性電荷保有配列（Ｎａｎｏ−ｅｎａｂｌｅｄ ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ ａｎｄ ａｎｉｓｏｔｒｏｐｉｃ ｃｈａｒｇｅ ｃａｒｒｙｉｎｇ ａｒｒａｙｓ）」と題された、シャンフォン デュエン（Ｘｉａｎｇｆｅｎｇ Ｄｕａｎ）らによる米国特許出願第１１／０１８，５７２号明細書に見られる。
ナノ構造
本方法およびデバイスにおいて使用される個々のナノ構造は、限定されないが、ナノ結晶、量子ドット、ナノドット、ナノ粒子、ナノワイヤ、ナノロッド、ナノチューブ、ナノテトラポッド、トリポッド、ジポッド、分枝ナノ結晶または分枝テトラポッドが挙げられる。一態様において、本方法およびデバイスは球形、ほぼ球形ならびに／またはナノドットおよび／または量子ドット等の等方性ナノ結晶を含み、例えばほぼ球形のナノ結晶または量子ドットは、約１０ｎｍ未満および任意に約８ｎｍ、６ｎｍ、５ｎｍまたは４ｎｍ未満の平均の直径を有する。
本発明の方法およびデバイスにおいて使用されるナノ構造は、本質的に任意の都合のよい材料から製造可能である。例えばナノ結晶は、無機材料、例えば、Ｐｄ、Ｉｒ、Ｎｉ、Ｐｔ、Ａｕ、Ｒｕ、Ｃｏ、Ｗ、Ｔｅ、Ａｇ、Ｔｉ、Ｓｎ、Ｚｎ、Ｆｅ、ＦｅＰｔ等を含む金属、または様々なＩＩ族〜ＶＩ族、ＩＩＩ族〜Ｖ族もしくはＩＶ族の半導体から選択される半電導性材料を含み得、そして例えば周期表のＩＩ族から選択される第１の元素とＶＩ族から選択される第２の元素とを含んでなる材料（例えば、ＺｎＳ、ＺｎＯ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＨｇＳ、ＨｇＳｅ、ＨｇＴｅ、ＭｇＳ、ＭｇＳｅ、ＭｇＴｅ、ＣａＳ、ＣａＳｅ、ＣａＴｅ、ＳｒＳ、ＳｒＳｅ、ＳｒＴｅ、ＢａＳ、ＢａＳｅ、ＢａＴｅおよび同様の材料）；ＩＩＩ族から選択される第１の元素およびＶ族から選択される第２の元素を含んでなる材料（例えば、ＧａＮ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、ＩｎＮ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂおよび同様の材料）；ＩＶ族元素を含んでなる材料（Ｇｅ、Ｓｉおよび同様の材料）；ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＡｌＳ、ＡｌＰおよびＡｌＳｂ等の材料；あるいは合金またはそれらの混合物が挙げられる。ナノ構造はｐ−またはｎ−ドープド半導体を含み得る。他の実施形態において、ナノ構造は絶縁材料（例えば金属酸化物）、ポリマー、有機材料（例えば炭素）等を含み得る。
一態様において、ナノ構造は予備形成され、すなわち、本方法におけるそれらの使用またはデバイス中への組み入れの前に製造される。例えば、ナノ構造はコロイド状ナノ構造であり得る。コロイド状金属ナノ構造（例えばＰｄ、ＰｔおよびＮｉナノ構造）の合成については、ジェフェリー Ａ．ホワイトフォルド（Ｊｅｆｆｅｒｙ Ａ．Ｗｈｉｔｅｆｏｒｄ）らによる「カン族金属ナノ構造合成のプロセスおよびそれを使用して製造される組成物（Ｐｒｏｃｅｓｓ ｆｏｒ ｇｒｏｕｐ ｃａｎ ｍｅｔａｌ ｎａｎｏｓｔｒｕｃｔｕｒｅ ｓｙｎｔｈｅｓｉｓ ａｎｄ ｃｏｍｐｏｓｉｔｉｏｎｓ ｍａｄｅ ｕｓｉｎｇ ｓａｍｅ）」と題された２００４年１２月１６日出願の米国特許出願第６０／６３７，４０９号明細書に記載される。コロイド状ＩＩＩ−Ｖ半導体ナノ構造の合成に関しては、エリック Ｃ．シュケル（Ｅｒｉｋ Ｃ．Ｓｃｈｅｒ）らによる「ＩＩＩ族〜Ｖ族半導体ナノ構造合成のプロセスおよびそれを使用して製造される組成物（Ｐｒｏｃｅｓｓ ｆｏｒ ｇｒｏｕｐ ＩＩＩ−Ｖ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏｓｔｒｕｃｔｕｒｅ ｓｙｎｔｈｅｓｉｓ ａｎｄ ｃｏｍｐｏｓｉｔｉｏｎｓ ｍａｄｅ ｕｓｉｎｇ ｓａｍｅ）」と題された２００４年１１月１５日出願の米国特許出願第６０／６２８，４５５号明細書に記載される。ナノ構造合成に関する追加的な詳細は文献に記載されている（例えば、以下の参考文献を参照のこと）。
異なる材料に適用可能である多数の都合のよい方法のいずれかによってナノ構造を製造可能であり、そしてそれらの大きさを制御可能である。例えば、様々な組成物のナノ結晶の合成に関しては、例えば、ペン（Ｐｅｎｇ）ら（２０００）「ＣｄＳｅナノ結晶の形状制御（Ｓｈａｐｅ ｃｏｎｔｒｏｌ ｏｆ ＣｄＳｅ ｎａｎｏｃｒｙｓｔａｌｓ）」ネーチャー（Ｎａｔｕｒｅ）４０４、５９−６１；パントス（Ｐｕｎｔｅｓ）ら（２００１）「コロイド状ナノ結晶の形状および大きさ制御：コバルトの場合（Ｃｏｌｌｏｉｄａｌ ｎａｎｏｃｒｙｓｔａｌ ｓｈａｐｅ ａｎｄ ｓｉｚｅ ｃｏｎｔｒｏｌ：Ｔｈｅ ｃａｓｅ ｏｆ ｃｏｂａｌｔ）」サイエンス（Ｓｃｉｅｎｃｅ）２９１、２１１５−２１１７；アリビサトス（Ａｌｉｖｉｓａｔｏｓ）らへの「形成されたＩＩＩ族〜Ｖ族半導体ナノ結晶の形成プロセスおよびプロセスを使用して形成される製品（Ｐｒｏｃｅｓｓ ｆｏｒ ｆｏｒｍｉｎｇ ｓｈａｐｅｄ ｇｒｏｕｐ ＩＩＩ−Ｖ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏｃｒｙｓｔａｌｓ，ａｎｄ ｐｒｏｄｕｃｔ ｆｏｒｍｅｄ ｕｓｉｎｇ ｐｒｏｃｅｓｓ）」と題された米国特許第６，３０６，７３６号明細書（２００１年１０月２３日）；アリビサトス（Ａｌｉｖｉｓａｔｏｓ）らへの「形成されたＩＩ族〜ＶＩ族半導体ナノ結晶の形成プロセスおよびプロセスを使用して形成される製品（Ｐｒｏｃｅｓｓ ｆｏｒ ｆｏｒｍｉｎｇ ｓｈａｐｅｄ ｇｒｏｕｐ ＩＩ−ＶＩ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏｃｒｙｓｔａｌｓ，ａｎｄ ｐｒｏｄｕｃｔ ｆｏｒｍｅｄ ｕｓｉｎｇ ｐｒｏｃｅｓｓ）」と題された米国特許第６，２２５，１９８号明細書（２００１年５月１日）；アリビサトス（Ａｌｉｖｉｓａｔｏｓ）らへの「ＩＩＩ族〜Ｖ族半導体ナノ結晶の調製（Ｐｒｅｐａｒａｔｉｏｎ ｏｆ ＩＩＩ−Ｖ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏｃｒｙｓｔａｌｓ）」と題された米国特許第５，５０５，９２８号明細書（１９９６年４月９日）；アリビサトス（Ａｌｉｖｉｓａｔｏｓ）らへの「自己集合単層を使用して固体無機表面に共有結合された半導体ナノ結晶（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏｃｒｙｓｔａｌｓ ｃｏｖａｌｅｎｔｌｙ ｂｏｕｎｄ ｔｏ ｓｏｌｉｄ ｉｎｏｒｇａｎｉｃ ｓｕｒｆａｃｅｓ ｕｓｉｎｇ ｓｅｌｆ−ａｓｓｅｍｂｌｅｄ ｍｏｎｏｌａｙｅｒｓ）」と題された米国特許第５，７５１，０１８号明細書（１９９８年５月１２日）；ガラガー（Ｇａｌｌａｇｈｅｒ）らへの「カプセル化された量子サイズドープド半導体粒子およびその製造方法（Ｅｎｃａｐｓｕｌａｔｅｄ ｑｕａｎｔｕｍ ｓｉｚｅｄ ｄｏｐｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｒｔｉｃｌｅｓ ａｎｄ ｍｅｔｈｏｄ ｏｆ ｍａｎｕｆａｃｔｕｒｉｎｇ ｓａｍｅ）」と題された米国特許第６，０４８，６１６号明細書（２０００年４月１１日）；ならびにウェイス（Ｗｅｉｓｓ）らへの「生物学的適用のための有機発光性半導体ナノ結晶プローブおよびかかるプローブの作成および使用方法（Ｏｒｇａｎｏ ｌｕｍｉｎｅｓｃｅｎｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏｃｒｙｓｔａｌ ｐｒｏｂｅｓ ｆｏｒ ｂｉｏｌｏｇｉｃａｌ ａｐｐｌｉｃａｔｉｏｎｓ ａｎｄ ｐｒｏｃｅｓｓ ｆｏｒ ｍａｋｉｎｇ ａｎｄ ｕｓｉｎｇ ｓｕｃｈ ｐｒｏｂｅｓ）」と題された米国特許第５，９９０，４７９号明細書（１９９９年１１月２３日）に記載される。
制御された直径を有するナノワイヤを含む、様々な縦横比を有するナノワイヤの成長については、例えば、ガディクセン（Ｇｕｄｉｋｓｅｎ）ら（２０００）「半導体ナノワイヤの直径選択性合成（Ｄｉａｍｅｔｅｒ−ｓｅｌｅｃｔｉｖｅ ｓｙｎｔｈｅｓｉｓ ｏｆ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏｗｉｒｅｓ）」ジャーナル オブ アメリカン ケミカル ソサエティ（Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．）１２２、８８０１−８８０２；クイ（Ｃｕｉ）ら（２００１）「（単結晶シリコンナノワイヤの直径制御合成（Ｄｉａｍｅｔｅｒ−ｃｏｎｔｒｏｌｌｅｄ ｓｙｎｔｈｅｓｉｓ ｏｆ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ ｓｉｌｉｃｏｎ ｎａｎｏｗｉｒｅｓ）」アプライド フィジクス レターズ（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．）７８、２２１４−２２１６；ガディクセン（Ｇｕｄｉｋｓｅｎ）ら（２００１）「単結晶半導体ナノワイヤの直径および長さの合成制御（Ｓｙｎｔｈｅｔｉｃ ｃｏｎｔｒｏｌ ｏｆ ｔｈｅ ｄｉａｍｅｔｅｒ ａｎｄ ｌｅｎｇｔｈ ｏｆ ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏｗｉｒｅｓ）」ザ ジャーナル オブ フィジカル ケミストリーＢ（Ｊ．Ｐｈｙｓ．Ｃｈｅｍ．Ｂ）１０５、４０６２−４０６４；モラルス（Ｍｏｒａｌｅｓ）ら（１９９８）「結晶性半導体ナノワイヤの合成のためのレーザー除去法（Ａ ｌａｓｅｒ ａｂｌａｔｉｏｎ ｍｅｔｈｏｄ ｆｏｒ ｔｈｅ ｓｙｎｔｈｅｓｉｓ ｏｆ ｃｒｙｓｔａｌｌｉｎｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏｗｉｒｅｓ）」サイエンス（Ｓｃｉｅｎｃｅ）２７９、２０８−２１１；デュエン（Ｄｕａｎ）ら（２０００）「化合物半導体ナノワイヤの一般合成（Ｇｅｎｅｒａｌ ｓｙｎｔｈｅｓｉｓ ｏｆ ｃｏｍｐｏｕｎｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏｗｉｒｅｓ）」アドバンスド マテリアル（Ａｄｖ．Ｍａｔｅｒ．）１２、２９８−３０２；クイ（Ｃｕｉ）ら（２０００）「シリコンナノワイヤにおけるドーピングおよび電気輸送（Ｄｏｐｉｎｇ ａｎｄ ｅｌｅｃｔｒｉｃａｌ ｔｒａｎｓｐｏｒｔ ｉｎ ｓｉｌｉｃｏｎ ｎａｎｏｗｉｒｅｓ）ザ ジャーナル オブ フィジカル ケミストリーＢ（Ｊ．Ｐｈｙｓ．Ｃｈｅｍ．Ｂ）１０４、５２１３−５２１６；ペン（Ｐｅｎｇ）ら（２０００）「ＣｄＳｅナノ結晶の形状制御（Ｓｈａｐｅ ｃｏｎｔｒｏｌ ｏｆ ＣｄＳｅ ｎａｎｏｃｒｙｓｔａｌｓ）」ネーチャー（Ｎａｔｕｒｅ）４０４、５９−６１；パントス（Ｐｕｎｔｅｓ）ら（２００１）「コロイド状ナノ結晶の形状および大きさ制御：コバルトの場合（Ｃｏｌｌｏｉｄａｌ ｎａｎｏｃｒｙｓｔａｌ ｓｈａｐｅ ａｎｄ ｓｉｚｅ ｃｏｎｔｒｏｌ：Ｔｈｅ ｃａｓｅ ｏｆ ｃｏｂａｌｔ）」サイエンス（Ｓｃｉｅｎｃｅ）２９１、２１１５−２１１７；アリビサトス（Ａｌｉｖｉｓａｔｏｓ）らへの「形成されたＩＩＩ族〜Ｖ族半導体ナノ結晶の形成プロセスおよびプロセスを使用して形成される製品（Ｐｒｏｃｅｓｓ ｆｏｒ ｆｏｒｍｉｎｇ ｓｈａｐｅｄ ｇｒｏｕｐ ＩＩＩ−Ｖ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏｃｒｙｓｔａｌｓ，ａｎｄ ｐｒｏｄｕｃｔ ｆｏｒｍｅｄ ｕｓｉｎｇ ｐｒｏｃｅｓｓ）」と題された米国特許第６，３０６，７３６号明細書（２００１年１０月２３日）；アリビサトス（Ａｌｉｖｉｓａｔｏｓ）らへの「形成されたＩＩ族〜ＶＩ族半導体ナノ結晶の形成プロセスおよびプロセスを使用して形成される製品（Ｐｒｏｃｅｓｓ ｆｏｒ ｆｏｒｍｉｎｇ ｓｈａｐｅｄ ｇｒｏｕｐ ＩＩ−ＶＩ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏｃｒｙｓｔａｌｓ，ａｎｄ ｐｒｏｄｕｃｔ ｆｏｒｍｅｄ ｕｓｉｎｇ ｐｒｏｃｅｓｓ）」と題された米国特許第６，２２５，１９８号明細書（２００１年５月１日）；レイバー（Ｌｉｅｂｅｒ）らへの「金属酸化物ナノロッドの製造方法（Ｍｅｔｈｏｄ ｏｆ ｐｒｏｄｕｃｉｎｇ ｍｅｔａｌ ｏｘｉｄｅ ｎａｎｏｒｏｄｓ）」と題された米国特許第６，０３６，７７４号明細書（２０００年３月１４日）；レイバー（Ｌｉｅｂｅｒ）らへの「金属酸化物ナノロッド（Ｍｅｔａｌ ｏｘｉｄｅ ｎａｎｏｒｏｄｓ）」と題された米国特許第５，８９７，９４５号明細書（１９９９年４月２７日）；レイバー（Ｌｉｅｂｅｒ）らへの「カーバイドナノロッドの調製（Ｐｒｅｐａｒａｔｉｏｎ ｏｆ ｃａｒｂｉｄｅ ｎａｎｏｒｏｄｓ）」と題された米国特許第５，９９７，８３２号明細書（１９９９年１２月７日）；アーバウ（Ｕｒｂａｕ）ら（２００２）「チタン酸バリウムおよびチタン酸ストロンチウムからなる単結晶性ペロブスカイトナノワイヤの合成（Ｓｙｎｔｈｅｓｉｓ ｏｆ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｐｅｒｏｖｓｋｉｔｅ ｎａｎｏｗｉｒｅｓ ｃｏｍｐｏｓｅｄ ｏｆ ｂａｒｉｕｍ ｔｉｔａｎａｔｅ ａｎｄ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎａｔｅ）」ジャーナル オブ アメリカン ケミカル ソサエティ（Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．）、１２４、１１８６；ならびにユン（Ｙｕｎ）ら（２００２）「走査プローブミクロスコピーによって調査された個々のチタン酸バリウムナノワイヤの強誘電特性（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｉｎｄｉｖｉｄｕａｌ Ｂａｒｉｕｍ Ｔｉｔａｎａｔｅ Ｎａｎｏｗｉｒｅｓ Ｉｎｖｅｓｔｉｇａｔｅｄ ｂｙ Ｓｃａｎｎｅｄ Ｐｒｏｂｅ Ｍｉｃｒｏｓｃｏｐｙ）」ナノレターズ（Ｎａｎｏｌｅｔｔｅｒｓ）２、４４７に記載される。
分枝ナノワイヤ（例えば、ナノテトラポッド、トリポッド、ビポッドおよび分枝テトラポッド）の成長については、例えば、ジュン（Ｊｕｎ）ら（２００１）「モノサーファクタント系を使用する複数アームドＣｄＳナノロットアーキテクチャの制御された合成（Ｃｏｎｔｒｏｌｌｅｄ ｓｙｎｔｈｅｓｉｓ ｏｆ ｍｕｌｔｉ−ａｒｍｅｄ ＣｄＳ ｎａｎｏｒｏｄ ａｒｃｈｉｔｅｃｔｕｒｅｓ ｕｓｉｎｇ ｍｏｎｏｓｕｒｆａｃｔａｎｔ ｓｙｓｔｅｍ）」ジャーナル オブ アメリカン ケミカル ソサエティ（Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．）１２３、５１５０−５１５１；ならびにマンナ（Ｍａｎｎａ）ら（２０００）「溶解性および加工性ロッド−、アロー−、ティアドロップ−およびテトラポッド−形状ＣｄＳｅナノ結晶の合成（Ｓｙｎｔｈｅｓｉｓ ｏｆ Ｓｏｌｕｂｌｅ ａｎｄ Ｐｒｏｃｅｓｓａｂｌｅ Ｒｏｄ−，Ａｒｒｏｗ−，Ｔｅａｒｄｒｏｐ−，ａｎｄ Ｔｅｔｒａｐｏｄ−Ｓｈａｐｅｄ ＣｄＳｅ Ｎａｎｏｃｒｙｓｔａｌｓ）」ジャーナル オブ アメリカン ケミカル ソサエティ（Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．）１２２、１２７００−１２７０６に記載される。
ナノ粒子の合成については、例えば、クラーク ジュニア（Ｃｌａｒｋ Ｊｒ．）らへの「半導体粒子の製造方法（Ｍｅｔｈｏｄ ｆｏｒ ｐｒｏｄｕｃｉｎｇ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｒｔｉｃｌｅｓ）」と題された米国特許第５，６９０，８０７号明細書（１９９７年１１月２５日）；エル−シャル（Ｅｌ−Ｓｈａｌｌ）らへの「酸化ケイ素合金のナノ粒子（Ｎａｎｏｐａｒｔｉｃｌｅｓ ｏｆ ｓｉｌｉｃｏｎ ｏｘｉｄｅ ａｌｌｏｙｓ）」と題された米国特許第６，１３６，１５６号明細書（２０００年１０月２４日）；イング（Ｙｉｎｇ）らへの「逆ミセルメディエート技術によるナノメートルサイズ粒子の合成（Ｓｙｎｔｈｅｓｉｓ ｏｆ ｎａｎｏｍｅｔｅｒ−ｓｉｚｅｄ ｐａｒｔｉｃｌｅｓ ｂｙ ｒｅｖｅｒｓｅ ｍｉｃｅｌｌｅ ｍｅｄｉａｔｅｄ ｔｅｃｈｎｉｑｕｅｓ）」と題された米国特許第６，４１３，４８９号明細書（２００２年７月２日）；ならびにリュウ（Ｌｉｕ）ら（２００１）「フリースタンディング強誘電ジルコン酸チタン酸鉛ナノ粒子のゾル−ゲル合成（Ｓｏｌ−Ｇｅｌ Ｓｙｎｔｈｅｓｉｓ ｏｆ Ｆｒｅｅ−Ｓｔａｎｄｉｎｇ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｅａｄ Ｚｉｒｃｏｎａｔｅ Ｔｉｔａｎａｔｅ Ｎａｎｏｐａｒｔｉｃｌｅｓ）」ジャーナル オブ アメリカン ケミカル ソサエティ（Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．）１２３、４３４４に記載される。
ナノ構造は任意にコア−シェルアーキテクチャーを含んでなる。コア−シェルナノ構造へテロ構造、主にナノ結晶およびナノワイヤ（例えばナノロッド）コア−シェルヘテロ構造の合成は、例えば、ペン（Ｐｅｎｇ）ら（１９９７）「光安定性および電子接近性を有する高発光性ＣｄＳｅ／ＣｄＳコア／シェルナノ結晶のエピタキシャル成長（Ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ ｏｆ ｈｉｇｈｌｙ ｌｕｍｉｎｅｓｃｅｎｔ ＣｄＳｅ／ＣｄＳ ｃｏｒｅ／ｓｈｅｌｌ ｎａｎｏｃｒｙｓｔａｌｓ ｗｉｔｈ ｐｈｏｔｏｓｔａｂｉｌｉｔｙ ａｎｄ ｅｌｅｃｔｒｏｎｉｃ ａｃｃｅｓｓｉｂｉｌｉｔｙ）」ジャーナル オブ アメリカン ケミカル ソサエティ（Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．）１１９、７０１９−７０２９；ダボウシ（Ｄａｂｂｏｕｓｉ）ら（１９９７）「（ＣｄＳｅ）ＺｎＳコア−シェル量子ドット：高発光性ナノ結晶のサイズシリーズの合成および特徴付け（（ＣｄＳｅ）ＺｎＳ ｃｏｒｅ−ｓｈｅｌｌ ｑｕａｎｔｕｍ ｄｏｔｓ：Ｓｙｎｔｈｅｓｉｓ ａｎｄ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ａ ｓｉｚｅ ｓｅｒｉｅｓ ｏｆ ｈｉｇｈｌｙ ｌｕｍｉｎｅｓｃｅｎｔ ｎａｎｏｃｒｙｓａｌｌｉｔｅｓ）」ザ ジャーナル オブ フィジカル ケミストリーＢ（Ｊ．Ｐｈｙｓ．Ｃｈｅｍ．Ｂ）１０１、９４６３−９４７５；マンナ（Ｍａｎｎａ）ら（２００２）「コロイド状ＣｄＳｅナノロッドにおける段階的ＣｄＳ／ＺｎＳシェルのエピタキシャル成長および光化学アニール化（Ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ ａｎｄ ｐｈｏｔｏｃｈｅｍｉｃａｌ ａｎｎｅａｌｉｎｇ ｏｆ ｇｒａｄｅｄ ＣｄＳ／ＺｎＳ ｓｈｅｌｌｓ ｏｎ ｃｏｌｌｏｉｄａｌ ＣｄＳｅ ｎａｎｏｒｏｄｓ）」ジャーナル オブ アメリカン ケミカル ソサエティ（Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．）１２４、７１３６−７１４５；ならびにカオ（Ｃａｏ）ら（２０００）「ＩｎＡｓコアを有する半導体コア／シェルナノ結晶の成長および特性（Ｇｒｏｗｔｈ ａｎｄ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｃｏｒｅ／ｓｈｅｌｌ ｎａｎｏｃｒｙｓｔａｌｓ ｗｉｔｈ ＩｎＡｓ ｃｏｒｅｓ）」ジャーナル オブ アメリカン ケミカル ソサエティ（Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．）１２２、９６９２−９７０２に記載される。他のコア−シェルナノ構造の成長に対して同様のアプローチを適用可能である。
異なる材料がナノワイヤの長軸に沿って異なる位置で分散されるナノワイヤへテロ構造の成長については、例えば、ガディクセン（Ｇｕｄｉｋｓｅｎ）ら（２００２）「ナノスケールホトニクスおよびエレクトロニクスのためのナノワイヤ超格子構造の成長（Ｇｒｏｗｔｈ ｏｆ ｎａｎｏｗｉｒｅ ｓｕｐｅｒｌａｔｔｉｃｅ ｓｔｒｕｃｔｕｒｅｓ ｆｏｒ ｎａｎｏｓｃａｌｅ ｐｈｏｔｏｎｉｃｓ ａｎｄ ｅｌｅｃｔｒｏｎｉｃｓ）」ネーチャー（Ｎａｔｕｒｅ）４１５、６１７−６２０；ビョーク（Ｂｊｏｒｋ）ら（２００２）「認められた電子の一次元ステープルチェース（Ｏｎｅ−ｄｉｍｅｎｓｉｏｎａｌ ｓｔｅｅｐｌｅｃｈａｓｅ ｆｏｒ ｅｌｅｃｔｒｏｎｓ ｒｅａｌｉｚｅｄ）」ナノレターズ（Ｎａｎｏ Ｌｅｔｔｅｒｓ）２、８６−９０；ウー（Ｗｕ）ら（２００２）「単結晶性Ｓｉ／ＳｉＧｅ超格子ナノワイヤのブロック−バイ−ブロック成長（Ｂｌｏｃｋ−ｂｙ−ｂｌｏｃｋ ｇｒｏｗｔｈ ｏｆ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ Ｓｉ／ＳｉＧｅ ｓｕｐｅｒｌａｔｔｉｃｅ ｎａｎｏｗｉｒｅｓ）」ナノレターズ（Ｎａｎｏ Ｌｅｔｔｅｒｓ）２、８３−８６；ならびに「エンコード情報のためのナノワイヤへテロ構造（Ｎａｎｏｗｉｒｅ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ ｆｏｒ ｅｎｃｏｄｉｎｇ ｉｎｆｏｒｍａｔｉｏｎ）」と題されたエンペドクルス（Ｅｍｐｅｄｏｃｌｅｓ）への米国特許出願第６０／３７０，０９５号明細書（２００２年４月２日）に記載される。他のヘテロ構造の成長に対して同様のアプローチを適用可能である。
特定の実施形態において、ナノ構造の収集または集合は、大きさおよび／形状において実質的に単分散である。例えば、バウェンディ（Ｂａｗｅｎｄｉ）らによる「ナノ結晶の調製（Ｐｒｅｐａｒａｔｉｏｎ ｏｆ ｎａｎｏｃｒｙｓｔａｌｌｉｔｅｓ）」と題された米国特許出願第２００２００７１９５２号明細書を参照のこと。
ナノ構造、ＳｉＯ２シェルおよび金属ナノ構造の酸化のためのシルセスキオキサンおよび他の配位子コーティングについては、米国特許出願第６０／６３２，５７０号明細書（前記）に記載される。
前記発明は、明瞭性および理解の目的のため、いくらか詳細に説明されているが、本開示を読むことによって当業者には、本発明の真の範囲から逸脱することなく形状および細部において様々な変更が可能であることが明白である。例えば、上記の全ての技術および装置を様々な組み合わせで使用可能である。本願に引用された全ての刊行物、特許、特許出願および／または他の文献は、各個々の刊行物、特許、特許出願および／または他の文献が全ての目的のため援用されるように個々に示される場合と同範囲まで、全ての目的のため全体的に援用される。
パネルＡ〜Ｃによってコーティングされた第１の層上のナノ構造の単層配列の形成が図示される。ここで第１の層の不連続な領域はコーティングされる。 パネルＡ〜Ｄによってコーティングされた第１の層上のナノ構造の単層配列の形成が図示される。ここでコーティング組成物は光活性であり、そして第１の層の不連続な領域は光に暴露され、ナノ構造上での配位子への組成物の架橋が開始される。 パネルＡによって例示的なモノチオールシルセスキオキサン配位子が描写されており、一方、パネルＢによって例示的なトリチオールシルセスキオキサン配位子が描写される。Ｒは有機基または水素原子であり得；例えば、Ｒは炭化水素基、アルキル基（例えば、環式アルキル基または２０個以下またはさらには１０個以下の炭素原子を有する短鎖アルキル基）、アリール基、アルキルアリール基、アルケニル基またはアルキニル基であり得る。例えば、いくつかの実施形態において、Ｒはイソブチル基、メチル基、ヘキシル基またはシクロペンチル基である。特定の実施形態において、Ｒはシクロヘキシル基である。 単層をパターニングするためのレジストの使用を含む、ナノ構造の単層配列を含んでなるフラッシュトランジスターの製造を図示する。 パネルＡ〜Ｄによって本発明のデバイスを使用するナノ構造の単層配列の形成を図示する。パネルＡ〜Ｃにはデバイスの側面図が図示される。 パネルＡ〜Ｂによってナノ構造配列を形成するためのデバイスの製造を図示する。デバイスの側面図が示される。 パネルＡ〜Ｃによって本発明の例示的なデバイスが図示される。パネルＡはデバイスの上面図を描写する。パネルＢはパネルＡに示されるデバイスの断面図を提供し、そしてデバイスを使用するナノ構造の単層配列の形成について概説する。パネルＣはもう１つの例示的なデバイスの断面図を描写する。 図は必ずしも一定の縮尺とは限らない。

Claims (183)

  1. 第１の層を提供する工程と；
    ナノ構造会合基を含んでなる組成物によって第１の層をコーティングして、コーティングされた第１の層を提供する工程と；
    コーティングされた第１の層上にナノ構造の集合を付着し、それによってナノ構造がナノ構造会合基と会合する工程と；
    ナノ構造会合基と会合していないナノ構造をいずれも除去し、それによってナノ構造の単層配列が、コーティングされた第１の層と会合したまま残る工程と
    を含んでなるナノ構造配列の形成方法。
  2. 第１の層が誘電材料、酸化物、窒化物、酸化ケイ素、酸化ハフニウムおよびアルミナからなる群から選択される材料を含んでなる請求項１に記載の方法。
  3. 第１の層が基材上に配置される請求項１に記載の方法。
  4. 基材が半導体を含んでなる請求項３に記載の方法。
  5. 第１の層が誘電材料を含んでなり、そして約１ｎｍと約１０ｎｍとの間の厚さを有する請求項４に記載の方法。
  6. 基材がソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含んでなり、かつナノ構造の単層配列の基礎をなし；ナノ構造の単層配列上で制御誘電層を配置する工程と、制御誘電層上でゲート電極を配置する工程とを含んでなる請求項５に記載の方法。
  7. ナノ構造会合基を含んでなる組成物によって第１の層をコーティングする工程が、組成物によって第１の層の２以上の不連続な領域をコーティングする工程を含んでなり、各領域が第１の層上の所定の位置を占有する請求項１に記載の方法。
  8. 組成物によって第１の層をコーティングする工程が、組成物によって第１の層の１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上または１×１０１２以上の不連続な領域をコーティングする工程を含んでなる請求項７に記載の方法。
  9. 組成物がシランを含んでなる請求項１に記載の方法。
  10. ナノ構造会合基がナノ構造の表面と相互作用する請求項１に記載の方法。
  11. ナノ構造会合基がチオール基を含んでなる請求項１０に記載の方法。
  12. コーティングされた第１の層がチオール化合物を含んでなる自己集合単層を含んでなる請求項１１に記載の方法。
  13. 組成物が、アルキル基が３個と１８個との間の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシランを含んでなる請求項１１に記載の方法。
  14. 組成物が長鎖メルカプトシランと短鎖メルカプトシランとの混合物を含んでなり；長鎖メルカプトシランが、アルキル基が８個と１８個との間の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシランを含んでなり；短鎖メルカプトシランが、アルキル基が８個以下の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシランを含んでなり；長鎖メルカプトシラン中のアルキル基が短鎖メルカプトシラン中のアルキル基よりも炭素を少なくとも１個多く含んでなる請求項１１に記載の方法。
  15. 長鎖メルカプトシランおよび短鎖メルカプトシランが約１：１０と約１：１０，０００との間の長鎖メルカプトシラン対短鎖メルカプトシランのモル比で存在する請求項１４に記載の方法。
  16. 各ナノ構造が、ナノ構造の表面と会合した配位子を含んでなるコーティングを含んでなる請求項１０に記載の方法。
  17. 配位子がシルセスキオキサンを含んでなる請求項１６に記載の方法。
  18. 各ナノ構造が、ナノ構造の表面と会合した配位子を含んでなるコーティングを含んでなり、そしてナノ構造会合基が配位子と相互作用する請求項１に記載の方法。
  19. 配位子がシルセスキオキサンを含んでなる請求項１８に記載の方法。
  20. 組成物が３−アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）、ドデシルトリクロロシラン、オクタデシルトリクロロシラン、ドデシルトリエトキシシランまたはオクタデシルトリエトキシシランを含んでなる請求項１８に記載の方法。
  21. ナノ構造会合基が配位子と共有結合を形成する請求項１８に記載の方法。
  22. 組成物が光活性であって、コーティングされた第１の層の１以上の不連続な領域を光に暴露する工程を含んでなり、各領域がコーティングされた第１の層上の所定の位置を占有する請求項１に記載の方法。
  23. コーティングされた第１の層の１以上の不連続な領域を光に暴露する工程が、コーティングされた第１の層の２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上または１×１０１２以上の不連続な領域を光に暴露する工程を含んでなる請求項２２に記載の方法。
  24. 組成物がフェニルアジド基を含んでなる請求項２２に記載の方法。
  25. 各ナノ構造が、ナノ構造の表面と会合したシルセスキオキサン配位子を含んでなるコーティングを含んでなる請求項２２に記載の方法。
  26. ナノ構造会合基を含んでなる組成物によって第１の層をコーティングする工程が、第１の化合物によって第１の層をコーティングする工程と、次いでナノ構造会合基を含んでなり、第１の化合物と相互作用する第２の化合物によって第１の層をコーティングする工程を含んでなる請求項１に記載の方法。
  27. 第１の化合物が３−アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）であり、そして第２の化合物がＮ−５−アジド−２−ニトロベンゾイルオキシスクシンイミド（ＡＮＢ−ＮＯＳ）である請求項２６に記載の方法。
  28. コーティングされた第１の層上にナノ構造の集合を付着する工程が、コーティングされた第１の層上に、少なくとも一種の溶媒中に分散されたナノ構造を含んでなる溶液を付着する工程を含んでなる請求項１に記載の方法。
  29. ナノ構造会合基と会合していないナノ構造をいずれも除去する工程が、少なくとも一種の溶媒による洗浄を含んでなる請求項１に記載の方法。
  30. ナノ構造の単層配列が規則配列を含んでなる請求項１に記載の方法。
  31. ナノ構造の単層配列が不規則配列を含んでなる請求項１に記載の方法。
  32. ナノ構造の単層配列が約１×１０１０ナノ構造／ｃｍ２より高い、約１×１０１１ナノ構造／ｃｍ２より高い、約１×１０１２ナノ構造／ｃｍ２より高い、約１×１０１３ナノ構造／ｃｍ２より高い密度を有する請求項１に記載の方法。
  33. ナノ構造がほぼ球形のナノ構造または量子ドットを含んでなる請求項１に記載の方法。
  34. ナノ構造が約４．５ｅＶ以上の仕事関数を有する請求項１に記載の方法。
  35. ナノ構造会合基を含んでなる組成物によってコーティングされた第１の層を含んでなるコーティングされた第１の層と；
    コーティングされた第１の層上に配置された、ナノ構造会合基と会合するナノ構造の単層配列と
    を含んでなるデバイス。
  36. 第１の層が誘電材料、酸化物、窒化物、酸化ケイ素、酸化ハフニウムおよびアルミナからなる群から選択される材料を含んでなる請求項３５に記載のデバイス。
  37. 第１の層が基材上に配置される請求項３５に記載のデバイス。
  38. 基材が半導体を含んでなる請求項３７に記載のデバイス。
  39. 第１の層が誘電材料を含んでなり、そして約１ｎｍと約１０ｎｍとの間の厚さを有する請求項３８に記載のデバイス。
  40. 基材がソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含んでなり、かつナノ構造の単層配列の基礎をなし；制御誘電層がナノ構造の単層配列上で配置され；そしてゲート電極が制御誘電層上で配置される請求項３９に記載のデバイス。
  41. コーティングされた第１の層が２以上の不連続な領域を含んでなり、各領域が基材上の所定の位置を占有する請求項３７に記載のデバイス。
  42. コーティングされた第１の層の２以上の不連続な領域が１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上または１×１０１２以上の不連続な領域を含んでなる請求項４１に記載のデバイス。
  43. 組成物がシランを含んでなる請求項３５に記載のデバイス。
  44. ナノ構造会合基がナノ構造の表面と相互作用する請求項３５に記載のデバイス。
  45. ナノ構造会合基がチオール基を含んでなる請求項４４に記載のデバイス。
  46. コーティングされた第１の層がチオール化合物を含んでなる自己集合単層を含んでなる請求項４５に記載のデバイス。
  47. 組成物が、アルキル基が３個と１８個との間の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシランを含んでなる請求項４５に記載のデバイス。
  48. 組成物が長鎖メルカプトシランと短鎖メルカプトシランとの混合物を含んでなり；長鎖メルカプトシランが、アルキル基が８個と１８個との間の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシランを含んでなり；短鎖メルカプトシランが、アルキル基が８個以下の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシランを含んでなり；長鎖メルカプトシラン中のアルキル基が短鎖メルカプトシラン中のアルキル基よりも炭素を少なくとも１個多く含んでなる請求項４５に記載のデバイス。
  49. 長鎖メルカプトシランおよび短鎖メルカプトシランが約１：１０と約１：１０，０００との間の長鎖メルカプトシラン対短鎖メルカプトシランのモル比で存在する請求項４８に記載のデバイス。
  50. 各ナノ構造が、ナノ構造の表面と会合した配位子を含んでなるコーティングを含んでなる請求項４４に記載のデバイス。
  51. 配位子がシルセスキオキサンを含んでなる請求項５０に記載のデバイス。
  52. 各ナノ構造が、ナノ構造の表面と会合した配位子を含んでなるコーティングを含んでなり、そしてナノ構造会合基が配位子と相互作用する請求項３５に記載のデバイス。
  53. 配位子がシルセスキオキサンを含んでなる請求項５２に記載のデバイス。
  54. 組成物が３−アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）、ドデシルトリクロロシラン、オクタデシルトリクロロシラン、ドデシルトリエトキシシランまたはオクタデシルトリエトキシシランを含んでなる請求項５２に記載のデバイス。
  55. ナノ構造会合基が配位子と共有結合を形成する請求項５２に記載のデバイス。
  56. 組成物が光活性である請求項３５に記載のデバイス。
  57. 組成物がフェニルアジド基を含んでなる請求項５６に記載のデバイス。
  58. ナノ構造会合基を含んでなる組成物が、第１の層と相互作用する第１の化合物と、ナノ構造会合基を含んでなり、第１の化合物と相互作用する第２の化合物とを含んでなる請求項３５に記載のデバイス。
  59. 第１の化合物が３−アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）であり、そして第２の化合物がＮ−５−アジド−２−ニトロベンゾイルオキシスクシンイミド（ＡＮＢ−ＮＯＳ）である請求項５８に記載のデバイス。
  60. ナノ構造の単層配列が規則配列を含んでなる請求項３５に記載のデバイス。
  61. ナノ構造の単層配列が不規則配列を含んでなる請求項３５に記載のデバイス。
  62. ナノ構造の単層配列が約１×１０１０ナノ構造／ｃｍ２より高い、約１×１０１１ナノ構造／ｃｍ２より高い、約１×１０１２ナノ構造／ｃｍ２より高い、約１×１０１３ナノ構造／ｃｍ２より高い密度を有する請求項３５に記載のデバイス。
  63. ナノ構造がほぼ球形のナノ構造または量子ドットを含んでなる請求項３５に記載のデバイス。
  64. ナノ構造が約４．５ｅＶ以上の仕事関数を有する請求項３５に記載のデバイス。
  65. ａ）第１の層上に配置されたナノ構造の単層を提供する工程と；
    ｂ）ナノ構造の単層上にレジストを配置して、レジスト層を提供する工程と；
    ｃ）レジスト層上に所定のパターンを暴露し、レジスト層の少なくとも第１の領域において暴露されたレジストと、レジスト層の少なくとも第２の領域において未暴露のレジストとを提供する工程と；
    ｄ）ｉ）暴露されたレジストおよびその基礎のナノ構造を除去し、次いでその基礎のナノ構造を除去せずに未暴露のレジストを除去する工程、またはｉｉ）未暴露のレジストおよびその基礎のナノ構造を除去し、次いでその基礎のナノ構造を除去せずに暴露されたレジストを除去する工程と
    を含んでなり、それによって第１の領域によって画定された少なくとも１つのナノ構造単層配列が第１の層上に残るナノ構造単層のパターニング方法。
  66. 第１の層上に配置されたナノ構造の単層を提供する工程が、ナノ構造の溶液によって第１の層をスピンコーティングし、次いで第１の層と接触していないナノ構造をいずれも除去する工程を含んでなる請求項６５に記載の方法。
  67. ナノ構造の単層上にレジストを配置する工程の前にナノ構造の単層上に誘電層を配置する工程を含んでなる請求項６５に記載の方法。
  68. 工程ｄ）ｉ）を含んでなる請求項６５に記載の方法。
  69. レジストがポリメチルメタクリレート（ＰＭＭＡ）を含んでなる請求項６８に記載の方法。
  70. 暴露されたレジストおよびその基礎のナノ構造を除去する工程が、暴露されたレジストを除去し、次いでそれらをフッ化水素（ＨＦ）と接触させることによって基礎のナノ構造を除去する工程を含んでなる請求項６８に記載の方法。
  71. 基礎のナノ構造を除去せずに未暴露のレジストを除去する工程が、未暴露のレジストを少なくとも一種の溶媒と接触させる工程を含んでなる請求項６８に記載の方法。
  72. 未暴露のレジストがレジスト層の１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上または１×１０１２以上の不連続な第２の領域において提供され、そして１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上または１×１０１２以上の不連続なナノ構造単層配列が第１の層上に残る請求項６８に記載の方法。
  73. 第１の層が誘電材料、酸化物、窒化物、酸化ケイ素、酸化ハフニウムまたはアルミナを含んでなる請求項６５に記載の方法。
  74. 第１の層がナノ構造会合基を含んでなるコーティングを含んでなる請求項６５に記載の方法。
  75. 第１の層が基材上に配置される請求項６５に記載の方法。
  76. 基材が半導体を含んでなる請求項７５に記載の方法。
  77. 第１の層が誘電材料を含んでなり、そして約１ｎｍと約１０ｎｍとの間の厚さを有する請求項７６に記載の方法。
  78. 基材がソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含んでなり、かつナノ構造の単層配列の基礎をなし；ナノ構造単層配列上で制御誘電層を配置する工程と、制御誘電層上でゲート電極を配置する工程とを含んでなる請求項７７に記載の方法。
  79. ナノ構造の単層配列が規則配列を含んでなる請求項６５に記載の方法。
  80. ナノ構造の単層配列が不規則配列を含んでなる請求項６５に記載の方法。
  81. ａ）その上に配置されたレジスト層を含んでなる第１の層を提供する工程と；
    ｂ）レジスト層の少なくとも第１の領域にはレジストを残させるが、レジスト層の少なくとも第２の領域からはレジストを除去する工程と；
    ｃ）レジスト層および第１の層上にナノ構造の集合を配置し、それによってナノ構造が第１の領域においてレジストと、そして第２の領域において第１の層と接触する工程と；
    ｄ）第１の領域からレジストおよびその被覆ナノ構造を除去する工程と；
    ｅ）第２の領域から第１の層と接触していないナノ構造をいずれも除去する工程と
    を含んでなり、それによって少なくとも１つのナノ構造単層配列が第１の層上に残るナノ構造単層のパターニング方法。
  82. 少なくとも第１の溶媒によって洗浄することによって、工程ｄ）およびｅ）が同時に達成される請求項８１に記載の方法。
  83. 第１の層と；
    第１の層上に配置されたナノ構造の単層配列と；
    第１の層上に配置されたレジストと
    を含んでなるデバイス。
  84. レジストが、ナノ構造の単層配列上に配置されたレジスト層を含んでなる請求項８３に記載のデバイス。
  85. レジストが第１の層の第１の領域を占有し、そしてナノ構造の単層配列が、第１の領域に隣接する第１の層の第２の領域を占有する請求項８３に記載のデバイス。
  86. 第１の層と、第２の層と、第１の層と第２の層との間のキャビティとを含んでなるデバイスを提供する工程と；
    少なくとも一種の溶媒中に分散されたナノ構造を含んでなる溶液をキャビティ中に導入する工程と；
    キャビティから溶媒の少なくとも一部分をエバポレーションし、それによってナノ構造が第１の層上に配置された配列へと集合する工程と
    を含んでなるナノ構造配列の形成方法。
  87. 第１の層が実質的に平面であり、第２の層が実質的に平面であり、そして第１の層と第２の層とが実質的に互いに平行である請求項８６に記載の方法。
  88. 第１の層が誘電材料、酸化物、窒化物、酸化ケイ素、酸化ハフニウムおよびアルミナからなる群から選択される材料を含んでなる請求項８６に記載の方法。
  89. 第１の層が基材上に配置される請求項８８に記載の方法。
  90. 第２の層が金属または誘電材料を含んでなる請求項８６に記載の方法。
  91. デバイスを提供する工程が、
    第１の層上に第３の層を配置する工程と；
    第３の層上に第２の層を配置する工程と；
    第３の層の少なくとも一部分を除去し、それによって第１の層と第２の層との間にキャビティが形成される工程と
    を含んでなる請求項８６に記載の方法。
  92. 第３の層の少なくとも一部分を除去する工程が、エッチ液によって第３の層をエッチング除去する工程を含んでなる請求項９１に記載の方法。
  93. 第３の層がポリシリコンを含んでなり、そしてエッチ液がＸｅＦ２を含んでなる請求項９２に記載の方法。
  94. 第３の層がナノ構造の平均直径よりも大きい厚さを有する請求項９１に記載の方法。
  95. 第３の層がナノ構造の平均直径の約２倍未満の厚さを有する請求項９４に記載の方法。
  96. 第１の層および第２の層が１以上のスペーサーによって分離されており、スペーサーは第３の層が除去された時に第１の層と第２の層との間の距離を維持する請求項９１に記載の方法。
  97. 第１の層が４つの端部を有し、第１の層および第２の層が２つのスペーサーによって分離されており、このスペーサーは第１の層の２つの対立する端部に沿って延在する請求項９６に記載の方法。
  98. 第１の層上に第３の層を配置する前に、ナノ構造会合基を含んでなる組成物によって第１の層をコーティングする工程を含んでなる請求項９１に記載の方法。
  99. 溶液をキャビティ中に導入する工程が、
    過剰量の溶液にデバイスを浸漬する工程と；
    毛管作用によってキャビティ中に溶液を引き込む工程と；
    過剰量の溶液からデバイスを除去する工程と
    を含んでなる請求項８６に記載の方法。
  100. ナノ構造がほぼ球形のナノ構造または量子ドットを含んでなる請求項８６に記載の方法。
  101. 溶媒の少なくとも一部分をエバポレーションする工程が、溶媒の実質的に全てをエバポレーションする工程を含んでなる請求項８６に記載の方法。
  102. 溶媒の少なくとも一部分をエバポレーションする工程が、溶媒のエバポレーション速度を制御する工程を含んでなる請求項８６に記載の方法。
  103. 配列が規則配列を含んでなる請求項８６に記載の方法。
  104. 配列が単層を含んでなる請求項８６に記載の方法。
  105. 配列が六方最密充填単層を含んでなる請求項１０４に記載の方法。
  106. 配列が不規則配列を含んでなる請求項８６に記載の方法。
  107. 溶液をキャビティ中に導入する工程後、キャビティにＡＣ電圧を印加する工程を含む請求項８６に記載の方法。
  108. 第２の層を除去する工程を含んでなる請求項８６に記載の方法。
  109. 第１の層と、第２の層と、第１の層と第２の層との間のキャビティと、１以上のスペーサーと、少なくとも１つの開口部とを含んでなり；
    １以上のスペーサーが第１の層と第２の層との間に位置し、かつ第１の層と第２の層との間の距離を維持し；
    少なくとも１つの開口部がキャビティを外部雰囲気と連結し；そして
    キャビティがナノ構造の集合によって占有されるデバイス。
  110. ナノ構造が少なくとも一種の溶媒中に分散される請求項１０９に記載のデバイス。
  111. ナノ構造が実質的に溶媒を含まない請求項１０９に記載のデバイス。
  112. ナノ構造が、第１の層上に配置された配列を含んでなる請求項１０９に記載のデバイス。
  113. 配列が規則配列を含んでなる請求項１１２に記載のデバイス。
  114. 配列が単層を含んでなる請求項１１２に記載のデバイス。
  115. 配列が六方最密充填単層を含んでなる請求項１１４に記載のデバイス。
  116. 配列が不規則配列を含んでなる請求項１１２に記載のデバイス。
  117. 第１の層が実質的に平面であり、第２の層が実質的に平面であり、そして第１の層と第２の層とが実質的に互いに平行である請求項１０９に記載のデバイス。
  118. 第１の層が誘電材料、酸化物、窒化物、酸化ケイ素、酸化ハフニウムおよびアルミナからなる群から選択される材料を含んでなる請求項１０９に記載のデバイス。
  119. 第１の層が基材上に配置される請求項１０９に記載のデバイス。
  120. 第２の層が金属または誘電材料を含んでなる請求項１０９に記載のデバイス。
  121. 第１の層と第２の層との間の距離がナノ構造の平均直径よりも大きい請求項１０９に記載のデバイス。
  122. 第１の層と第２の層との間の距離がナノ構造の平均直径の約２倍未満である請求項１２１に記載のデバイス。
  123. 第１の層が４つの端部を有し；第１の層および第２の層が２つのスペーサーによって分離されており、このスペーサーは第１の層の２つの対立する端部に沿って延在し；そして２つの開口部がキャビティを外部雰囲気と連結し、ここでは開口部が第１の層の残りの２つの対立する端部に沿って延在する請求項１０９に記載のデバイス。
  124. ナノ構造がほぼ球形のナノ構造または量子ドットを含んでなる請求項１０９に記載のデバイス。
  125. 第１の層が、ナノ構造会合基を含んでなる組成物を含んでなるコーティングを含んでなる請求項１０９に記載のデバイス。
  126. 第１の層が第１の導電性材料を含んでなるか、またはその上に配置され、そして第２の層が第２の導電性材料を含んでなるか、またはその上に配置される請求項１０９に記載のデバイス。
  127. その表面上に少なくとも１つの垂直不連続部を含んでなり、不連続部が表面からの突出部または表面に圧入部を含んでなり、突出部または圧入部が固体支持体上の所定の位置にある固体支持体を提供する工程と；
    少なくとも一種の溶媒中に分散されたナノ構造を含んでなる溶液を固体支持体に付着する工程と；
    溶媒の少なくとも一部分をエバポレーションし、それによってナノ構造が突出部上または圧入部において配置された配列へと集合する工程と
    を含んでなるナノ構造配列の形成方法。
  128. 固体支持体が第１の層を含んでなる請求項１２７に記載の方法。
  129. 第１の層が誘電材料、酸化物、窒化物、酸化ケイ素、酸化ハフニウムおよびアルミナからなる群から選択される材料を含んでなる請求項１２８に記載の方法。
  130. 固体支持体が、その上に第１の層が配置される基材を含んでなる請求項１２８に記載の方法。
  131. 第１の層に溶液を付着する前に、ナノ構造会合基を含んでなる組成物によって第１の層をコーティングする工程を含んでなる請求項１２８に記載の方法。
  132. 固体支持体に溶液を付着する工程が、固体支持体上での溶液のスピンコーティング、固体支持体上での溶液のディップコーティングまたは過剰量の溶液中での固体支持体の浸漬を含んでなる請求項１２７に記載の方法。
  133. ナノ構造がほぼ球形のナノ構造または量子ドットを含んでなる請求項１２７に記載の方法。
  134. 溶媒の少なくとも一部分をエバポレーションする工程が、溶媒の実質的に全てをエバポレーションする工程を含んでなる請求項１２７に記載の方法。
  135. 配列が規則配列を含んでなる請求項１２７に記載の方法。
  136. 配列が単層を含んでなる請求項１２７に記載の方法。
  137. 配列が六方最密充填単層を含んでなる請求項１３６に記載の方法。
  138. 配列が不規則配列を含んでなる請求項１２７に記載の方法。
  139. その表面上に少なくとも１つの垂直不連続部を含んでなり、不連続部が表面からの突出部または表面に圧入部を含んでなり、突出部または圧入部が固体支持体上の所定の位置にある固体支持体と；
    突出部上または圧入部において配置されたナノ構造の集合と
    を含んでなるデバイス。
  140. ナノ構造が少なくとも一種の溶媒中に分散される請求項１３９に記載のデバイス。
  141. ナノ構造が実質的に溶媒を含まない請求項１３９に記載のデバイス。
  142. ナノ構造が、突出部上または圧入部において配置された配列を含んでなる請求項１３９に記載のデバイス。
  143. 配列が規則配列を含んでなる請求項１４２に記載のデバイス。
  144. 配列が単層を含んでなる請求項１４２に記載のデバイス。
  145. 配列が六方最密充填単層を含んでなる請求項１４４に記載のデバイス。
  146. 配列が不規則配列を含んでなる請求項１４２に記載のデバイス。
  147. 固体支持体が第１の層を含んでなる請求項１３９に記載のデバイス。
  148. 第１の層が誘電材料、酸化物、窒化物、酸化ケイ素、酸化ハフニウムおよびアルミナからなる群から選択される材料を含んでなる請求項１４７に記載のデバイス。
  149. 固体支持体が、その上に第１の層が配置される基材を含んでなる請求項１４７に記載のデバイス。
  150. 第１の層が、ナノ構造会合基を含んでなる組成物を含んでなるコーティングを含んでなる請求項１４７に記載のデバイス。
  151. ナノ構造がほぼ球形のナノ構造または量子ドットを含んでなる請求項１３９に記載のデバイス。
  152. 基材と；
    基材上に配置された２以上のナノ構造配列と
    を含んでなり、各ナノ構造配列が基材上の所定の位置において配置されるデバイス。
  153. 基材が石英基材もしくはシリコンウエハまたはそれらの一部分を含んでなる請求項１５２に記載のデバイス。
  154. 基材が半導体を含んでなる請求項１５２に記載のデバイス。
  155. 第１の層がナノ構造配列と基材との間に配置される請求項１５４に記載のデバイス。
  156. 第１の層が誘電材料を含んでなり、そして約１ｎｍと約１０ｎｍとの間の厚さを有する請求項１５５に記載のデバイス。
  157. ナノ構造の各単層配列に関して、基材がソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含んでなり、かつナノ構造の単層配列の基礎をなし；制御誘電層がナノ構造の各単層配列上で配置され；そしてゲート電極が各制御誘電層上で配置される請求項１５６に記載のデバイス。
  158. 基材上に配置された２以上のナノ構造配列が１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上または１×１０１２以上のナノ構造配列を含んでなる請求項１５２に記載のデバイス。
  159. 配列を含んでなるナノ構造がほぼ球形のナノ構造または量子ドットを含んでなる請求項１５２に記載のデバイス。
  160. 配列を含んでなるナノ構造が約４．５ｅＶ以上の仕事関数を有する請求項１５２に記載のデバイス。
  161. 配列を含んでなるナノ構造が予備形成される請求項１５２に記載のデバイス。
  162. 配列を含んでなる各ナノ構造が、ナノ構造の表面と会合した配位子を含んでなるコーティングを含んでなる請求項１５２に記載のデバイス。
  163. 配列を含んでなるナノ構造がＳｉＯ２シェルによって包囲される請求項１５２に記載のデバイス。
  164. 各ナノ構造配列が規則配列を含んでなる請求項１５２に記載のデバイス。
  165. 各ナノ構造配列が単層を含んでなる請求項１５２に記載のデバイス。
  166. 各ナノ構造配列が六方最密充填単層を含んでなる請求項１６５に記載のデバイス。
  167. 各ナノ構造配列が不規則配列を含んでなる請求項１５２に記載のデバイス。
  168. 各ナノ構造配列が約１×１０１０ナノ構造／ｃｍ２より高い、約１×１０１１ナノ構造／ｃｍ２より高い、約１×１０１２ナノ構造／ｃｍ２より高い、約１×１０１３ナノ構造／ｃｍ２より高い密度を有する請求項１５２に記載のデバイス。
  169. 各ナノ構造配列が約２０２５ｎｍ２以下、約１２２５ｎｍ２以下、約６２５ｎｍ２以下または約３２４ｎｍ２以下の面積を有する請求項１５２に記載のデバイス。
  170. 各ナノ構造配列が約４５×４５ｎｍ以下、約３５×３５ｎｍ以下、約２５×２５ｎｍ以下または約１８×１８ｎｍ以下の寸法を有する請求項１６９に記載のデバイス。
  171. ゲート領域を含んでなる少なくとも１つのトランジスターを含んでなり、ゲート領域がナノ構造の単層配列によって占有されており、そしてゲート領域が８１００ｎｍ２以下の面積を有するメモリーデバイス。
  172. ゲート領域が約４２２５ｎｍ２以下、約２０２５ｎｍ２以下、約１２２５ｎｍ２以下、約６２５ｎｍ２以下または約３２４ｎｍ２以下の面積を有する請求項１７１に記載のメモリーデバイス。
  173. ゲート領域が約６５×６５ｎｍ以下、約４５×４５ｎｍ以下、約３５×３５ｎｍ以下、約２５×２５ｎｍ以下または約１８×１８ｎｍ以下の寸法を有する請求項１７２に記載のメモリーデバイス。
  174. 少なくとも１つのトランジスターが２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上または１×１０１２以上のトランジスターを含んでなる請求項１７１に記載のメモリーデバイス。
  175. トランジスターがＭＯＳＦＥＴである請求項１７１に記載のメモリーデバイス。
  176. 単層配列を含んでなるナノ構造がほぼ球形のナノ構造または量子ドットを含んでなる請求項１７１に記載のメモリーデバイス。
  177. 単層配列を含んでなるナノ構造が約４．５ｅＶ以上の仕事関数を有する請求項１７１に記載のメモリーデバイス。
  178. 単層配列を含んでなるナノ構造が予備形成される請求項１７１に記載のメモリーデバイス。
  179. 単層配列を含んでなるナノ構造がＳｉＯ２シェルによって包囲される請求項１７１に記載のメモリーデバイス。
  180. 単層配列が規則配列を含んでなる請求項１７１に記載のメモリーデバイス。
  181. 規則配列が六方最密充填単層を含んでなる請求項１８０に記載のメモリーデバイス。
  182. 単層配列が不規則配列を含んでなる請求項１７１に記載のメモリーデバイス。
  183. 単層配列が約１×１０１０ナノ構造／ｃｍ２より高い、約１×１０１１ナノ構造／ｃｍ２より高い、約１×１０１２ナノ構造／ｃｍ２より高い、約１×１０１３ナノ構造／ｃｍ２より高い密度を有する請求項１７１に記載のメモリーデバイス。
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