KR101255001B1 - 나노구조체 단일층을 형성하기 위한 방법 및 장치와 그러한 단일층을 포함하는 장치 - Google Patents

나노구조체 단일층을 형성하기 위한 방법 및 장치와 그러한 단일층을 포함하는 장치 Download PDF

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Abstract

본 발명은 나노구조체 배열을 형성 또는 패턴화하는 방법을 제공한다. 이 방법은 나노구조체 결합 기를 포함한 코팅 위에서 배열을 형성하는 방법, 레지스트를 이용하여 패턴화하는 방법, 및/또는 배열 형성을 촉진하는 장치를 사용하는 방법을 수반한다. 또한, 본 발명은 나노구조체 배열을 형성하기 위한 관련 장치를 제공하고, 마찬가지로 나노구조체 배열을 포함한 장치(예를 들면, 메모리 장치)를 제공한다.

Description

나노구조체 단일층을 형성하기 위한 방법 및 장치와 그러한 단일층을 포함하는 장치{METHODS AND DEVICES FOR FORMING NANOSTRUCTURE MONOLAYERS AND DEVICES INCLUDING SUCH MONOLAYERS}
관련 출원의 상호 참조
이 출원은 David L. Heald 등에 의해 "나노구조체 단일층을 형성하는 방법 및 장치와 그 단일층을 포함하는 장치"(METHODS AND DEVICES FOR FORMING NANOSTRUCTURE MONOLAYERS AND DEVICES INCLUDING SUCH MONOLAYERS)라는 명칭으로 2005년 4월 13일자로 출원된 미국 가-특허 출원 USSN 60/671,134호, Jeffery A. Whiteford 등에 의해 "나노결정의 침착 후 캡슐화: 그 나노결정을 포함하는 조성물, 장치 및 시스템"(POST-DEPOSITION ENCAPSULATION OF NANOCRYSTALS: COMPOSITIONS, DEVICES AND SYSTEMS INCORPORATING SAME)이라는 명칭으로 2004년 6월 8일자로 출원된 미국 가-특허 출원 USSN 60/578,236호, 및 Jeffery A. Whiteford 등에 의해 "나노구조체의 침착 후 캡슐화: 그 나노구조체를 포함하는 조성물, 장치 및 시스템"(POST-DEPOSITION ENCAPSULATION OF NANOSTRUCTURES: COMPOSITIONS, DEVICES AND SYSTEMS INCORPORATING SAME)이라는 명칭으로 2004년 11월 30일자로 출원된 미국 가-특허 출원 USSN 60/632,570호를 우선권 주장의 기초 출원으로 하여 이들 출원의 이익을 특허 청구하고 있는 비-가 실용 특허 출원이며, 상기 우선권 주장의 기초 출원들은 각각 그 전체 내용이 모든 목적을 위해 본 명세서에 참고 인용되어 있다.
발명의 분야
본 발명은 주로 나노 기술 분야에 관한 것이다. 보다 구체적으로, 본 발명은 나노구조체 배열, 예를 들면 단일층 배열(monolayer array), 예컨대 선결정된 크기 및/또는 선결정된 위치의 단일층 배열을 형성하기 위한 방법 및 장치와, 상기 나노구조체 배열을 포함하는 장치(예를 들면, 메모리 장치)에 관한 것이다.
나노구조체의 단일층(예를 들면, 양자 도트)은 LED 및 메모리 장치와 같은 각종 광전자 장치의 부품으로서 사용될 수 있다(예를 들면, Flagan 등이 "반도체 장치 제조에 사용하기 위한 에어로졸 실리콘 나노입자"(Aerosol silicon nanoparticles for use in semiconductor device fabrication)라는 명칭으로 출원한 USPN 6,586,785 참조). 이러한 단일층을 생성하는 방법은 분자 빔 에피택시에 의해 고체상의 본래 위치에 양자 도트(quantum dot)를 성장시키는 단계, 양자 도트 상의 지방성 계면활성제와 양자 도트 상에 침착된 방향족 공액 유기 물질 사이에서 상 분리(phase segregation)를 일으키는 단계를 포함한다(Coe 등(2002)의 "분자 유기 장치에서 나노 결정의 단일 단일층으로부터의 전기 발광" 네이쳐 450:800-803 참조). 그러나, 전자(former)의 기술은 다수의 단일층을 형성하기 위해 규모 확대하기가 어렵고, 후자의 기술은 많은 장치 제조 공정에서 그 존재가 바람직하지 않은 두꺼운 유기 매트릭스상에 배치되거나 두꺼운 유기 매트릭스 내에 매립된 나노구조체의 층을 생성한다.
따라서, 나노구조체 단일층을 단순하고 재생가능하게 형성하는 방법이 요구된다. 본 발명은 여러 양태(aspect) 중에서 그러한 방법을 제공한다. 본 발명의 완전한 이해는 이하의 설명을 읽음으로써 얻어질 것이다.
발명의 개요
나노구조체 배열, 예를 들면 규칙적(ordered) 또는 불규칙적(disordered) 단일층 배열을 형성 또는 패턴화하는 방법이 기술된다. 이 방법은 나노구조체 결합 기(nanostructure association group)를 포함한 코팅 위에 배열을 형성하는 것, 레지스트를 이용하여 패턴화하는 것, 및/또는 배열 형성을 촉진하는 장치를 사용하는 것을 수반한다. 상기 배열들은 선결정된 위치에 선택적으로 형성되고/형성되거나, 선결정된 치수(dimension)를 갖는다. 이 방법과 관련된 장치가 나노구조체 배열을 포함한 장치로서 또한 제공된다. 예를 들어서, 하나의 양태에서, 본 발명은 나노구조체의 작은 단일층 배열을 포함한 메모리 장치를 제공한다.
하나의 일반적인 부류의 실시양태는 나노구조체 배열의 형성 방법을 제공한다. 이 방법에서는 제1층이 제공되고 나노구조체 결합 기를 포함한 조성물로 코팅되어 코팅된 제1층을 제공한다. 나노구조체의 개체군(population)은 코팅된 제1층 위에 침착되고, 이로써 나노구조체가 나노구조체 결합 기와 결합한다. 나노구조체 결합 기와 결합되지 않은 임의의 나노구조체들이 제거되고, 이로써 나노구조체의 단일층 배열이 상기 코팅된 제1층과 결합된 채로 유지된다.
제1층은 본질적으로 산화물(예를 들면, 금속 산화물, 규소 산화물, 하프늄 산화물, 또는 알루미나(Al2O3), 또는 상기 산화물들의 조합물) 또는 질화물과 같은 유전체 물질(이에 국한되는 것은 아님)을 비롯한 임의의 바람직한 물질을 포함할 수 있다. 제1층은 기판, 예컨대 반도체를 포함한 기판 위에 선택적으로 배치된다. 한 부류의 실시양태에서, 제1층은 약 1 nm 내지 약 10 nm의 두께, 바람직하게는 3-4 nm의 두께를 갖는다. 상기 기판은 소스 영역, 드레인 영역, 및 상기 소스 영역과 드레인 영역 사이에서 나노구조체의 단일층 배열 아래에 있는 채널 영역을 포함할 수 있으며, 상기 방법은 나노구조체의 단일층 배열 위에 제어 유전체 층을 배치하는 단계 및 제어 유전체 층 위에 게이트 전극을 배치하는 단계를 포함하며, 이로써 나노구조체 배열을 트랜지스터에 혼입시킨다.
상기 방법은 동일 기판상에 복수의 나노구조체 배열을 형성하기 위해 사용될 수 있다. 따라서, 한 부류의 실시양태에서, 제1층의 2개 이상의 불연속 영역(discrete region)이 조성물에 의해 코팅된다(예를 들면, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상). 각 영역은 제1층 위의 선결정된 위치를 점유한다. 따라서, 나노구조체의 2개 이상의 불연속 단일층 배열은, 제1층의 코팅된 영역 위에 나노구조체의 개체군을 침착하고 나노구조체 결합 기와 결합되지 못한 나노구조체를 제거한 후, 상기 코팅된 제1층과 결합된 채로 유지된다.
하나의 양태에서, 나노구조체 결합 기는 나노구조체의 표면과 상호작용한다. 하나의 예시적인 부류의 실시양태에서, 나노구조체 결합 기는 티올기(thiol group)를 포함한다. 따라서, 코팅된 제1층은 예를 들면 티올 화합물을 포함한 자기 조립 단일층(self-assembled monolayer)을 포함한다. 조성물은, 예를 들면, 메르캅토알킬트리클로로실란, 메르캅토알킬트리메톡시실란, 또는 메르캅토알킬트리에톡시실란을 포함할 수 있고, 여기에서 알킬기는 3-18개의 탄소(예컨대, 12-메르캅토도데실트리메톡시실란)를 포함한다. 조성물은 선택적으로 2개 이상의 상이한 화합물의 혼합물을 포함한다. 예를 들면, 조성물은 장쇄(long chain) 메르캅토실란(예를 들면, 메르캅토알킬트리클로로실란, 메르캅토알킬트리메톡시실란, 또는 메르캅토알킬트리에톡시실란, 여기서 알킬기는 8-18개의 탄소를 포함함)과 단쇄(short chain) 메르캅토실란(예를 들면, 메르캅토알킬트리클로로실란, 메르캅토알킬트리메톡시실란, 또는 메르캅토알킬트리에톡시실란, 여기서 알킬기는 8개 이하의 탄소를 포함함)의 혼합물을 포함할 수 있고, 여기에서 장쇄 메르캅토실란의 알킬기는 단쇄 메르캅토실란의 알킬기보다 1개 이상의 탄소를 더 포함한다. 이 예에서, 장쇄 메르캅토실란과 단쇄 메르캅토실란의 비율은 나노구조체에 나타나는 표면을 테일러링(tailoring)하기 위해 변화할 수 있다. 예를 들면, 장쇄 메르캅토실란과 단쇄 메르캅토실란은 약 1:10 내지 약 1:10,000의 장쇄 메르캅토실란 대 단쇄 메르캅토실란의 몰비(예를 들면, 약 1:100 또는 1:1000의 몰비)로 나타낼 수 있다.
나노구조체는 선택적으로 계면 활성제 또는 다른 표면 리간드(ligand)와 결합된다. 한 부류의 실시양태에서, 각각의 나노구조체는 나노구조체의 표면과 결합되는 리간드, 예를 들면 실세스퀴옥산(silsesquioxane)을 포함한 리간드를 가진 코팅을 포함하고 있다.
하나의 양태에서, 각각의 나노구조체는 나노구조체의 표면과 결합된 리간드를 포함한 코팅을 포함하고, 나노구조체 결합 기는 그 리간드와 상호작용한다. 일부 실시양태에서, 리간드는 실세스퀴옥산을 포함한다.
한 부류의 실시양태에서, 리간드와 나노구조체 결합 기 간의 상호작용은 비공유 결합이다. 조성물은 예를 들면 3-아미노프로필트리에톡시실란(APTES), 도데실트리클로로실란, 옥타데실트리클로로실란, 도데실트리에톡시실란, 또는 옥타데실트리에톡시실란을 포함할 수 있다.
다른 부류의 실시양태에서, 나노구조체 결합 기는 리간드와 공유 결합을 형성한다. 조성물은 리간드와 나노구조체 결합 기 간의 공유 결합이 광에 노출된 경우에만 형성되게 하는 선택적 광 활성(photoactivatable)을 갖는다. 그러한 실시양태에서, 상기 방법은 코팅된 제1층 상의 선결정된 위치를 각각 점유하는 코팅된 제1층의 하나 이상의 불연속 영역을 광에 노출시키는 단계를 포함한다(예를 들면, 2 이상, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 영역). 다수의 광 활성 화합물은 당업계에서 잘 알려져 있고, 본 발명의 실시를 위해 채택될 수 있다. 예를 들어, 조성물은 광 활성화시 예를 들면 나노구조체의 표면과 결합되는 코팅을 구성하는 실세스퀴옥산 리간드와 공유 결합을 형성할 수 있는 페닐 아지드기를 포함할 수 있다.
한 부류의 실시양태에서, 제1층을 코팅하는 조성물은 실란을 포함한다. 이 조성물은 하나 이상의 단계에서 코팅을 형성하기 위해 적용될 수 있다. 예를 들면, 특정 실시양태에서, 조성물로 제1층을 코팅하는 단계는 제1층을 제1 화합물로 코팅하고, 그 다음에 제1 화합물과 상호작용하고 나노구조체 결합 기를 포함하는 제2 화합물로 제1층을 코팅하는 단계를 수반한다. 예를 들면, 제1층은 제1 화합물로서 3-아미노프로필트리에톡시실란(APTES)으로 코팅되고 제2 화합물로서 N-5-아지도-2-니트로벤조일옥시숙신이미드(ANB-NOS)로 코팅될 수 있다.
한 부류의 실시양태에서, 나노구조체의 개체군은 하나 이상의 용매에 분산된 나노구조체를 포함한 용액을 코팅된 제1층 위에 침착함으로써 상기 코팅된 제1층 위에 침착된다. 용매는 예를 들면 증발에 의해 상기 침착된 나노구조체로부터 부분적으로 또는 전체적으로 제거될 수 있지만 필요한 것은 아니다. 나노구조체 결합 기와 결합되지 않은 임의의 나노구조체는 예컨대 하나 이상의 용매에 의해 세척(washing)함으로써 편리하게 제거될 수 있다.
하나의 양태에서, 상기 방법에 의해 형성된 나노구조체의 단일층 배열(또는 다중 배열의 각각)은 규칙 배열, 예를 들면 육방 밀집된(hexagonal-close packed) 단일층 배열을 포함한다. 그러나, 많은 응용에서 규칙 배열을 필요로 하지 않는다. 예를 들면, 메모리 장치용의 배열에서 나노구조체는 이것이 불규칙 배열 내에서 충분한 밀도를 달성하기만 한다면 배열 내에서 규칙적일 필요는 없다. 따라서, 다른 양태에서, 나노구조체의 단일층 배열은 불규칙 배열을 포함한다.
한 부류의 실시양태에서, 배열(또는 방법들에 의해 생성된 다중 배열의 각각)은 고밀도의 나노구조체를 갖는다. 예를 들면, 나노구조체의 단일층 배열은 선택적으로 약 1×1010 나노구조체/㎠ 이상, 약 1×1011 나노구조체/㎠ 이상, 약 1×1012 나노구조체/㎠ 이상, 또는 심지어는 약 1×1013 나노구조체/㎠ 이상의 밀도를 갖는다.
한 부류의 실시양태에서, 나노구조체는 실질적으로 구형인 나노구조체(spherical nanosturcture) 또는 양자 도트(quantum dot)를 포함한다. 나노구조체는 본질적으로 나노구조체의 결과적인 단일층 배열이 적용되는 용도에 따라 선택된 임의의 원하는 물질을 포함한다. 예를 들면, 나노구조체는 도전성 물질, 비도전성 물질, 반도체 등을 포함할 수 있다. 하나의 양태에서, 나노구조체는 약 4.5 eV 또는 그 이상의 일 함수(work function)를 갖는다.
상기 방법에 의해 생성된 장치 또는 상기 방법의 실시에 유용한 장치도 또한 본 발명의 특징이다. 따라서, 다른 일반적 부류의 실시양태는 코팅된 제1층 및 이 코팅된 제1층 상에 배치된 나노구조체의 단일층 배열을 포함한 장치를 제공한다. 코팅된 제1층은 나노구조체 결합 기를 포함하는 조성물로 코팅된 제1층을 포함하고, 나노구조체는 나노구조체 결합 기에 의해 결합된다.
본질적으로 상기 방법에 대하여 언급한 모든 특징은 예를 들면 제1층의 조성물, 기판, 제1층을 코팅하기 위해 사용된 조성물, 나노구조체 결합 기 및 나노구조체에 대한 이 실시양태 뿐만 아니라 관련된 실시양태에 적용된다. 나노구조체의 단일층 배열은 규칙 배열 또는 불규칙 배열을 포함할 수 있고, 코팅된 제1층은 선택적으로 선결정된 위치를 각각 점유하는 2개 이상의 분리된 영역을 선택적으로 포함한다는 것에 주목할 가치가 있다(따라서, 장치는 코팅된 제1층 상에 배치된 나노구조체의 2개 이상의 단일층 배열을 선택적으로 포함한다). 장치는 플래시 트랜지스터(부동 게이트 메모리 MOSFET) 또는 메모리 장치를 선택적으로 포함한다는 것에 또한 주목할 가치가 있다. 따라서, 특정 실시양태에서, 제1층은 산화물(예를 들면, 금속 산화물, 규소 산화물, 하프늄 산화물, 또는 알루미나(Al2O3), 또는 상기 산화물들의 조합물), 질화물, 절연성 중합체, 또는 다른 비도전성 물질과 같은 유전체 물질을 포함한다. 이러한 부류의 실시양태에서, 제1층(터널 유전체 층으로서 사용됨)은 얇은 것(두께가 약 1 nm 내지 10 nm, 예를 들면 3 nm 내지 4 nm인 것)이 좋고, 반도체를 포함한 기판(예를 들면, Si 기판) 상에 배치된다. 기판은 전형적으로 소스 영역, 드레인 영역, 및 상기 소스 영역과 드레인 영역 사이에서 나노구조체의 단일층 배열 아래에 있는 채널 영역을 포함한다. 제어 유전체 층은 나노구조체의 단일층 배열 위에 배치되고, 게이트 전극은 제어 유전체 층 위에 배치된다. 제어 유전체 층은 유전체 물질, 예를 들면, 산화물(예컨대, 금속 산화물, SiO2, 또는 Al2O3, 또는 이들 산화물의 조합물), 절연성 중합체, 또는 다른 비도전성 물질을 포함한다.
하나의 일반적 부류의 실시양태는 레지스트를 이용하여 나노구조체 단일층을 패턴화하는 방법을 제공한다. 이 방법에서는 나노구조체의 단일층이 제1층 위에 배치된다. 레지스트는 나노구조체의 단일층 위에 배치되어 레지스트 층을 제공하고, 상기 레지스트 층 위의 선결정된 패턴은 노출되어(예를 들면, 광, 전자빔, x-선 등에) 레지스트 층의 적어도 제1 영역에 노출 레지스트를 제공하고 레지스트 층의 적어도 제2 영역에 비노출 레지스트를 제공한다. 다음에는, (1) 노출 레지스트 및 그 하부의 나노구조체가 제거되고, 비노출 레지스트가 그 하부의 나노구조체를 제1층으로부터 제거하는 일 없이 제거되거나, (2) 비노출 레지스트 및 그 하부의 나노구조체가 제거되고, 노출 레지스트가 그 하부의 나노구조체를 제거하는 일 없이 제거된다. 제1 영역에 의해 한정된 적어도 하나의 나노구조체 단일층 배열은 제1층 위에 잔류한다.
나노구조체의 단일층은 임의의 편리한 기술에 의해 생성될 수 있다. 예를 들면, 제1층이 나노구조체의 용액으로 스핀 코팅될 수 있고, 제1층과 접촉하지 않는 임의의 나노구조체가 예컨대 세척(washing)에 의해 제거될 수 있다. 제1층은 전술한 것과 같은 나노구조체 결합 기를 가진 코팅을 포함할 수 있지만 필요한 것은 아니다. 마친가지로, 나노구조체는 전술한 바와 같은 리간드를 선택적으로 포함한다. 한 부류의 실시양태에서, 유전체 층이 나노구조체의 단일층 위에 배치되고, 레지스트가 유전체 층 위에 배치된다.
이 방법은 본질적으로 임의 갯수의 단일층 배열을 생성하기 위해 사용될 수 있다. 예를 들어서, 옵션 (1)이 사용될 때, 비노출 레지스트는 레지스트 층의 2 이상, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 불연속 제2 영역에 제공되어 유사 갯수의 분리된 나노구조체 단일층 배열이 제1층 위에 잔류하게 할 수 있다. 노출 레지스트(예를 들면, PMMA) 및 그 하부의 나노구조체는 예를 들면 노출 레지스트를 제거하고(예를 들면 유기 용매를 이용해서) 그 다음에 그 하부의 나노구조체를 수성 HF와 접촉시켜 제거함으로써 제거될 수 있다. 한편, 비노출 레지스트는 예를 들면 하나 이상의 용매와 접촉시킴으로써 제거될 수 있다.
본질적으로 상기 방법에 대하여 언급한 모든 특징은 예를 들면 제1층의 조성물, 기판 상의 제1층의 배치, 기판의 조성물, 배열(들)의 트랜지스터(들) 내로의 혼입, 나노구조체 형상 및 조성물, 배열(들)의 크기 및 밀도 등에 대한 이 실시양태 뿐만 아니라 관련 실시양태에 적용된다. 단일층 배열(또는 다중 배열의 각각)은 규칙 배열 또는 불규칙 배열을 포함할 수 있다는 것에 주목한다.
다른 하나의 일반적 부류의 실시양태는 나노구조체 단일층의 패턴화 방법을 또한 제공한다. 이 방법에서는 상부에 레지스트 층이 배치된 제1층이 제공된다. 레지스트 층의 적어도 제1 영역에서는 레지스트가 잔류되고, 한편 레지스트 층의 적어도 제2 영역에서는 레지스트가 제거된다. 나노구조체의 개체군은 레지스트 층 및 제1층 위에 배치되고; 나노구조체는 제1 영역에서 레지스트 및 제2 영역에서 제1층과 접촉한다. 레지스트 및 그 상부의 나노구조체가 제1 영역으로부터 제거되고, 제1층과 접촉하지 않는 임의의 나노구조체가 제2 영역으로부터 제거되는데, 이는 제1층 위에 적어도 하나의 나노구조체 단일층 배열을 잔류시킨다. 배열의 위치, 크기, 형상 등은 제2 영역의 것들과 상응하고, 형성된 배열의 수는 제2 영역의 수와 동일하다는 것은 명백하다. 제1 영역으로부터 레지스트 및 그 상부의 나노구조체를 제거하는 것 및 제1층(예를 들면 제2 영역 내)과 접촉하지 않는 임의의 나노구조체를 제거하는 것은 예를 들면 적어도 제1 용매로 세척함으로써 선택적으로 동시에 달성된다. 본질적으로 상기 방법에 대하여 언급한 모든 특징은 이 실시양태 뿐만 아니라 관련 실시양태에 적용된다.
주지하고 있는 바와 같이, 상기 방법에 의해 생성된 장치 또는 그 방법을 실시하기에 유용한 장치도 또한 본 발명의 특징이다. 따라서, 다른 일반 부류의 실시양태는 제1층, 제1층 위에 배치된 나노구조체의 단일층 배열 및 제1층 위에 배치된 레지스트를 포함한 장치를 제공한다. 한 부류의 실시양태에서, 레지스트는 나노구조체의 단일층 배열 위에 배치된 레지스트 층을 포함한다. 다른 부류의 실시양태에서, 레지스트는 제1층의 제1 영역을 점유하고 나노구조체의 단일층 배열은 제1 영역에 인접한, 제1층의 제2 영역을 점유한다.
본질적으로 상기 방법에 대하여 언급한 모든 특징은 예를 들면 제1층의 조성물, 제1층의 코팅, 기판 상의 제1층의 배치, 기판의 조성물, 배열(들)의 트랜지스터(들) 내로의 혼입, 나노구조체 형상 및 조성물, 나노구조체 리간드, 배열(들)의 크기 및 밀도 등에 관한 이 실시양태 뿐만 아니라 관련 실시양태에 적용된다. 단일층 배열(또는 다중 배열의 각각)은 규칙 배열 또는 불규칙 배열을 포함할 수 있다.
본 발명의 하나의 양태는 나노구조체 배열을 형성하는 장치 및 이 장치를 이용하는 방법을 제공한다. 따라서, 하나의 일반적 부류의 실시양태는 제1층, 제2층, 제1층과 제2층 사이의 공동(cavity), 하나 이상의 스페이서, 및 하나 이상의 개공(aperture)을 포함하는 장치를 제공한다. 하나 이상의 스페이서는 제1층과 제2층 사이에 위치되어 제1층과 제2층 사이의 거리를 유지한다. 하나 이상의 개공은 공동을 외부 대기에 연결시킨다. 공동은 나노구조체의 개체군에 의해 점유된다.
아래에서 더 자세히 설명하는 바와 같이, 장치는 나노구조체 배열을 형성하기 위해 사용될 수 있다. 간단히 말해서, 나노구조체의 용액이 공동 내로 유입되고 용매가 공동으로부터 증발된다. 용매가 증발함에 따라, 나노구조체는 제1층 위에서 배열로 조립(assemble)된다. 증발 속도는 조절될 수 있는데, 나노구조체가 규칙 배열로 조립되도록 저속 조절될 수 있다.
따라서, 한 부류의 실시양태에서는 나노구조체(예를 들면, 실질적으로 구형인 나노구조체 또는 양자 도트)가 하나 이상의 용매에 분산되고, 다른 실시양태에서는 나노구조체에 실질적으로 용매를 함유하지 않는다. 나노구조체는 제1층 상에 배치된 배열을 선택적으로 포함한다. 배열은 불규칙 배열을 포함할 수 있지만, 특정 실시양태에서, 배열은 규칙 배열을 포함한다. 배열은 단일층, 예를 들면 육방 밀집된 단일층과 같은 규칙적 단일층을 포함하는 것이 좋지만, 선택적으로 하나 이상의 단일층을 포함한다.
제1층 및 제2층은 전형적으로 대략 평탄하고 실질적으로 서로 평행하다. 제1층에 적당한 물질은, 전술한 것들(이에 국한되는 것은 아님), 예컨대 산화물(예컨대, 규소 산화물, 하프늄 산화물 및 알루미나) 또는 질화물과 같은 유전체 물질을 포함한다. 제1층은 나노구조체 결합 기를 포함하는 조성물로 된 코팅을 선택적으로 포함한다. 예시적인 코팅 조성물 및 나노구조체 결합 기는 상기 설명되어 있다.
제1층은 기판 위에 배치될 수 있다. 예시적인 기판은 위에서도 설명하였는데, 예를 들면, 나노구조체의 결과적인 배열이 트랜지스터 또는 유사한 장치에 혼입되는 경우 반도체 기판이 사용될 수 있다. 다수의 장치가 단일 기판상에 배치될 수 있고, 본질적으로 임의의 원하는 수 및/또는 크기의 나노구조체 배열을 기판상의 선결정된 위치에서 동시에 생성하기 위해 사용할 수 있다는 것은 명백하다(예를 들면, 2 이상, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 배열).
제2층 및/또는 스페이서(들)는 본질적으로 임의의 적당한 물질을 포함할 수 있다. 예를 들면, 제2층 및/또는 스페이서(들)는 금속 또는 유전체 물질(예를 들면, 알루미늄, 니켈, 크롬, 몰리브덴, ITO, 질화물 또는 산화물)을 포함할 수 있다.
제1층과 제2층 간의 거리는 나노구조체의 평균 직경보다 더 크고, 선택적으로 나노구조체의 평균 직경의 약 2배 미만이다. 장치는 본질적으로 임의의 원하는 크기 및/또는 형상의 것일 수 있다. 한 부류의 실시양태에서, 제1층은 4개의 엣지를 갖는다. 제1층과 제2층은 제1층의 대향하는 2개의 엣지를 따라 연장하는 2개의 스페이서에 의해 분리된다. 제1층의 2개의 나머지 대향 엣지를 따라 연장하는 2개의 개공은 예를 들면 용매가 증발됨에 따라 빠져나갈 수 있도록 공동을 외부 대기와 연결시킨다.
나노구조체 배열의 형성은 공동을 가로질러 전계를 인가함으로써 촉진될 수 있다. 따라서, 한 부류의 실시양태에서, 제1층은 제1 도전성 물질을 포함하거나 그 위에 배치되고, 제2층은 제2 도전성 물질을 포함하거나 그 위에 배치된다.
본 발명의 장치를 이용하는 방법은 본 발명의 다른 특징을 구성한다. 따라서, 하나의 일반적 부류의 실시양태는 나노구조체 배열을 형성하는 방법을 제공한다. 이 방법에서는, 제1층, 제2층, 제1층과 제2층 사이의 공동을 포함한 장치가 제공된다. 하나 이상의 용매에 분산된 나노구조체를 포함한 용액은 공동 내로 유입된다. 용매의 적어도 일부가 공동으로부터 증발되고, 이것에 의해 나노구조체가 제1층 위에 배치된 배열로 조립된다.
본질적으로 상기 장치에 대하여 언급한 모든 특징은 예를 들면 장치의 구성, 제1층 및/또는 스페이서의 조성물, 나노구조체의 유형, 결과적인 배열의 구성 등에 대한 이 방법 뿐만 아니라 관련된 방법에 적용된다.
하나의 양태에서, 장치를 제공하는 방법은 제1층 위에 제3층을 배치하는 단계, 제3층 위에 제2층을 배치하는 단계 및 제3층의 적어도 일부를 제거하는 단계를 포함하고, 이것에 의해 제1층과 제2층 사이에 공동이 형성된다. 제3층 또는 그 일부는 제3층을 부식액, 예를 들면 이방성 부식액으로 에칭함으로써 제거될 수 있다. 예를 들면, 제3층은 폴리실리콘(즉, 다결정 실리콘), 비정질 실리콘, 몰리브덴 또는 티탄을 포함할 수 있고, 부식액은 XeF2를 포함할 수 있다.
제거되는 제3층의 두께는 제1층과 제2층 사이의 결과적인 공동의 높이를 한정한다는 것이 명백하다. 따라서, 제3층은 나노구조체의 평균 직경보다 더 크고 선택적으로 나노구조체의 평균 직경의 약 2배 미만인 두께를 갖는다.
제1층은 나노구조체 결합 기를 포함한 조성물을 가진 코팅을 포함한다. 따라서, 방법들은 제3층을 제1층 위에 배치하기 전에, 제1층을 나노구조체 결합 기를 포함한 조성물로 코팅하는 단계를 선택적으로 포함한다. 예시적인 코팅 조성물 및 나노구조체 결합 기는 위에 설명되어 있다.
나노구조체는 예를 들면 모세관 작용에 의해 편리하게 공동 내로 도입된다. 한 부류의 실시양태에서, 나노구조체 용액은 과량의 용액 중에 장치를 담그고 용액을 모세관 작용에 의해 공동 내로 유입시키며 장치를 과량의 용액으로부터 제거함으로써 공동 내로 도입된다.
일부 또는 실질적으로 모든 용매는 증발된다. 용매의 증발 속도를 조절하여 예를 들면 배열 형성을 조절할 수 있다. 예컨대 용매의 저속 증발은 나노구조체의 농도를 점차적으로 증가시키고, 이것은 나노구조체의 규칙 배열, 예컨대 육방 밀집된 단일층과 같은 규칙적 단일층의 형성을 도울 수 있다.
AC 전압은 용액이 공동에 도입된 후에 공동 양단에 선택적으로 인가된다(예를 들면, 용매의 증발 전에 또는 증발과 동시에). 증발 또는 배열 형성이 원하는 대로 처리된 때 제2층이 제거된다. 선택적으로, 임의의 이질적인 나노구조체(예를 들면, 단일층보다 더 큰 임의의 나노구조체) 및/또는 임의의 잔류 용매가 또한 세척에 의해 제거될 수 있다.
다른 일반적인 부류의 실시양태는 표면 상에 하나 이상의 수직 단절부(discontinuity)를 포함한 고체 지지체를 가진 장치를 제공한다. 단절부는 표면으로부터의 돌출부 또는 표면 내의 함몰부(indentation)를 포함한다. 돌출부 또는 함몰부는 고체 지지체 상의 선결정된 위치에 있다. 장치는 또한 돌출부 위에 또는 함몰부 내에 배치된 나노구조체의 개체군을 포함한다.
아래에서 더 자세히 설명하는 바와 같이, 장치는 나노구조체 배열을 형성하기 위해 사용될 수 있다. 간단히 말해서, 나노구조체의 용액은 고체 지지체 상에 침착되고 용매가 증발된다. 용매가 증발함에 따라, 나노구조체는 돌출부 위에 또는 함몰부 내에 배열로 조립된다. 증발 속도는 조절될 수 있고 나노구조체가 규칙 배열로 조립되도록 저속으로 조절될 수 있다.
따라서, 한 부류의 실시양태에서는 나노구조체가 하나 이상의 용매에 분산되고, 다른 실시양태에서는 나노구조체에 실질적으로 용매를 함유하지 않는다. 나노구조체는 돌출부 상에 또는 함몰부 내에 배치된 배열을 선택적으로 포함한다. 배열은 불규칙 배열을 포함하지만, 특정 실시양태에서는 배열이 규칙 배열을 포함할 수 있다. 배열은 예를 들면 육방 밀집된 단일층과 같은 규칙적 단일층인 하나의 단일층을 포함하는 것이 바람직하지만, 선택적으로 하나 이상의 단일층을 포함할 수 있다.
양호한 부류의 실시양태에서, 고체 지지체는 제1층을 포함한다. 고체 지지체는 제1층이 배치된 기판을 또한 선택적으로 포함한다. 한 부류의 실시양태에서, 제1층은 나노구조체 결합 기를 포함한 조성물로 된 코팅을 포함한다. 제1층과 기판의 예시적인 물질, 및 예시적인 코팅 조성물과 나노구조체 결합 기는 위에 설명되어 있다. 본질적으로 상기 실시양태에서 언급한 모든 특징은 예를 들면 나노구조체의 형태(예를 들면, 짧은 나노로드(nanorod), 실질적으로 구형인 나노구조체, 양자 도트 등)에 대한 이 실시양태 뿐만 아니라 관련 실시양태에 적용된다.
전술한 바와 같이, 본 발명의 장치를 이용하는 방법은 본 발명의 다른 특징을 형성한다. 따라서, 하나의 일반적 부류의 실시양태는 나노구조체 배열을 형성하기 위한 방법을 제공한다. 이 방법에서는, 표면상에 하나 이상의 수직 단절부를 포함한 고체 지지체가 제공된다. 단절부는 표면으로부터의 돌출부 또는 표면 내의 함몰부를 포함하고, 돌출부 또는 함몰부는 고체 지지체 상의 선결정된 위치에 있다. 하나 이상의 용매에 분산된 나노구조체를 포함한 용액은 고체 지지체 상에 침착된다. 용매의 적어도 일부가 증발되고, 이로써 나노구조체가 돌출부 상에 또는 함몰부 내에 배치된 배열로 조립된다.
본질적으로, 상기 장치에 관하여 언급한 모든 특징은 예를 들면, 장치의 구성, 나노구조체의 유형, 결과적인 배열의 구성 등에 대한 이 방법 뿐만 아니라 관련된 방법에 적용된다.
양호한 부류의 실시양태에서, 고체 지지체는 제1층을 포함한다. 고체 지지체는 제1층이 배치된 기판을 또한 선택적으로 포함한다. 제1층은 나노구조체 결합 기를 가진 조성물을 포함한 코팅을 선택적으로 포함한다. 따라서, 이 방법은 용액을 제1층상에 침착하기 전에 나노구조체 결합 기를 가진 조성물로 제1층을 코팅하는 단계를 선택적으로 포함한다. 제1층과 기판의 예시적인 물질, 및 예시적인 코팅 조성물과 나노구조체 결합 기는 위에 설명되어 있다.
나노구조체를 함유하는 용액은, 예를 들면 고체 지지체 상에서 용액을 스핀 코팅하는 것, 고체 지지체 상에서 용액을 딥 코팅하는 것, 과량의 용액에 고체 지지체를 담그는 것, 또는 고체 지지체를 용액으로 스프레이 코팅하는 것을 비롯한 임의의 다양한 기술을 이용하여 고체 지지체 상에 침착될 수 있다.
용매는 일부 또는 실질적으로 모두 증발된다. 용매의 증발 속도는 배열 형성을 제어하도록 조절될 수 있다. 예를 들어서, 용매의 저속 증발은 나노구조체의 농도를 점차적으로 증가시키고, 이것은 나노구조체의 규칙 배열, 예를 들면 육방 밀집된 단일층과 같은 규칙 단일층의 형성을 도울 수 있다.
상기 방법 및 장치는 선결정된 위치에서 나노구조체 배열을 생성하기 위해 사용될 수 있고, 이 배열들은 예를 들면 다양한 광전자 장치 내로 혼입될 수 있다. 따라서, 하나의 양태에서, 본 발명은 선결정된 위치 및/또는 크기의 배열을 포함한 나노구조체 배열을 가진 장치를 제공한다.
하나의 일반적 부류의 실시양태는 기판 및 이 기판 상에 배치된 2개 이상의 나노구조체 배열을 포함한 장치를 제공한다. 각각의 나노구조체 배열은 기판(예를 들면, 반도체, 석영 기판, 또는 실리콘 웨이퍼 또는 그 일부) 상의 선결정된 위치에서 배치된다.
한 부류의 실시양태에서, 제1층은 나노구조체 배열과 기판 사이에 배치된다. 제1층의 예시적인 물질은 위에 설명되어 있다. 제1층은 나노구조체 결합 기를 가진 조성물을 포함한 코팅을 선택적으로 포함한다. 예시적인 조성물 및 나노구조체 결합 기는 위에서 설명한 것과 유사하다.
한 부류의 실시양태에서, 제1층은 유전체 물질을 포함하고 약 1 nm 내지 10 nm, 예를 들면 3 nm 내지 4 nm의 두께를 갖는다. 일부 실시양태에서, 나노구조체의 각 단일층 배열에 대하여, 기판은 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이에서 나노구조체의 단일층 배열 아래에 있는 채널 영역을 포함하고, 제어 유전체 층은 나노구조체의 각 단일층 배열 위에 배치되며, 게이트 전극은 각 제어 유전체 층 위에 배치된다.
장치는 본질적으로 임의 갯수의 나노구조체 배열, 예를 들면, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 나노구조체 배열을 포함할 수 있다. 유사하게, 배열은 본질적으로 임의의 원하는 크기 및/또는 형상을 가질 수 있다. 예를 들어서, 각 나노구조체 배열은 약 104 ㎛2 이하, 약 103 ㎛2 이하, 약 102 ㎛2 이하, 약 10 ㎛2 이하, 약 1 ㎛2 이하, 약 105 nm2 이하, 약 104 nm2 이하, 약 4225 nm2 이하, 약 2025 nm2 이하, 약 1225 nm2 이하, 약 625 nm2 이하, 또는 약 324 nm2 이하의 면적을 가질 수 있다. 각 나노구조체 배열은 약 45×45 nm 이하, 약 35×35 nm 이하, 약 25×25 nm 이하, 또는 약 18×18 nm 이하의 치수를 선택적으로 갖는다.
하나의 양태에서, 각 나노구조체 배열은 규칙 배열 및/또는 단일층, 예를 들면, 육방 밀집된 단일층을 포함한다. 그러나, 많은 응용에서, 규칙 배열은 필요하지 않다. 예를 들어서, 메모리 장치에 사용되는 배열에 있어서, 나노구조체는 이것이 불규칙 배열에서 충분한 밀도를 달성하는 한, 배열 내에서 규칙적일 필요는 없다. 따라서, 다른 양태에서, 각 나노구조체 배열은 불규칙 배열, 예를 들면, 불규칙 단일층 배열을 포함한다.
한 부류의 실시양태에서, 배열은 고밀도의 나노구조체를 갖는다. 예를 들면, 각 나노구조체 배열은 약 1×1010 나노구조체/㎠ 이상, 약 1×1011 나노구조체/㎠ 이상, 약 1×1012 나노구조체/㎠ 이상, 또는 심지어는 약 1×1013 나노구조체/㎠ 이상의 밀도를 선택적으로 갖는다.
한 부류의 실시양태에서, 나노구조체는 실질적으로 구형의 나노구조체 또는 양자 도트를 포함한다. 나노구조체는 본질적으로 예를 들면 원하는 용도에 따라 선택된 임의의 원하는 물질을 포함할 수 있다. 예를 들면, 나노구조체는 도전성 물질, 비도전성 물질, 반도체 등을 포함할 수 있다. 하나의 양태에서, 배열을 구성하는 나노구조체는 약 4.5 eV 또는 그 이상의 일 함수를 갖는다. 배열들을 구성하는 나노구조체는 전형적으로 예비 형성된다. 즉 나노구조체는 배열에 혼입되기 전에 합성된다. 예를 들면, 하나의 양태에서, 나노구조체는 콜로이드성 나노구조체이다. 한 부류의 실시양태에서, 배열을 구성하는 각각의 나노구조체는 나노구조체의 표면과 결합된 리간드, 예를 들면, 실세스퀴옥산 리간드를 포함한 코팅을 포함한다. 관련된 부류의 실시양태에서, 배열을 구성하는 나노구조체는 SiO2 또는 다른 절연성 쉘(shell)로 싸여진다.
다른 일반적 부류의 실시양태는 나노구조체의 단일층 배열에 의해 점유되고 8100 nm2 이하의 면적을 가진 게이트 영역을 포함한 적어도 하나의 트랜지스터(예를 들면, MOSFET)를 가진 메모리 장치를 제공한다. 게이트 영역은 약 4225 nm2 이하, 약 2025 nm2 이하, 약 1225 nm2 이하, 약 625 nm2 이하, 또는 약 324 nm2 이하의 면적을 선택적으로 갖는다. 게이트 영역은 약 65×65 nm 이하, 약 45×45 nm 이하, 약 35×35 nm 이하, 약 25×25 nm 이하, 또는 약 18×18 nm 이하의 치수를 선택적으로 갖는다.
장치는 본질적으로 임의 갯수의 이러한 트랜지스터를 포함할 수 있다. 예를 들면, 메모리 장치는 2 이상, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 트랜지스터를 포함할 수 있다.
본질적으로 상기 실시양태에 대하여 언급한 모든 특징은 본 실시양태 뿐만 아니라 관련된 실시양태에 적용된다. 예를 들면, 단일층 배열을 포함한 나노구조체는 실질적으로 구형 나노구조체 또는 양자 도트를 선택적으로 포함하고, 약 4.5 eV 또는 그 이상의 일 함수를 가지며, 예비 형성되고(예를 들면, 콜로이드), 및/또는 SiO2 또는 다른 절연성 쉘로 싸여진다. 유사하게, 단일층 배열은 규칙 배열(예를 들면, 육방 밀집된 단일층) 또는 불규칙 배열을 포함할 수 있다. 단일층 배열(규칙 배열 또는 불규칙 배열)은 약 1×1010 나노구조체/㎠ 이상, 약 1×1011 나노구조체/㎠ 이상, 약 1×1012 나노구조체/㎠ 이상, 또는 약 1×1013 나노구조체/㎠ 이상의 밀도를 선택적으로 갖는다.
도 1의 패널 A-C는 코팅된 제1층 상에서의 나노구조체의 단일층 배열의 형성을 개략적으로 도시한 것으로, 여기서 제1층의 불연속 영역은 코팅되어 있다.
도 2의 패널 A-D는 코팅된 제1층 상에서의 나노구조체의 단일층 배열의 형성을 개략적으로 도시한 것으로, 코팅 조성물은 광 활성이고 제1층의 불연속 영역은 광에 노출되어 나노구조체 상의 리간드에 대한조성물의 가교 결합을 개시한다.
도 3a는 예시적인 모노티올 실세스퀴옥산 리간드를 도시한 것이고, 도 3b는 예시적인 트리티올 실세스퀴옥산 리간드를 도시한 것이다. R은 유기 기 또는 수소 원자일 수 있고, 예를 들면, R은 탄화수소기, 알킬기(예를 들면, 탄소 원자가 20개 이하 또는 더 나아가 10개 이하인 고리형 알킬기 또는 단쇄형 알킬기), 아릴기, 알킬아릴기, 알케닐기, 또는 알키닐기일 수 있다. 예를 들면, 일부 실시양태에서, R은 이소부틸기, 메틸기, 헥실기, 또는 사이클로펜틸기이다. 특정 실시양태에서, R은 사이클로헥실기이다.
도 4는 레지스트를 사용하여 단일층을 패턴화하는 것을 포함하는, 나노구조체의 단일층 배열을 포함한 플래시 트랜지스터의 제조를 개략적으로 도시한 것이다.
도 5의 패널 A-D는 본 발명의 장치를 이용하여 나노구조체의 단일층 배열의 형성을 개략적으로 도시한 것이다. 장치의 측면도는 패널 A-C로 개략적으로 도시되어 있다.
도 6의 패널 A-B는 나노구조체 배열을 형성하는 장치의 제조를 개략적으로 도시한 것이다. 장치의 측면도가 도시되어 있다.
도 7의 패널 A-C는 본 발명의 예시적인 장치를 개략적으로 도시한 것으로, 패널 A는 장치의 상면도를 도시한 것이다. 패널 B는 패널 A에 도시된 장치의 횡단면도 및 장치를 이용한 나노구조체의 단일층 배열의 형성의 개략도를 나타낸 것이다. 패널 C는 다른 예시적인 장치의 횡단면도를 나타낸 것이다.
도면들은 일정한 척도로 반드시 도시할 필요는 없다.
정의
별도로 정의하지 않는 한, 본 명세서에 사용되는 모든 기술적 및 과학적 용어는 본 발명이 관련되는 기술 분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 것과 동일한 의미를 갖는다. 하기의 정의는 이 기술 분야에서의 정의를 보충한 것으로, 본 출원에 관한 것이고, 임의의 공동 소유의 특허 또는 출원에 대한 임의의 관련되거나 비관련된 경우에 귀속되는 것은 아니다. 비록 본 명세서에 설명된 것과 유사하거나 등가인 방법 및 물질 어느 것이든지 본 발명을 테스트하는 실시에 사용될 수 있지만, 양호한 물질 및 방법이 본 명세서에 설명되어 있다. 따라서, 본 명세서에 설명된 용어들은 단지 구체적인 실시양태를 설명하기 위한 것일 뿐 제한하고자 하는 것은 아니다.
본 명세서 및 청구의 범위에서 사용되고 있는 바와 같이, 단수 형태는 그 문장이 달리 명확히 지시하고 있지 않는 한, 복수의 대상물도 포함하는 의미로 사용된다. 따라서, 예컨대 "나노구조체"는 복수의 나노구조체도 포함하는 의미로 사용된다.
용어 "약"은 본 명세서에 사용되고 있는 바와 같이 주어진 크기의 값이 그 값의 +/-10%, 또는 선택적으로 그 값의 +/-5%, 또는 일부 실시양태에서는 그 값의 +/-1% 만큼 변할 수 있다는 것을 나타낸다.
"나노구조체"는 약 500 nm 미만, 예를 들면 약 200 nm 미만, 약 100 nm 미만, 약 50 nm 미만, 또는 약 20 nm 미만의 치수를 갖는 적어도 하나의 영역 또는 특징적 치수를 가진 구조체이다. 전형적으로, 영역 또는 특징적 치수는 구조체의 최소 축을 따른다. 그러한 구조체의 예로는 나노와이어(nanowire), 나노로드(nanorod), 나노튜브, 분지형 나노구조체(branched nanostructure), 나노테트라포드, 트리포드, 바이포드, 나노결정, 나노도트, 양자 도트, 나노입자 등이 있다. 나노구조체는 예를 들면 실질적으로 결정질, 실질적으로 단결정질, 다결정질, 비결정질 또는 이들의 조합일 수 있다. 하나의 양태에서, 각각의 3차원 나노구조체는 약 500 nm 미만, 예를 들면, 약 200 nm 미만, 약 100 nm 미만, 약 50 nm 미만, 또는 약 20 nm 미만의 치수를 가진다.
"종횡비"(aspect ratio)는 나노구조체의 제1축의 길이를 나노구조체의 제2축과 제3축의 길이의 평균으로 나눈 값이고, 여기에서 제2축과 제3축은 그 길이가 서로 가장 근접하게 동일한 2개의 축을 말한다. 예를 들어서 퍼펙트 로드(perfect rod)의 종횡비는 그 장축의 길이를 이 장축에 수직(법선인)인 단면의 직경으로 나눈 값이다.
본 명세서에 사용되고 있는 바와 같이, 나노구조체의 "직경"은 나노구조체의 제1축에 법선인 단면의 직경을 의미하며, 여기에서 제1축은 제2축 및 제3축(제2축과 제3축은 그 길이가 서로 가장 근접하게 동일한 2개의 축임)에 대하여 길이 차가 가장 큰 축이다. 제1축은 반드시 나노구조체, 예컨대 디스크형 나노구조체에 있어서는 나노구조체의 최장 축일 필요는 없고, 단면은 디스크의 짧은 세로축에 법선인 실질적으로 원형 단면일 것이다. 단면이 원형이 아닌 경우, 직경은 그 단면의 장축과 단축의 평균이다. 나노와이어 또는 나노로드와 같이 길거나 높은 종횡비의 나노구조체에 있어서, 직경은 전형적으로 나노와이어 또는 나노로드에 법선인 단면을 가로질러 측정된다. 양자 도트와 같은 구형 나노구조체에 있어서, 직경은 구의 중심을 통하여 한쪽 측면으로부터 나머지 다른 한쪽 측면까지 측정된다.
용어 "결정질" 또는 "실질적으로 결정질"은, 나노구조체에 대하여 사용될 때, 나노구조체가 이 구조체의 하나 이상의 치수를 횡단하는 장범위 질서(long-range ordering)를 나타내는 사실을 의미한다. 당업자라면 용어 "장범위 질서"는, 단결정에 대한 질서가 그 결정의 경계부를 넘어서 연장될 수 없기 때문에, 특정 나노구조체의 절대 크기에 의존한다는 것으로 이해할 것이다. 이 경우, "장범위 질서"는 적어도 나노구조체의 치수의 대부분을 횡단하는 실질적인 질서를 의미할 것이다. 일부 실제의 경우, 나노구조체는 산화물 또는 다른 코팅을 가질 수 있거나, 코어와 하나 이상의 쉘(shell)로 구성될 수 있다. 그러한 실제의 경우, 산화물, 쉘 또는 다른 코팅은 그러한 질서를 나타낼 필요가 없다(예를 들면, 이것은 비결정질, 다결정질 또는 기타의 것일 수 있다). 그러한 실제의 경우, 용어 "결정질", "실질적으로 결정질", "실질적으로 단결정질" 또는 "단결정질"은 나노구조체의 중심 코어를 의미한다(코팅층 또는 쉘을 제외함). 본 명세서에 사용되고 있는 바와 같이 용어 "결정질" 또는 "실질적으로 결정질"은, 그 구조체가 실질적인 장범위 질서(예를 들면, 나노구조체 또는 이것의 코어의 적어도 하나의 축 길이의 약 80% 이상에 걸친 질서)를 나타내는 한, 각종 결함, 적층 결점(stacking fault), 원자 치환 등을 포함하는 구조체를 또한 포함하도록 의도된다. 또한, 코어와 나노구조체의 외측 간, 또는 코어와 인접 쉘 간, 또는 쉘과 제2 인접 쉘 간의 인터페이스는 비결정질 영역을 포함할 수 있고, 더 나아가 비결정질일 수 있다. 이것은 나노구조체가 본 명세서에 정의되어 있는 바와 같이 결정질 또는 실질적으로 결정질로 되는 것을 방해하지 못한다.
나노구조체에 대하여 사용될 때, 용어 "단결정질"은 나노구조체가 실질적으로 결정질이고 실질적으로 단결정을 포함하는 것을 나타낸다. 코어와 하나 이상의 쉘을 포함하는 나노구조체 헤테로구조에 대하여 사용될 때, "단결정질"은 코어가 실질적으로 결정질이고 실질적으로 단결정을 포함하는 것을 나타낸다.
"단결정"은 실질적으로 단결정질인 나노구조체이다. 따라서, 단결정은 약 500 nm 미만, 예를 들면, 약 200 nm 미만, 약 100 nm 미만, 약 50 nm 미만, 또는 약 20 nm 미만의 치수를 가진 적어도 하나의 영역 또는 특징적 치수를 갖는다. 용어 "나노결정"은 각종 결함, 적층 결점, 원자 치환 등을 포함한 실질적으로 단결정질인 나노구조체 뿐만 아니라 상기와 같은 결함, 결점 또는 치환이 없는 실질적으로 단결정질인 나노구조체를 포함하는 것으로 의도된다. 코어 및 하나 이상의 쉘을 포함한 나노결정 헤테로구조의 경우, 나노결정의 코어는 전형적으로 실질적으로 단결정질이지만, 쉘(들)은 그럴 필요가 없다. 하나의 양태에서, 각각의 3차원 나노결정은 약 500 nm 미만, 예를 들면, 약 200 nm 미만, 약 100 nm 미만, 약 50 nm 미만, 또는 약 20 nm 미만의 치수를 가진다. 나노결정의 예로는, 비제한적인 예로서, 실질적으로 구형인 나노결정, 분지형 나노결정, 및 실질적으로 단결정질인 나노와이어, 나노로드, 나노도트, 양자 도트, 나노테트라포트, 트리포드, 바이포드, 및 분지형 테트라포드(예를 들면, 무기 덴드리머)가 있다.
"실질적으로 구형인 나노구조체"는 약 0.8 내지 약 1.2의 종횡비를 가진 나노구조체이다. 예를 들면, "실질적으로 구형인 나노결정"은 약 0.8 내지 약 1.2의 종횡비를 가진 나노결정이다.
"나노구조체 배열"은 나노구조체의 집합군이다. 집합군(assemblage)은 공간적으로 규칙적이거나("규칙 배열") 불규칙("불규칙 배열")일 수 있다. 나노구조체의 "단일층 배열"에서, 나노구조체의 집합군은 단일층을 포함한다.
다양한 추가의 용어들은 본 명세서에 정의되거나 다른 방식으로 특성화되어 있다.
발명의 상세한 설명
하나의 양태에서, 본 발명은 나노구조체 배열, 예를 들면 나노구조체의 규칙적 또는 불규칙적 단일층 배열을 형성하는 방법을 제공한다. 이 배열은 선결정된 위치에 선택적으로 형성되고/형성되거나, 선결정된 치수를 갖는다. 나노구조체 배열을 포함한 장치와 같은, 이 방법과 관련된 장치가 또한 제공된다. 예를 들면, 하나의 양태에서, 본 발명은 작은 나노구조체의 단일층 배열을 포함한 메모리 장치를 제공한다.
화학적 코팅 상의 단일층 형성
나노구조체 배열이 형성되는 표면은 화학적 조성물, 예를 들면, 나노구조체에 대하여 표면 자체보다 더 높은 친화도를 가진 조성물로 코팅될 수 있다. 이러한 코팅은 예를 들면 표면에 대한 나노구조체의 접착을 용이하게 할 수 있고, 따라서 단일층의 형성을 촉진할 수 있다.
따라서, 하나의 일반적 부류의 실시양태는 나노구조체 배열을 형성하는 방법을 제공한다. 이 방법에서는 제1층이 제공되고 나노구조체 결합 기를 포함하는 조성물에 의해 코팅되어 코팅된 제1층을 제공한다. 나노구조체의 개체군이 코팅된 제1층 위에 침착되고, 이로써 나노구조체가 나노구조체 결합 기와 결합하게 된다. 나노구조체 결합 기와 결합되지 않은 임의의 나노구조체가 제거되고, 이로써 나노구조체의 단일층 배열이 코팅된 제1층과 결합된 채로 잔류하게 된다.
제1층은 본질적으로, 예를 들어 나노구조체의 결과적인 단일층 배열이 적용되는 용도를 기초로 하여, 선택된 임의의 원하는 물질(예를 들면, 도전성 물질, 비도전성 물질, 반도체 등)을 포함할 수 있다. 제1층은 기판 상에 선택적으로 배치되고, 이것은 예를 들면 나노구조체 배열의 원하는 용도에 따라, 본질적으로 임의의 원하는 물질을 유사하게 포함할 수 있다. 적당한 기판은, 균일한 기판, 예를 들면 실리콘 또는 다른 반도체 물질, 유리, 석영, 중합체 등과 같은 고체 물질의 웨이퍼; 예를 들면 유리, 석영, 플라스틱, 예컨대 폴리카보네이트, 폴리스티렌 등과 같은 고체 물질의 큰 경질 시트; 예를 들면 폴리올레핀, 폴리아미드 등의 플라스틱 롤과 같은 가요성 기판; 또는 투명 기판을 포함한다. 상기 특징들의 조합을 사용할 수 있다. 기판은 궁극적으로 원하는 장치의 부분인 다른 구성적 또는 구조적 부재를 선택적으로 포함한다. 이러한 부재의 구체적인 예로는 나노와이어 또는 다른 나노척도의 도전성 부재, 광학 및/또는 광전기 부재(예를 들면, 레이저, LED 등), 및 구조적 부재(예를 들면, 마이크로캔틸레버, 피트, 웰, 포스트 등)를 비롯한 전기 접점, 기타 배선 또는 도전 경로와 같은 전기 회로 부재를 들 수 있다.
예를 들어서, 나노구조체의 단일층 배열이 플래시 트랜지스터 또는 메모리 장치에 혼입되는 실시양태에서, 제1층은 산화물(예를 들면, 금속 산화물, 규소 산화물, 하프늄 산화물, 또는 알루미나(Al2O3), 또는 이들 산화물의 조합물), 질화물(예를 들면, Si3N4), 절연성 중합체, 또는 다른 비도전성 물질과 같은 유전체 물질을 포함한다. 이러한 부류의 실시양태에서, 제1층(이것은 이러한 실시양태에서 터널 유전체 층으로서 사용됨)은 얇은 것이 좋고(예를 들면, 약 1 nm 내지 약 10 nm, 예컨대 3 nm 내지 4 nm의 두께를 갖는 것), 반도체를 포함한 기판 위에 배치된다. 기판은 전형적으로 소스 영역, 드레인 영역, 소스 영역과 드레인 영역 사이에서 나노구조체의 단일층 아래에 있는 채널 영역을 포함하고, 방법은 제어 유전체 층을 나노구조체의 단일층 배열에 배치하는 단계와, 게이트 전극을 제어 유전체 층에 배치하는 단계를 포함하며, 이로써 나노구조체 배열이 트랜지스터 내로 혼입된다. 제어 유전체 층은 유전체 물질, 예를 들면, 산화물(예컨대, 금속 산화물, SiO2, Al2O3, 또는 이들 산화물의 조합물), 절연 중합체, 또는 다른 비도전성 물질을 포함한다.
상기 방법은 동일 기판 상에 복수의 나노구조체 배열을 형성하기 위해 사용될 수 있다. 따라서, 한 부류의 실시양태에서, 제1층의 2개 이상의 불연속 영역이 조성물로 코팅된다. 각 영역은 제1층의 선결정된 위치를 점유한다(이것은 예를 들면 제1층이 배치되는 기판 상의 선결정된 위치에 상응할 수 있다). 따라서, 나노구조체의 2개 이상의 불연속 단일층 배열은, 나노구조체의 개체군이 제1층의 코팅된 영역 위에 침착되고 나노구조체 결합 기와 결합되지 않은 임의의 나노구조체이 제거된 후에, 코팅 제1층과 결합된 채로 잔류하게 된다. 본질적으로 임의 수의 나노구조체 배열이 이러한 방식으로 생성될 수 있다. 예를 들면, 제1층의 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 불연속 영역이 조성물로 코팅될 수 있고, 이로써 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 불연속 단일층 나노구조체 배열이 제1층의 선결정된 위치에 형성된다.
영역들은 본질적으로 임의의 소망하는 크기로 될 수 있다. 예를 들면, 각 영역(및 이로써 결과적인 나노구조체의 단일층 배열 각각)은 약 104 ㎛2 이하, 약 103 ㎛2 이하, 약 102 ㎛2 이하, 약 10 ㎛2 이하, 약 1 ㎛2 이하, 약 105 nm2 이하, 약 104 nm2 이하, 약 4225 nm2 이하, 약 2025 nm2 이하, 약 1225 nm2 이하, 약 625 nm2 이하, 또는 약 324 nm2 이하의 면적을 가질 수 있다. 결과적인 배열 각각은, 만일 필요하다면, 트랜지스터 또는 다른 장치 내에 혼입될 수 있다는 것은 명백하다.
제1층의 불연속 영역을 코팅하는 데 유용한 기술은 이 기술 분야에서 공지되어 있다. 예를 들면, 제1층은 레지스트(예를 들면, 포토레지스트)로 코팅될 수 있는데, 이 코팅은 제1층의 원하는 영역을 벗겨내도록(uncover) 원하는 패턴으로 노출 및 현상되고, 그 다음에 조성물로 코팅된다. 다른 예로서, 제1층은 조성물로 코팅되고 그 다음에 원하는 패턴의 역으로 노출 및 현상되는 레지스트로 코팅될 수 있다. 레지스트로 보호되지 않는 조성물이 제거되고, 나머지 레지스트가 원하는 영역에 조성물을 잔류시키기 위하여 제거된다. 또다른 예로서, 조성물은 제1층의 원하는 영역에 단순 인쇄될 수 있다. 다른 부류의 실시양태에서는, 단일층을 형성하고, 그 다음에, 예를 들면, 후술한 "레지스트를 이용한 단일층 패턴화"라는 제목의 섹션에서 설명되어 있는 바와 같은 레지스트를 이용하여 패턴화한다.
전술한 바와 같이, 제1층을 코팅하기 위해 사용된 조성물은 나노구조체 결합 기(예를 들면, 나노구조체의 표면 및/또는 나노구조체의 표면을 코팅하는 리간드와 공유 또는 비공유 상호작용할 수 있는 화학적 기)를 포함한다. 수 많은 적당한 기들이 이 기술 분야에 공지되어 있고, 본 발명의 실시를 위하여 채택될 수 있다. 예시적인 나노구조체 결합 기로는, 티올, 아민, 알콜, 포스포닐, 카르복실, 보로닐, 플루오린 또는 기타 비탄소 헤테로 원자, 포스피닐, 알킬, 아릴 및 유사 기를 들 수 있지만, 이에 국한되는 것은 아니다.
한 부류의 실시양태에서, 조성물은 실란을 포함한다. 예를 들면, 실란은 유기실란, 예컨대, 트리클로로실란, 트리메톡시실란 또는 트리에톡시실란일 수 있다. 다른 예로서, 실란은 식 [X3Si-스페이서-나노구조체 결합 기(들)]을 갖는 구조를 포함할 수 있는데, 여기에서 X는 Cl, OR, 알킬, 아릴, 기타 탄화수소, 헤테로 원자, 또는 이들 기의 조합물이고, 스페이서는 알킬, 아릴 및/또는 헤테로 원자 조합물이다. 실란은 예컨대 제1층 위에서 단일층 코팅을 형성하는 규소 산화물 제1층의 표면에서 자유 히드록실기와 반응할 수 있다.
하나의 양태에서, 나노구조체 결합 기는 나노구조체의 표면과 상호작용한다. 하나의 예시적인 부류의 실시양태에서, 나노구조체 결합 기는 티올기를 포함한다. 따라서, 코팅된 제1층은 티올 화합물을 포함한 자기 조립 단일층을 포함할 수 있다. 조성물은 예를 들면 메르캅토알킬트리클로로실란, 메르캅토알킬트리메톡시실란, 또는 메르캅토알킬트리에톡시실란을 포함할 수 있고, 여기에서, 예컨대 알킬기는 3-8개의 탄소를 포함한다(예를 들면, 12-메르캅토도데실트리메톡시실란). 조성물은 선택적으로 2개 이상의 다른 화합물의 혼합물을 포함한다. 예를 들면, 조성물은 장쇄 메르캅토실란(예를 들면, 메르캅토알킬트리클로로실란, 메르캅토알킬트리메톡시실란, 또는 메르캅토알킬트리에톡시실란, 여기에서 알킬기는 3-8개의 탄소를 포함함)과 단쇄 메르캅토실란(예를 들면, 메르캅토알킬트리클로로실란, 메르캅토알킬트리메톡시실란, 또는 메르캅토알킬트리에톡시실란, 여기에서 알킬기는 8개 이하의 탄소를 포함함)과의 혼합물을 포함할 수 있고, 여기에서 장쇄 메르캅토실란의 알킬기는 단쇄 메르캅토실란의 알킬기에 비하여 적어도 하나의 탄소를 더 포함한다. 이 예에서, 장쇄 메르캅토실란과 단쇄 메르캅토실란의 비율은 나노구조체에 나타나는 표면을 테일러링하도록 다양하게 수 있다. 예를 들면, 장쇄 메르캅토실란과 단쇄 메르캅토실란은 장쇄 메르캅토실란 대 단쇄 메르캅토실란의 몰비가 약 1:10 내지 약 1:10,000(예를 들면, 약 1:100 또는 1:1000의 몰비)가 되도록 나타날 수 있다. 다른 예로서, 조성물은 나노구조체 결합 기를 포함할 필요가 없는 장쇄 메르캅토실란과 단쇄 메르캅토실란(예를 들면, 알킬트리클로로실란, 알킬트리메톡시실란, 또는 알킬트리에톡시실란, 여기에서, 알킬기는 8개 이하의 탄소를 포함함)의 혼합물을 포함할 수 있다.
나노구조체는 계면활성제 또는 다른 표면 리간드와 선택적으로 결합된다. 한 부류의 실시양태에서, 각각의 나노구조체는 나노구조체의 표면과 결합된 리간드, 예를 들면, Whiteford 등이 2004년 11월 30일 출원한 "나노결정의 침착 후 캡슐화: 그 나노결정을 혼입하고 있는 조성물, 장치 및 시스템"이라는 명칭의 미국 특허 출원 60/632,570호에서 설명된 것 또는 도 3에 도시된 것과 같은 실세스퀴옥산 리간드를 포함한 코팅을 포함한다. 리간드는 배열 내에서 인접 나노구조체들 사이의 스페이스를 선택적으로 제어한다. 나노구조체 결합 기는 리간드를 치환시킬 수 있고/있거나, 인접 리간드 분자들 간에 삽입되어 나노구조체의 표면에 도달할 수 있다.
예시적인 실시양태는 도 1에 개략적으로 도시되어 있다. 이 예에서, 제1층(103)(예를 들면, SiO2 층)은 기판(120)(예를 들면, 실리콘 기판) 상에 배치된다. 도시된 제1층은 기판을 가로질러 연속적으로 분포되어 있지만, 제1층은 그 대신에 기판 상의 복수의 불연속 영역에 선택적으로 분포될 수 있다는 것은 명백하다. 제1층은 나노구조체 결합 기(105)(예를 들면, 티올기)를 포함한 조성물(104)(예를 들면, 장쇄 메르캅토실란과 단쇄 메르캅토실란의 혼합물)로 코팅되어, 불연속 영역(119)에서 코팅된 제1층(102)을 형성한다. 리간드(111)(예를 들면, 실세스퀴옥산 리간드)로 코팅된 나노구조체(110)의 개체군(예를 들면, Pd 양자 도트)은 예를 들면 스핀 코팅(패널 A)에 의해 코팅된 제1층 상에 배치된다. 나노구조체는 나노구조체를 코팅하는 리간드 중에 삽입되는 나노구조체 결합 기와 결합되고, 제1층 상에서 약간 더 많은 단일층을 형성한다(패널 B). 나노구조체 결합 기와 결합되지 않은 임의의 나노구조체는 (예를 들면, 용매로 세척함으로써) 제거되어 코팅된 제1층과 결합된 나노구조체의 단일층 배열(109)을 잔류시키게 된다(패널 C).
나노구조체 표면과 상호작용하기 위해 나노구조체 상의 리간드를 치환시키거나 리간드를 삽입하는 대신에(또는 이외에), 나노구조체 결합 기는 리간드와 상호작용할 수 있다. 따라서, 하나의 양태에서, 각각의 나노구조체는 나노구조체의 표면과 결합된 리간드를 포함하는 코팅을 포함하고, 나노구조체 결합 기는 리간드와 상호작용한다. 일부 실시양태에서, 리간드는 실세스퀴옥산을 포함한다. 예시적인 리간드로는, 미국 특허 출원 60/632,570(supra)에 개시된 것 또는 도 3에 도시된 것을 들 수 있지만, 이에 국한되는 것은 아니다..
리간드와 나노구조체 결합 기 간의 상호작용은 공유 또는 비공유 결합일 수 있다. 따라서, 한 부류의 실시양태에서, 상호작용은 비공유 결합이다. 조성물은 예를 들면 3-아미노프로필트리에톡시실란(APTES), 도데실트리클로로실란, 옥타데실트리클로로실란, 도데실트리에톡시실란, 옥타데실트리에톡시실란, 또는 다수의 유사한 화합물 중 임의의 것을 포함할 수 있다. 전술한 바와 같이, 실란은 예를 들면 SiO2 제1층의 표면상에서 자유 히드록실기와 결합될 수 있다. 도데실 및 옥타데실 기는 소수성 표면, 예를 들면 나노구조체 상의 소수성 리간드와 상호작용하기 위한 소수성 표면을 제공하고, 한편 APTES는 극성 표면, 예를 들면 APTES 아미노기와 수소 결합할 수 있는 리간드와 상호작용하기 위한 극성 표면을 제공한다.
다른 부류의 실시양태에서, 나노구조체 결합 기는 리간드와 공유 결합을 형성한다. 조성물은 리간드와 나노구조체 결합 기 간의 공유 결합이 광에 노출되는 경우에만 형성되는 것과 같이 선택적으로 광 활성을 갖는다. 이러한 실시양태에서, 방법은 코팅된 제1층 상에서 선결정된 위치를 각각 점유하는 코팅된 제1층의 하나 이상의 불연속 영역을 광에 노출시키는 단계를 포함한다.
본질적으로 임의 갯수의 나노구조체 배열이 이러한 방식으로 생성될 수 있다. 예를 들면, 코팅된 제1층의 2 이상, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 불연속 영역이 광에 노출되어 제1층의 선결정된 위치(및 이어서 제1층이 배치되는 임의 기판상의 선결정된 위치)에서 유사 갯수의 불연속 나노구조체 단일층 배열을 형성한다. 유사하게, 영역들은 본질적으로 임의의 원하는 크기로 할 수 있다. 예를 들면, 각 영역(및 따라서 결과적인 나노구조체의 단일층 배열 각각)은 약 104 ㎛2 이하, 약 103 ㎛2 이하, 약 102 ㎛2 이하, 약 10 ㎛2 이하, 약 1 ㎛2 이하, 약 105 nm2 이하, 약 104 nm2 이하, 약 4225 nm2 이하, 약 2025 nm2 이하, 약 1225 nm2 이하, 약 625 nm2 이하, 또는 약 324 nm2 이하의 면적을 가질 수 있다. 결과적인 배열 각각은, 만일 필요하다면, 트랜지스터 또는 다른 장치 내로 혼입될 수 있다는 것은 명백하다. 따라서, 광 활성 조성물을 사용함으로써 단일층 나노구조체 배열(들)의 원하는 수, 크기 및/또는 형상이 생성될 수 있게 하는 편리한 패턴화 수단이 제공된다.
다수의 광 활성 화합물이 당업계에 알려져 있고 본 발명의 실시를 위해 채택될 수 있다. 예를 들면, 조성물은 광 활성화되었을 때, 예컨대 나노구조체의 표면과 결합된 코팅을 포함하는 실세스퀴옥산과 공유 결합을 형성할 수 있는 페닐 아지드기를 포함할 수 있다. 예시적인 광 활성 조성물은, 아릴 아지드기(예를 들면, 페닐 아지드기, 히드록시페닐 아지드기, 또는 니트로페닐 아지드기), 소라렌(psoralen) 또는 디엔을 포함한 화합물을 포함하지만, 이에 국한되는 것은 아니다.
조성물은 하나 이상의 단계에서 코팅을 형성하는 데 적용될 수 있다. 예를 들면, 특정한 실시양태에서, 제1층을 조성물로 코팅하는 단계는 제1층을 제1 화합물로 코팅하는 단계, 그 다음에 제1층을 제1 화합물과 상호작용하고 나노구조체 결합 기를 포함한 제2 화합물로 코팅하는 단계를 수반한다. 예를 들면, 제1층(예컨대 SiO2 제1층)은 제1 화합물로서의 3-아미노프로필트리에톡시실란(APTES) 및 그 다음에 제2 화합물로서의 N-5-아지도-2-니트로벤조일옥시숙신이미드(ANB-NOS)로 코팅될 수 있다. (ANB-NOS는 APTES 아미노기와 반응하는 아민 반응성 N-히드록시숙신이미드 에스테르기 및 예컨대 320-350 nm에서 광분해될 수 있는 니트로페닐 아지드기를 갖는다.)
예시적인 실시양태는 도 2에 개략적으로 도시되어 있다. 이 예에서, 제1층(203)(예를 들면, SiO2 층)은 기판(220)(예를 들면, 실리콘 기판) 상에 배치된다. 제1층은 광 활성 나노구조체 결합 기(205)(예를 들면, 페닐 아지드기)를 포함하는 조성물(204)(예를 들면, APTES 및 ANB-NOS)로 코팅되어 코팅된 제1층(202)을 형성한다(패널 A). 리간드(211)(예를 들면, 실세스퀴옥산 리간드)로 코팅된 나노구조체의 개체군(210)(예를 들면, Pd 양자 도트)은 예컨대 스핀 코팅에 의해 코팅 제1층 위에 침착되어 약간 더 많은 단일층을 형성한다(패널 B). 코팅된 제1층의 불연속 영역(219)은 광(230)에 노출되고, 한편 코팅된 제1층의 나머지는 마스크(231)에 의해 광에 대한 노출이 방지된다(패널 C). 나노구조체 결합 기에 공유 결합되지 않는 나노구조체는 (예를 들면, 헥산 등의 용매로 세척함으로써) 제거되어 코팅된 제1층과 결합된 나노구조체의 단일층 배열(209)을 남긴다(패널 D).
한 부류의 실시양태에서, 나노구조체의 개체군은 코팅된 제1층 상의 하나 이상의 용매에 분산된 나노구조체를 포함한 용매를 침착함으로써 코팅된 제1층 상에 침착된다. 나노구조체의 용액은 본질적으로 임의의 편리한 기술, 예컨대 스핀 코팅, 딥 코팅, 담그기(soaking), 스프레이, 또는 유사한 기술에 의해 침착될 수 있다. 용매는, 필요한 것은 아니지만, 예컨대 증발에 의해 침착된 나노구조체로부터 부분적으로 또는 완전하게 제거될 수 있다. 나노구조체 결합 기와 결합되지 않은 임의의 나노구조체는 예컨대 하나 이상의 용매로 세척함으로써 편리하게 제거될 수 있다.
하나의 양태에서, 상기 방법에 의해 형성된 나노구조체의 단일층 배열(또는 복수 배열의 각각)은 규칙 배열, 예를 들면, 실질적으로 구형 나노결정을 포함한 육방 밀집된 단일층 배열 또는 입방체 나노결정을 포함한 정방형 배열을 갖는다. 그러나, 많은 응용에서, 규칙 배열은 요구되지 않는다. 예를 들면, 메모리 장치에 사용하기 위한 배열에서, 나노구조체는, 이들이 불규칙 배열에서 충분한 밀도를 달성하는 한, 배열 내에서 규칙적으로 될 필요는 없다. 따라서, 다른 양태에서, 나노구조체의 단일층 배열은 불규칙 배열을 포함한다.
한 부류의 실시양태에서, 배열(또는 방법에 의해 생성된 다중 배열 각각)은 고밀도의 나노구조체를 갖는다. 예를 들면, 나노구조체의 단일층 배열은 약 1×1010 나노구조체/㎠ 이상, 약 1×1011 나노구조체/㎠ 이상, 약 1×1012 나노구조체/㎠ 이상, 또는 심지어는 약 1×1013 나노구조체/㎠ 이상의 밀도를 선택적으로 갖는다.
한 부류의 실시양태에서, 나노구조체는 실질적으로 구형 나노구조체 또는 양자 도트를 포함한다. 나노구조체는 본질적으로, 예를 들면 나노구조체의 결과적인 단일층 배열이 적용되는 용도에 기초하여, 선택된 임의의 원하는 물질을 포함할 수 있다. 예를 들면, 나노구조체는 도전성 물질, 비도전성 물질, 반도체 등을 포함할 수 있다. 하나의 양태에서, 나노구조체는 약 4.5 eV 또는 그 이상의 일 함수를 갖는다. 이러한 나노구조체는 예를 들면 메모리 장치의 제조에 유용하고, 이 때, 나노구조체의 일 함수가 충분히 높지 않으면, 나노구조체에 저장된 전자들은 터널 유전체 층을 횡단하여 역으로 이동하는 경향이 있어서 결국 메모리 손실을 가져온다. 따라서, 나노구조체(예를 들면, 실질적으로 구형 나노구조체 또는 양자 도트)는 팔라듐(Pd), 이리듐(Ir), 니켈(Ni), 백금(Pt), 금(Au), 루테늄(Ru), 코발트(Co), 텅스텐(W), 텔루륨(Te), 철-백금 합금(FePt) 등과 같은 물질을 선택적으로 포함한다. 나노구조체는 하기 "나노구조체"로 칭하는 섹션에서 더 자세히 설명된다.
상기 방법에 의해 생성된 장치 또는 그 방법을 실시하는데 유용한 장치도 또한 본 발명의 특징이다. 따라서, 다른 일반적인 부류의 실시양태는 코팅된 제1층 및 이 코팅된 제1층 위에 배치된 나노구조체의 단일층 배열을 포함하는 장치를 제공한다. 코팅된 제1층은 나노구조체 결합 기를 포함한 조성물로 코팅된 제1층을 포함하고, 나노구조체는 나노구조체 결합 기와 결합된다.
본질적으로, 상기 방법과 관련하여 언급한 모든 특징은 예를 들면 제1층의 조성물, 기판, 제1층을 코팅하기 위해 사용된 조성물, 나노구조체 결합 기 및 나노구조체에 대한 이 실시양태 뿐만 아니라 관련된 실시양태에 적용된다. 나노구조체의 단일층 배열은 규칙 배열 또는 불규칙 배열을 포함할 수 있고, 코팅된 제1층은 선결정된 위치를 각각 점유하는 2개 이상의 불연속 영역을 선택적으로 포함한다는 것에 주목한다(이로써 장치는 코팅된 제1층 위에 배치된 나노구조체의 2개 이상의 단일층 배열을 선택적으로 포함한다). 장치는 플래시 트랜지스터(부유 게이트 메모리 MOSFET) 또는 메모리 장치를 선택적으로 포함한다는 것에 또한 주목한다. 따라서, 특정 실시양태에서, 제1층은 산화물(예를 들면, 금속 산화물, 규소 산화물, 하프늄 산화물 또는 알루미나(Al2O3)), 질화물, 절연 중합체 또는 다른 비도전성 물질과 같은 유전체 물질을 포함한다. 이 부류의 실시양태에서, 제1층(터널 유전체 층으로 사용됨)은 얇은 것(예를 들면, 약 1 nm 내지 약 10 nm, 예를 들면 3 nm 내지 4 nm의 두께를 갖는 것)이 좋고, 반도체를 포함하는 기판(예를 들면, Si 기판) 상에 배치된다. 기판은 전형적으로 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이에서 나노구조체의 단일층 배열 아래에 있는 채널 영역을 포함한다. 제어 유전체 층은 나노구조체의 단일층 배열 위에 배치되고, 게이트 전극은 제어 유전체 층 위에 배치된다. 제어 유전체 층은 유전체 물질, 예를 들면 산화물(예를 들면, 금속 산화물, SiO2 또는 Al2O3), 절연 중합체 또는 다른 비도전성 물질을 포함한다. 전극은 본질적으로 임의의 적당한 물질(들)을 포함할 수 있다. 예를 들어, 게이트 전극은 폴리실리콘, 금속 규화물(예를 들면, 니켈 규화물 또는 텅스텐 규화물), 루테늄, 루테늄 산화물 또는 Cr/Au를 포함할 수 있다. 유사하게, 소스 및 드레인 전극은 구리 또는 알루미늄과 같은 다른 금속에 접속되는, 금속 규화물(예를 들면, 니켈 규화물 또는 텅스텐 규화물) 또는 임의의 각종 장벽 금속 또는 TiN과 같은 금속 질화물을 선택적으로 포함한다.
예시적인 실시양태는 도 1의 패널 C에 개략적으로 도시되어 있다. 이 예에서, 장치(101)는 코팅된 제1층(102), 및 코팅된 제1층(102)의 불연속 영역(119)에 배치된 나노구조체(110)의 단일층 배열(109)을 포함한다. 코팅된 제1층(102)은 나노구조체 결합 기(105)를 포함한 조성물(104)로 코팅된 제1층(103)을 포함한다. 제1층은 기판(120) 위에 배치된다.
관련된 예시적인 실시양태는 도 2의 패널 D에 개략적으로 도시되어 있다. 이 예에서, 장치(201)는 코팅된 제1층(202), 및 코팅된 제1층의 불연속 영역(219)에 배치된 나노구조체(210)의 단일층 배열(209)을 포함한다. 코팅된 제1층(202)은 나노구조체 결합 기(205)를 포함한 조성물(204)로 코팅된 제1층(203)을 포함한다. 제1층은 기판(220) 위에 배치된다. 이 실시양태에서, 나노구조체 결합 기(205)는 나노구조체의 리간드(211)에 공유 결합된다.
레지스트를 이용한 단일층의 패턴화
전술한 방법은 결과적인 단일층 나노구조체 배열의 크기, 형상 및/또는 위치를 선결정할 수 있다. 레지스트, 예컨대 포토레지스트를 사용하면, 그러한 단일층 배열의 패턴화도 촉진할 수 있다.
하나의 일반적 부류의 실시양태는 나노구조체 단일층의 패턴화 방법을 제공한다. 이 방법에서, 제1층 위에 배치된 나노구조체의 단일층이 제공된다. 레지스트는 나노구조체의 단일층 위에 배치되어 레지스트 층을 제공하고, 레지스트 층상의 선결정된 패턴은 (예를 들면, 광, 전자빔, x 선 등에) 노출되어 레지스트 층의 적어도 제1 영역에 노출 레지스트를 제공하고 레지스트 층의 적어도 제2 영역에 비노출 레지스트를 제공한다. 만일 포지티브 레지스트를 이용하면, 노출 레지스트와 그 하부의 나노구조체가 제거되고, 그 다음에 비노출 레지스트가 그 하부의 나노구조체를 제1층으로부터 제거하는 일 없이 제거된다. 반면에, 만일 네가티브 레지스트를 이용하면, 비노출 레지스트와 그 하부의 나노구조체가 제거되고, 그 다음에 노출 레지스트가 그 하부의 나노구조체를 제거하는 일 없이 제거된다. 포지티브 레지스트를 사용하든 네가티브 레지스트를 사용하든, 제1 영역에 의해 한정된 적어도 하나의 나노구조체 단일층 배열이 제1층 상에 잔류하게 된다. 포지티브 레지스트를 사용하면, 배열의 위치가 제2 영역의 위치(즉, 제1 영역의 반대)에 대응하고, 한편 네가티브 레지스트를 사용하면, 배열의 위치가 제1 영역의 위치에 대응한다는 것이 명백하다. 따라서, 나노구조체 단일층 배열의 경계부는 제1 영역의 경계부에 의해 한정된다.
나노구조체의 단일층은 임의의 편리한 기술에 의해 생성될 수 있다. 예를 들어서, 제1층은 나노구조체의 용액으로 스핀 코팅되고, 이어서 제1층과 접촉하지 않는 임의의 나노구조체가 예컨대 세척에 의해 제거될 수 있다. 단일층은 예를 들면 제1층을 담그거나 또는 딥 코팅함으로써 또는 상업적으로 이용가능한 랭뮤어-블로젯(Langmuir-Blodgett) 장치를 이용함으로써 또한 형성될 수 있다.
제1층은 예를 들면 제1층에 대한 나노구조체의 접착력을 증가시키기 위해서 전술한 것과 같은 나노구조체 결합 기를 가진 코팅을 포함할 수 있지만, 필요한 것은 아니다. 유사하게, 나노구조체는 전술한 것과 같은 리간드를 선택적으로 포함한다.
레지스트는 나노구조체의 단일층에 직접 배치될 수 있다(예를 들면, 스핀 코팅 또는 공지된 다른 기술에 의해). 대안적으로, 하나 이상의 추가적인 층이 레지스트와 단일층 사이에 배치될 수 있다. 예를 들면, 한 부류의 실시양태에서, 유전체 층이 나노구조체의 단일층에 배치되고 레지스트가 유전체 층에 배치된다.
상기 방법은 본질적으로 임의 갯수의 단일층 배열을 생성하기 위해서 사용될 수 있다. 예를 들면, 포지티브 레지스트를 사용할 때, 비노출 레지스트는 레지스트 층의 2 이상, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 불연속 제2 영역에 제공되어 2 이상, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 불연속 나노구조체 단일층 배열이 제1층상에 잔류하게 할 수 있다. 유사하게, 네가티브 레지스트를 사용할 때, 노출 레지스트는 레지스트 층의 2 이상, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 불연속 제1 영역에 제공되어 유사 갯수의 불연속 나노구조체 단일층 배열이 제1층상에 잔류하게 할 수 있다.
본질적으로 상기 방법에 대하여 언급한 모든 특징은 예를 들면 제1층의 조성물, 기판상에서 제1층의 배치, 기판의 조성물, 배열(들)의 트랜지스터(들) 내로의 혼입, 나노구조체 형상 및 조성물, 배열(들)의 크기 및 밀도 등에 대한 이 실시양태 뿐만 아니라 관련 실시양태에 적용된다. 단일층 배열(또는 다중 배열의 각각)은 규칙 배열 또는 불규칙 배열을 포함할 수 있다.
예시적인 실시양태는 도 4에 개략적으로 도시되어 있다. 이 예에서, 제1층(420)(예를 들면, 3-4 nm 두께의 SiO2 층 또는 다른 산화물, 질화물 또는 기타 비도전성 물질)은 기판(421)(예를 들면, Si 또는 다른 반도체 기판) 상에 배치된다. 단계 401에서, 나노구조체(예를 들면, Pd 양자 도트)의 단일층(422)이 제1층 위에 배치된다. 단계 402에서, 제어 유전체 층(423)(예를 들면, SiO2 또는 Al2O3 등의 산화물, 절연 중합체, 또는 다른 비도전성 물질)이 단일층 위에 배치된다. (예를 들면, Al2O3 층은 원자층 침착에 의해 배치될 수 있고, SiO2 층은 화학 기상 침착에 의해 배치될 수 있다.) 제어 유전체 층은 단계 403에서 포지티브 레지스트로 코팅되고, 단계 404에서 마스크 처리 및 노출되며, 단계 405에서 현상되어 노출 레지스트를 제거하게 된다. 단계 406-408에서, 채널 영역(437)으로 분리되는 소스 영역(430)과 드레인 영역(431)이 이온 주입(단계 406), 비노출 레지스트 스트립핑 처리(단계 407) 및 활성화(단계 408)에 의해 기판(421) 내에 생성된다. 제어 유전체 층은 단계 409에서 레지스트 층(432)을 형성하기 위해 포지티브 레지스트(예를 들면, 폴리메틸 메타크릴레이트(PMMA))로 다시 코팅된다. 포토리쏘그래피 단계 410에서, 제1 영역(433)의 레지스트가 노출되고(예를 들면, 전자빔 또는 딥 UV에 의해), 한편 제2 영역(434)의 레지스트는 마스크(435)에 의해 보호되어 비노출 상태로 잔류하게 된다. 노출 레지스트는 단계 411에서 제거되고(예를 들면, 유기 용매로 현상됨), 그 다음에 제1 영역(433)의 노출 레지스트 아래에 있는 제어 유전체 층과 제1층과 나노구조체의 부분이 단계 412에서 제거되어(예를 들면, 플루오르화수소산에 담금으로써) 나노구조체의 단일층 배열(445)이 잔류하게 된다. 배열(445)의 경계부는 제2 영역(434)의 경계부와 대응하고, 따라서 제1 영역(433)의 경계부에 의해 한정된다. 단계 413에서, 금속층은 소스 전극(440)과 드레인 전극(441)을 형성하도록 침착된다. 단계 414에서, 비노출 레지스트는 제어 유전체 층 또는 그 하부의 나노구조체를 방해하는 일 없이 제거된다(예를 들면, 비노출 레지스트를 하나 이상의 용매, 예컨대 아세톤과 접촉시킴으로써). 게이트 전극(442)(예를 들면, Cr/Au 또는 폴리실리콘, 금속 규화물(예를 들면, 니켈 규화물 또는 텅스텐 규화물), 루테늄 또는 루테늄 산화물(이에 국한되는 것은 아님)을 비롯한 다른 적당한 물질)은 단계 415에서 제어 유전체 층 위에 배치되어 트랜지스터(450)를 생성한다.
다른 일반적 부류의 실시양태는 나노구조체 단일층을 패턴화하는 방법을 또한 제공한다. 이 방법에서, 위에 레지스트 층이 배치된 제1층이 제공된다. 레지스트는 레지스트 층의 적어도 제1 영역에 잔류하도록 허용되고, 한편 레지스트는 레지스트 층의 적어도 제2 영역으로부터 제거된다. 나노구조체의 개체군은 레지스트 층 및 제1층 위에 배치되고, 나노구조체는 제1층의 레지스트 및 제2 영역의 제1층과 접촉한다. 레지스트와 그 상부의 나노구조체는 제1 영역으로부터 제거되고, 제1층과 접촉하지 않는 임의의 나노구조체는 제2 영역으로부터 제거되는데, 이로써 제1층 위에 잔류하는 적어도 하나의 나노구조체 단일층 배열이 잔류하게 된다. 배열의 위치, 크기, 형상 등은 제2 영역의 것들과 대응하고, 형성된 배열의 수는 제2 영역의 수와 같다는 것은 명백하다.
레지스트는 당업계에 공지된 포토리쏘그래피 기술에 따라 배치, 노출 및 제거될 수 있다. 제1 영역으로부터 레지스트 및 그 상부의 나노구조체를 제거하고 제1층(예를 들면, 제2 영역에서)과 접촉하지 않는 모든 나노구조체를 제거하는 것은 예컨대 적어도 제1 용매로 세척함으로써 동시에 선택적으로 달성된다.
본질적으로 상기 방법에 대하여 언급한 모든 특징은 예를 들면 제1층의 조성물, 제1층의 코팅, 기판상에서 제1층의 배치, 기판의 조성물, 배열(들)의 트랜지스터(들)내로의 혼입, 나노구조체 형상 및 조성물, 나노구조체 리간드, 배열(들)의 크기 및 밀도 등에 대한 이 실시양태 뿐만 아니라 관련 실시양태 적용된다. 단일층 배열(또는 다중 배열 각각)은 규칙 배열 또는 불규칙 배열을 포함할 수 있다.
전술한 바와 같이, 본 발명의 방법에 의해 생성된 장치 또는 상기 방법을 실시하는데 유용한 장치는 또한 본 발명의 특징이다. 따라서, 다른 일반적 부류의 실시양태는 제1층, 제1층 위에 배치된 나노구조체의 단일층 배열 및 제1층 위에 배치된 레지스트를 포함한 장치를 제공한다. 한 부류의 실시양태에서, 레지스트는 나노구조체의 단일층 배열 위에 배치된 레지스트 층을 포함한다. 예로서, 도 4의 장치(460)를 참조한다. 다른 부류의 실시양태에서, 레지스트는 제1층의 제1 영역을 점유하고, 나노구조체의 단일층 배열은 제1층의 제1 영역에 인접한 제2 영역을 점유한다.
본질적으로, 상기 방법에 대하여 언급한 모든 특징은 예를 들면 제1층의 조성물, 제1층의 코팅, 기판상에서 제1층의 배치, 기판의 조성물, 배열(들)의 트랜지스터(들) 내로의 혼입, 나노구조체 형상 및 조성물, 나노구조체 리간드, 배열(들)의 크기 및 밀도 등에 대한 이 실시양태 뿐만 아니라 관련 실시양태에 적용된다. 단일층 배열(또는 다중 배열 각각)은 규칙 배열 또는 불규칙 배열을 포함할 수 있다.
단일층 형성용 장치
본 발명의 하나의 양태는 나노구조체 배열을 형성하기 위한 장치 및 이 장치를 사용하는 방법을 제공한다. 따라서, 하나의 일반적 부류의 실시양태는 제1층, 제2층, 제1층과 제2층 사이의 공동, 하나 이상의 스페이서 및 하나 이상의 개공(aperture)을 포함한 장치를 제공한다. 하나 이상의 스페이서는 제1층과 제2층 사이에 위치되어 제1층과 제2층 사이에 소정의 거리를 유지한다. 하나 이상의 개공은 공동을 외부 대기와 연결시킨다. 공동은 나노구조체의 개체군에 의해 점유된다.
하기에서 더 자세히 설명하는 바와 같이, 장치는 나노구조체 배열을 형성하기 위해 사용될 수 있다. 간단히 말하면, 나노구조체의 용액은 공동 내로 유입되고, 용매는 공동으로부터 증발된다. 용매가 증발함에 따라, 나노구조체는 제1층 위에서 배열로 조립된다. 증발 속도는 조절될 수 있고, 나노구조체가 규칙 배열로 조립되도록 저속으로 조절될 수 있다.
따라서, 한 부류의 실시양태에서, 나노구조체는 하나 이상의 용매에 분산되고, 한편 다른 실시양태에서 나노구조체는 실질적으로 용매가 없다. 나노구조체는 제1층 위에 배치된 배열을 선택적으로 포함한다. 배열은 불규칙 배열을 포함할 수 있지만, 특정 실시양태에서는 배열이 규칙 배열을 포함한다. 배열은 바람직하게 단일층, 예를 들면, 육방 밀집된 단일층과 같은 규칙적 단일층을 포함하지만, 선택적으로 하나 이상의 단일층을 포함한다.
제1층과 제2층은 전형적으로 실질적으로 평탄하며 서로 실질적으로 평행하다. 제1층에 적당한 물질로는, 전술한 것들, 예를 들면, 산화물(예를 들면, 규소 산화물, 하프늄 산화물 및 알루미나) 또는 질화물과 같은 유전체 물질을 들 수 있지만, 이에 국한되는 것은 아니다. 제1층은 나노구조체 결합 기를 포함한 조성물을 가진 코팅을 선택적으로 포함한다. 예시적인 코팅 조성물 및 나노구조체 결합 기는 위에 설명되어 있다.
제1층은 기판상에 배치될 수 있다. 예시적인 기판은 위에서 또한 설명되어 있으며, 예를 들어, 나노구조체의 결과적인 배열이 트랜지스터 또는 유사한 장치 내로 혼입되는 경우에는 반도체 기판이 사용될 수 있다. 복수의 장치가 단일 기판상에 배치되어 본질적으로 임의의 원하는 수 및/또는 크기의 나노구조체 배열을 기판상의 선결정된 위치에 동시에 생성하기 위해 사용될 수 있다는 것은 명백하다(예를 들면, 2 이상, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 배열).
제2층 및/또는 스페이서(들)은 본질적으로 임의의 적당한 물질을 포함할 수 있다. 예를 들면, 제2층 및/또는 스페이서(들)은 금속 또는 유전체 물질(예를 들면, 알루미늄, 니켈, 크롬, 몰리브덴, ITO, 질화물 또는 산화물)을 포함할 수 있다.
제1층과 제2층 간의 거리는 나노구조체의 평균 직경보다 더 크다. 상기 거리는 나노구조체의 평균 직경의 약 2배 또는 그 이상으로 할 수 있고, 한편 특정 실시양태에서는 나노구조체의 단일층의 형성을 촉진하기 위해 제1층과 제2층 간의 거리를 나노구조체의 평균 직경의 약 2배 미만으로 한다. 예를 들면, 평균 직경이 약 3-5 nm인 양자 도트에 있어서, 상기 거리는 약 6-10 nm 미만이다.
장치는 본질적으로 임의의 원하는 크기 및/또는 형상으로 할 수 있다. 한 부류의 실시양태에서, 제1층은 4개의 엣지를 갖는다. 제1 및 제2층은 제1층의 2개의 대향 엣지를 따라 연장하는 2개의 스페이서에 의해 분리된다. 제1층의 나머지 2개의 대향 엣지를 따라 연장하는 2개의 개공은 예를 들면 용매가 증발되어 빠져나갈 수 있도록 공동을 외부 대기와 연결한다. 다수의 기타 구성도 가능하다는 것은 명백하다. 하나의 추가적인 예로서, 제1층은 4개의 엣지와 4개의 코너를, 각 코너의 스페이서 및 각 엣지를 따른 개공으로서 가질 수 있거나, 또는 장치는 원형 또는 불규칙 형상 등으로 될 수 있다.
나노구조체 배열의 형성은 공동 양단에 전계를 인가함으로써 촉진될 수 있다[예를 들면, 문헌(Zhang 및 Liu(2004)의 "교류 전계에 의해 구동되는 콜로이드성 단일층 핵형성의 원위치 관측"(In Situ observation of colloidal monolayer nucleation driven by an alternating electric field) 네이쳐 429:739-743))을 참조할 수 있다). 따라서, 한 부류의 실시양태에서, 제1층은 제1 도전성 물질을 포함하거나 그 위에 배치되고, 제2층은 제2 도전성 물질을 포함하거나 그 위에 배치된다. 도전성 물질로는 금속, 반도체, ITO 등을 들 수 있지만, 이에 국한되는 것은 아니다. 공동(예를 들면 유전성 제1층)의 단면 또는 양면 상의 절연층의 존재는 그러한 전계의 인가를 방해하지 않는다 점을 유의해야 한다.
나노구조체는 예를 들면 짧은 나노로드, 실질적으로 구형인 나노구조체 또는 양자 도트를 포함할 수 있고, 본질적으로 임의의 원하는 물질을 포함할 수 있다. 나노구조체는 하기 "나노구조체" 라는 제목의 섹션에서 더 자세히 설명된다.
예시적인 실시양태는 도 5의 패널 A-C에 개략적으로 도시되어 있다. 이 예에서, 장치(501)는 제1층(502), 제2층(503), 제1층과 제2층 사이의 공동(504) 및 2개의 스페이서(505)를 포함한다. 스페이서는 제1층과 제2층 사이에 위치되어 이들 층 사이에 거리를 유지한다. 2개의 개공(510)은 공동(504)과 외부 대기(513)를 연결한다. 공동은, 패널 A와 패널 B에서는 용매(512) 내에 분산되어 있고 패널 C에서는 제1층 위에 배치된 배열(515)을 구성하는 나노구조체의 개체군(511)에 의해 점유된다.
전술한 바와 같이, 본 발명의 장치를 사용하는 방법은 본 발명의 다른 특징을 구성한다. 따라서, 한 부류의 실시양태는 나노구조체 배열을 형성하는 방법을 제공한다. 이 방법에서, 제1층, 제2층 및 제1층과 제2층 사이의 공동을 포함하는 장치가 제공된다. 하나 이상의 용매에 분산된 나노구조체를 포함하는 용액은 공동 내로 유입된다. 용매의 적어도 일부는 공동으로부터 증발되고, 이로써 나노구조체들이 제1층 위에 배치된 배열로 조립된다.
예시적인 방법은 도 5에 개략적으로 도시되어 있으며, 도 5는 패널 A에서 용매에 분산된 나노구조체를 포함하는 공동을 도시한 것이다. 나노구조체는 용매가 증발함에 따라 함께 끌어당겨지고(패널 B), 제1층 위에서 배열로 조립된다(패널 C). 제2층이 제거되는데(패널 D), 이 예에서는 스페이서가 또한 제거되어 제1층 위에 배치된 나노구조체 배열이 잔류하게 된다..
배열은 장치, 예를 들면 메모리 장치 내에 선택적으로 혼입된다. 예를 들면, 나노구조체 배열은 플래시 트랜지스터의 게이트 영역을 포함할 수 있다. 상기 방법은 본질적으로 임의 갯수의 나노구조체 배열을 선결정된 위치에서 동시에 형성하기 위해 사용될 수 있다는 것은 명백하다(예를 들면, 2 이상, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상).
본질적으로, 상기 장치에 대하여 언급한 모든 특징은 예를 들면 장치의 구성, 제1층 및/또는 스페이서의 조성물, 나노구조체의 유형, 결과적인 배열의 구성 등에 대한 이 방법 뿐만 아니라 관련된 방법에 적용된다.
장치는 예를 들면 종래의 리쏘그래픽, MEMS, 및/또는 집적 회로 기술을 이용하여 제조될 수 있다. 하나의 양태에서, 장치를 제조하는 방법은 제3층을 제1층 위에 배치하는 단계, 제2층을 제3층 위에 배치하는 단계 및 제3층의 적어도 일부를 제거하는 단계를 포함하고, 이로써 제1층과 제2층 사이에 공동이 형성된다. 제3층 또는 그 일부는 예를 들면, 부식액, 예컨대 이방성 부식액으로 제3층을 에칭 처리함으로써 제거될 수 있다. 예를 들면, 제3층은 폴리실리콘(즉, 다결정 실리콘), 비정질 실리콘, 몰리브덴 또는 티탄을 포함할 수 있고, 부식액은 XeF2를 포함할 수 있다.
제거되는 제3층의 두께는 제1층과 제2층 사이에서 결과적인 공동의 높이를 한정한다는 것이 명백하다. 따라서, 제3층은 나노구조체의 평균 직경보다 더 큰 두께를 갖는다. 제3층은 나노구조체의 평균 직경의 약 2배 또는 그 이상의 두께를 가질 수 있지만, 나노구조체의 단일층의 형성을 촉진하기 위해서, 특정 실시양태에서는 제3층이 나노구조체의 평균 직경의 약 2배 미만의 두께를 갖는다.
제1층과 제2층은 전형적으로 제3층이 제거되었을 때 제1층과 제2층 사이에서 거리를 유지하는 하나 이상의 스페이서에 의해 분리된다. 전술한 바와 같이, 결과적인 장치는 본질적으로 임의의 크기 및/또는 형상을 가질 수 있고, 그래서 제1층, 제2층, 제3층 및 스페이서에 대하여 다수의 구성이 가능하다. 예를 들면, 한 부류의 실시양태에서, 제1층은 4개의 엣지를 갖는다. 제1층과 제2층은 제1층의 2개의 대향 엣지를 따라 연장하는 2개의 스페이서에 의해 분리된다. 따라서, 결과적인 장치는 나머지 2개의 대향 엣지를 따라 연장하는 2개의 개공을 갖는다. 대안적으로, 장치는 더 많은 또는 더 적은 스페이서를 가질 수 있고, 엣지 대신 코너에 스페이서를 둘 수 있으며, 원형 또는 불규칙한 형상 등을 가질 수 있다.
장치를 제공하기 위한 예시적인 방법은 도 6의 패널 A에 개략적으로 도시되어 있다. 이 예에서, 기판(611)(예를 들면, Si 또는 다른 반도체 기판) 상에 배치된 원하는 제1층(예를 들면, SiO2 또는 다른 유전체 물질)과 동일한 물질을 포함한 비교적 두꺼운 층(610)이 제공된다. 단계 601에서, 두꺼운 층(610)은 마스크 처리되고 스트라이프가 그 안으로 에칭된다. 단계 602에서, 얇은 물질층이 제1층(612)을 형성하도록 배치된다. 단계 603에서, 제3층(613)이 제1층(612) 위에 배치된다(예를 들면, 폴리실리콘의 제3층이 화학적 기상 침착에 의해 배치될 수 있다). 단계 604에서, 제2층(614)은 제3층(613) 위에 배치된다(예를 들면, 얇은 금속의 제2층이 제3층 위로 증발될 수 있다). 두꺼운 층(610)의 나머지 부분은 스페이서(615)를 포함한다. 단계 605에서, 제3층이 에칭되어 장치(620)에 공동(616)을 잔류케 한다. 이 예에서는 2개의 장치가 동일 기판상에서 동시에 제조된다.
장치를 제공하는 다른 예시적인 방법은 도 6의 패널 B에 개략적으로 도시되어 있다. 이 예에서는 얇은 제1층(660)이 기판(661) 상에 제공된다. 단계 651에서, 제3층(662)이 제1층(660) 위에 배치된다. 단계 652에서, 제3층(662)은 마스크 처리되고 스트라이프가 그 안에서 에칭된다. 단계 653에서, 금속이 침착되어 제2층(665)과 스페이서(666)를 형성한다. 장치는 선택적으로 마스크 처리되고 미리 형성된 것과는 수직한 스트라이프로 에칭되어, 부식액이 대향 측면에서 제3층에 접근하게 하는 자유 엣지를 제공한다. 단계 654에서, 제3층이 에칭되어 장치(671)에 공동(670)을 잔류케 한다. 이 예에서도 또한 2개의 장치가 동일 기판상에서 동시에 제조된다.
제1층은 나노구조체 결합 기를 포함한 조성물을 가진 코팅을 선택적으로 포함한다. 따라서, 상기 방법은 제3층을 제1층 위에 배치하기 전에, 나노구조체 결합 기를 포함한 조성물로 제1층을 코팅하는 단계를 선택적으로 포함한다. 예시적인 코팅 조성물 및 나노구조체 결합 기는 위에 설명되어 있다.
나노구조체는 예를 들면 모세관 작용에 의해 공동 내로 용이하게 유입될 수 있다. 한 부류의 실시양태에서, 나노구조체의 용액은 장치를 과량의 용액에 담그고, 용액이 모세관 작용에 의해 공동 내로 유인하며, 장치를 과량의 용액으로부터 회수함으로써 공동 내로 유입된다.
용매는 일부 또는 실질적으로 전부가 증발된다. 용매의 증발 속도는 배열 형성을 제어하도록 조절될 수 있다. 예를 들면, 용매의 저속 증발은 나노구조체의 농도를 점차적으로 증가시키는데, 이것은 나노구조체의 규칙 배열, 예를 들면 육방 밀집된 단일층과 같은 규칙적 단일층의 형성에 도움을 줄 수 있다.
용매 증발 처리는 나노구조체의 측방향 이동을 생성할 수 있는데, 이것은 규칙 배열의 형성에 기여할 수 있다. 나노구조체의 추가적인 이동은, 예를 들면, 용매가 공동에 유입된 후에(예를 들면, 용매가 증발하기 전에 또는 증발과 동시에) 공동 양단에 교류 전압을 인가함으로써 촉진될 수 있다. 이에 대해서는 교류 전압이 용액에서 와동 전류(eddy current)를 발생하여 나노구조체의 측방향 이동을 일으키고 규칙 배열(예를 들면, 육방 밀집된 단일층)의 형성에 기여한다는 것을 개시하고 있는 Zhang 및 Liu(supra)의 문헌을 참조할 수 있다.
증발 및 배열 형성이 원하는 만큼 진행되었을 때, 제2층이 제거된다. 선택적으로, 이질적인 나노구조체(예를 들면, 단일층보다 더 큰 임의의 나노구조체) 및/또는 임의의 잔류 용매가 예를 들면 세척에 의해 제거될 수 있다. 제2층은, 예를 들면, 에칭으로 제거될 수 있거나, 또는 스페이서는 에칭으로 제거될 수 있으며, 제2층은, 예를 들면 용매로 세척함으로써 나노구조체 배열을 방해하는 일 없이 소거될 수 있다. 유사하게, 장치를 적당한 용매에 담가서 제2층의 소거를 용이하게 하기 위해서는, 레지스트 층이 제2층 아래의 스페이서 위에, 또는 제1층 위의 스페이서 아래에 배치될 수 있다.
다른 일반적 부류의 실시양태는 표면상에서 하나 이상의 수직 단절부를 포함하는 고체 지지체를 가진 장치를 제공한다. 단절부는 표면으로부터의 돌출부 또는 표면 내의 함몰부를 포함한다. 돌출부 또는 함몰부는 고체 지지체상의 선결정된 위치에 있다. 장치는 또한 돌출부 또는 함몰부에 배치된 나노구조체의 개체군을 포함한다.
뒤에 더 자세히 설명되어 바와 같이, 장치는 나노구조체 배열을 형성하기 위해 사용될 수 있다. 간단히 말해서, 나노구조체의 용액이 고체 지지체 상에 침착되고, 용매가 증발된다. 용매가 증발함에 따라, 나노구조체는 돌출부 상에 또는 함몰부 내에 배열로 조립된다. 증발 속도가 조절될 수 있는데, 나노구조체는 규칙 배열로 조립되도록 저속으로 조절될 수 있다.
따라서, 한 부류의 실시양태에서, 나노구조체는 하나 이상의 용매에 분산되고, 한편 다른 실시양태에서, 나노구조체는 실질적으로 용매가 없다. 나노구조체는 돌출부 상에 또는 함몰부 내에 배치된 배열을 선택적으로 포함한다. 배열은 규칙 배열을 포함할 수 있지만, 특정 실시양태에서는 배열이 규칙 배열을 포함한다. 배열은 바람직하게 단일층, 예를 들면 육방 밀집된 단일층과 같은 규칙적 단일층을 포함하지만, 선택적으로 하나 이상의 단일층을 포함한다.
양호한 부류의 실시양태에서, 고체 지지체는 제1층을 포함한다. 고체 지지체는 제1층이 위에 배치되는 기판을 또한 선택적으로 포함한다. 한 부류의 실시양태에서, 제1층은 나노구조체 결합 기를 포함한 조성물을 가진 코팅을 포함한다. 제1층 및 기판의 예시적인 물질, 그리고 예시적인 코팅 조성물 및 나노구조체 결합 기는 위에 설명되어 있다. 본질적으로, 상기 실시양태에서 언급한 모든 특징은 예를 들면 나노구조체의 유형(예를 들면, 짧은 나노로드, 실질적으로 구형인 나노구조체, 양자 도트 등)에 대한 그 실시앙태 뿐만 아니라 관련 실시양태에 적용된다.
단일 고체 지지체는 본질적으로 임의의 원하는 갯수 및/또는 크기의 나노구조체 배열을 고체 지지체상의 선결정된 위치에서 동시에 생성하기 위해 사용될 수 있는 복수의 장치를 포함할 수 있다는 것은 명백하다(예를 들면, 지지체를 포함하는 기판상에서 예컨대 2 이상, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 배열을 동시에 생성할 수 있다).
예시적인 실시양태는 도 7의 패널 문자 A-C에 개략적으로 도시되어 있다. 하나의 예에서, 장치(701)는 고체 지지체(702)를 포함하고, 고체 지지체(702)는 제1층(708)과 기판(709)을 포함한다. 고체 지지체(702)의 표면(703)은 복수의 수직 단절부(704)를 포함하고, 이 수직 단절부는 표면으로부터의 돌출부(705)를 포함한다(패널 A-B). 패널 B는 돌출부 (705)상에 배치된 용매(711) 또는 배열(713)에 분산된 나노구조체의 개체군(710)을 또한 도시하고 있다. 제2 예에서, 장치(751)(패널 C)는 고체 지지체(752)를 포함하고, 이 고체 지지체는 제1층(758)과 기판(759)을 포함한다. 고체 지지체(752)의 표면(753)은 복수의 수직 단절부(754)를 포함하고, 단절부는 표면 내의 함몰부(755)를 포함한다.
이 장치는 예를 들면 제1층을 마스킹 및 에칭함으로써 종래의 리쏘그래픽, MEMS, 및/또는 집적회로 기술을 이용하여 제조될 수 있다.
전술한 바와 같이, 본 발명의 장치를 사용하는 방법은 본 발명의 또다른 특징을 구성한다. 따라서, 하나의 일반적 부류의 실시양태는 나노구조체 배열을 형성하는 방법을 제공한다. 이 방법에서, 표면에 하나 이상의 수직 단절부를 가진 고체 지지체가 제공된다. 단절부는 표면으로부터의 돌출부 상의 또는 표면 내의 함몰부를 포함하며, 돌출부 또는 함몰부는 고체 지지체상의 선결정된 위치에 있다. 하나 이상의 용매에 분산된 나노구조체를 포함한 용액은 고체 지지체 상에서 침착된다. 용매의 적어도 일부가 증발되고, 이로써 나노구조체가 돌출부 상에 또는 함몰부 내에 배치된 배열로 조립된다.
예시적인 방법은 도 7의 패널 B에 개략적으로 도시되어 있다. 단계 721에서, 용매(711) 내의 나노구조체(710) 용액이 표면(703)으로부터의 돌출부(705)를 포함한 고체 지지체(702) 상에 침착된다. 용매가 증발함에 따라, 나노구조체의 농도가 증가한다. 용매는 궁극적으로 일부 영역의 표면을 탈습윤시키고, 돌출부에 달라붙으며, 돌출부들 사이의 공간에서 탈습윤시킨다. 이제 막 분리된 용매 액적 내의 대류 전류는 나노구조체에 측방향 이동성을 제공하여 그 자기 조립(self assembly)을 촉진할 수 있다. 궁극적으로, 증발이 진행함에 따라, 용매의 표면 장력에 의해 용매 액적이 돌출부 상부에 잔류하게 된다(단계 722). 실질적으로 모든 용매가 증발될 수 있거나, 또는 일단 나노구조체의 조립이 원하는 단계에 도달한 후에는 증발이 중단될 수 있다. 임의의 잔류 용매를 제거하고 선택적으로 단일층보다 더 큰 임의의 나노구조체 및/또는 돌출부들 사이에 남은 임의의 나노구조체를 제거함으로써, 나노구조체의 배열(713)이 돌출부 상에 배치된 채로 잔류하게 된다(단계 723).
배열은 장치, 예를 들면 메모리 장치에 선택적으로 혼입되는데, 예를 들어, 나노구조체 배열은 플래시 트랜지스터의 게이트 영역을 포함할 수 있다. 상기 방법은 본질적으로 임의 갯수의 나노구조체 배열, 예를 들면, 2 이상, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 배열을 선결정된 위치에서 동시에 형성하기 위해 사용될 수 있다는 것은 명백할 것이다.
본질적으로 상기 장치에 대하여 언급한 모든 특징은 예를 들면 장치의 구성, 나노구조체의 유형, 결과적인 배열의 구성 등에 대한 상기 방법 뿐만 아니라 관련 방법에 적용된다.
양호한 부류의 실시양태에서, 고체 지지체는 제1층을 포함한다. 고체 지지체는 제1층이 배치되는 기판을 또한 선택적으로 포함한다. 제1층은 나노구조체 결합 기를 포함한 조성물을 가진 코팅을 선택적으로 포함한다. 따라서, 본 발명의 방법은 용액을 제1층 위에서 침착하기 전에 나노구조체 결합 기를 포함한 조성물로 제1층을 코팅하는 단계를 선택적으로 포함한다. 제1층과 기판의 예시적인 물질, 및 예시적인 코팅 조성물과 나노구조체 결합 기는 위에 설명되어 있다.
나노구조체를 함유한 용액은 예를 들면 고체 지지체 상에서 용액을 스핀 코팅하는 것, 고체 지지체 상에서 용액을 딥 코팅하는 것, 고체 지지체를 과량의 용액에 담그는 것, 또는 고체 지지체를 용액으로 스프레이 코팅하는 것 등을 포함한 임의의 다양한 기술에 의해 고체 지지체 상에 침착될 수 있다.
일부 또는 실질적으로 모든 용매가 증발된다. 용매의 증발 속도는 예를 들면 배열 형성을 제어하도록 조절될 수 있다. 예를 들면, 용매의 저속 증발은 나노구조체의 농도를 점차적으로 증가시키는데, 이것은 나노구조체의 규칙 배열, 예를 들면 육방 밀집된 단일층과 같은 규칙적 단일층의 형성에 도움을 줄 수 있다.
나노구조체 배열을 포함한 장치
상기 전술한 방법 및 장치는 선결정된 위치에 나노구조체 배열을 생성하기 위해 사용될 수 있고, 이 배열은 메모리 장치, LED 등과 같은 장치에 혼입될 수 있다. 따라서, 하나의 양태에서, 본 발명은 선결정된 위치 및/또는 크기의 배열을 포함한 나노구조체 배열을 가진 장치를 제공한다.
하나의 일반적 부류의 실시양태는 기판 및 이 기판상에 배치된 2개 이상의 나노구조체 배열을 포함한 장치를 제공한다. 각각의 나노구조체 배열은 기판상의 선결정된 위치에 배치된다. 주지하고 있는 바와 같이, 장치는 본 발명의 방법에 의해 선택적으로 생성되고, 예시적인 장치는 도 1(장치 101) 및 도 2(장치 201)에 개략적으로 도시되어 있다.
기판은 본질적으로 예를 들면 나노구조체 배열의 원하는 용도에 따라 임의의 원하는 물질을 포함할 수 있다. 적당한 기판으로는 반도체; 균일한 기판, 예를 들면 고체 물질의 웨이퍼, 예컨대 실리콘 또는 다른 반도체 물질, 유리, 석영, 중합체 등; 고체 물질의 큰 경질 시트, 예를 들면 유리, 석영, 플라스틱, 예컨대 폴리카보네이트, 폴리스티렌 등; 가요성 기판, 예를 들면 플라스틱, 예컨대 폴리올레핀, 폴리아미드 등의 롤; 또는 투명 기판을 들 수 있지만, 이에 국한되는 것은 아니다. 상기 특징들의 조합이 또한 사용될 수 있다. 기판은 궁극적으로 원하는 장치의 일부인 다른 조성적 또는 구조적 부재를 선택적으로 포함한다. 이러한 부재의 구체적인 예로는 나노와이어 또는 다른 나노척도의 도전성 부재, 광학 및/또는 광전 부재(예를 들면, 레이저, LED 등), 및 구조적 부재(예를 들면, 마이크로캔틸레버, 피트, 웰, 포스트 등)를 비롯한 전기 접점, 다른 배선 또는 도전 경로와 같은 전기 회로 부재를 들 수 있지만, 이에 국한되는 것은 아니다.
나노구조체는 기판과 물리적으로 접촉할 수 있지만 필요한 것은 아니다. 따라서, 한 부류의 실시양태에서, 제1층은 나노구조체 배열과 기판 사이에 배치된다. 제1층의 예시적인 물질은 위에 설명되어 있다. 제1층은 나노구조체 결합 기를 포함한 조성물을 가진 코팅을 선택적으로 포함하고, 예시적인 조성물 및 나노구조체 결합 기는 마찬가지로 위에 설명되어 있다.
한 부류의 실시양태에서, 제1층은 유전체 물질을 포함하고 약 1 nm 내지 약 10 nm, 예를 들면 3 nm 내지 4 nm의 두께를 갖는다. 제1층은 나노구조체 배열이 예컨대 플래시 트랜지스터 또는 메모리 장치에 혼입되는 실시양태에서 터널 유전체 층으로서 사용될 수 있다. 따라서, 일부 실시양태에서, 나노구조체의 각 단일층 배열에 대하여, 기판은 소스 영역, 드레인 영역, 소스 영역과 드레인 영역 사이에서 나노구조체의 단일층 배열 아래의 채널 영역을 포함하고, 제어 유전체 층은 나노구조체의 각 단일층 배열 위에 배치되고, 게이트 전극은 각 제어 유전체 층 위에 배치된다.
장치는 본질적으로 임의 갯수의 나노구조체 배열, 예를 들면, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 나노구조체 배열을 포함할 수 있다. 유사하게, 배열은 본질적으로 임의의 원하는 크기 및/또는 형상을 가질 수 있다. 예를 들면, 각 나노구조체 배열은 약 104 ㎛2 이하, 약 103 ㎛2 이하, 약 102 ㎛2 이하, 약 10 ㎛2 이하, 약 1 ㎛2 이하, 약 105 nm2 이하, 약 104 nm2 이하, 약 4225 nm2 이하, 약 2025 nm2 이하, 약 1225 nm2 이하, 약 625 nm2 이하, 또는 약 324 nm2 이하의 면적을 갖는다. 각 나노구조체 배열은 약 45×45 nm 이하, 약 35×35 nm 이하, 약 25×25 nm 이하, 또는 약 18×18 nm 이하의 치수를 선택적으로 갖는다.
하나의 양태에서, 각 나노구조체 배열은 규칙 배열 및/또는 단일층, 예를 들면, 육방 밀집된 단일층을 포함한다. 그러나, 많은 응용에서, 규칙 배열은 필요하지 않다. 예를 들어서, 메모리 장치에 사용되는 배열에 있어서, 나노구조체는, 이것이 불규칙 배열에서 충분한 밀도를 달성하는 한, 배열 내에서 규칙적일 필요는 없다. 따라서, 다른 양태에서, 각 나노구조체 배열은 불규칙 배열, 예를 들면, 불규칙 단일층 배열을 포함한다.
한 부류의 실시양태에서, 배열은 고밀도의 나노구조체를 갖는다. 예를 들면, 각 나노구조체 배열은 약 1×1010 나노구조체/㎠ 이상, 약 1×1011 나노구조체/㎠ 이상, 약 1×1012 나노구조체/㎠ 이상, 또는 약 1×1013 나노구조체/㎠ 이상의 밀도를 선택적으로 갖는다.
본질적으로 본 명세서에 설명되는 모든 특징은 임의의 관련 조합에 적용되는데, 예를 들어, 기판상의 선결정된 위치에 배치되고 각각 약 1×1011 나노구조체/㎠ 이상의 밀도를 가진 2개 이상의 불규칙 단일층 배열을 가진 장치는 본 발명의 특징이다.
한 부류의 실시양태에서, 나노구조체는 실질적으로 구형인 나노구조체 또는 양자 도트를 포함한다. 나노구조체는 본질적으로 예를 들면 원하는 용도에 기초하여, 선택된 임의의 원하는 물질을 포함할 수 있다. 예를 들면, 나노구조체는 도전성 물질, 비도전성 물질, 반도체 등을 포함할 수 있다. 하나의 양태에서, 배열을 구성하는 나노구조체는 약 4.5 eV 또는 그 이상의 일 함수를 갖는다. 그러한 나노구조체는 예를 들면, 메모리 장치의 제조에 유용하고, 만일 나노구조체의 일 함수가 충분히 높지 않으면, 나노구조체에 저장된 전자들이 터널 유전체 층을 횡단하여 역으로 이동하는 경향이 있어서 메모리 손실을 가져온다. 따라서, 나노구조체(예를 들면, 실질적으로 구형인 나노구조체 또는 양자 도트)는 팔라듐(Pd), 이리듐(Ir), 니켈(Ni), 백금(Pt), 금(Au), 루테늄(Ru), 코발트(Co), 텅스텐(W), 텔루륨(Te), 철-백금 합금(FePt) 등과 같은 물질을 선택적으로 포함한다. 배열을 포함한 나노구조체는 전형적으로 예비 형성된다. 즉 나노구조체는 배열에 혼입되기 전에 합성된다. 예를 들면, 하나의 양태에서, 나노구조체는 콜로이드성 나노구조체이다. 한 부류의 실시양태에서, 배열을 구성하는 각각의 나노구조체는 나노구조체의 표면과 결합된 리간드, 예를 들면, 미국 특허 출원 60/632,570(supra)에 설명된 것 또는 도 3에 도시된 것과 같은 실세스퀴옥산 리간드를 포함한 코팅을 포함한다. 관련된 부류의 실시양태에서, 배열을 구성하는 나노구조체는 예를 들면 실세스퀴옥산 코팅으로부터 생성된 SiO2 또는 다른 절연성 쉘로 싸여진다(미국 특허 출원 60/632,570호 참조). 이러한 리간드 또는 쉘은 배열 내에서 인접하는 나노구조체들 사이의 공간을 선택적으로 제어한다. 나노구조체는 후술한 "나노구조체"라는 명칭의 섹션에서 더 자세히 설명된다.
나노구조체를 메모리 장치의 기억 부재로서 사용하면 종래의 집적회로 제조 기술에 의해 접근가능한 것보다 더 작은 노드의 생성이 촉진된다. 따라서, 다른 일반적 부류의 실시양태는 나노구조체의 단일층 배열에 의해 점유되고 8100 nm2 이하의 면적을 가진 게이트 영역을 포함한 적어도 하나의 트랜지스터(예를 들면, MOSFET)를 가진 메모리 장치를 제공한다. 게이트 영역은 약 4225 nm2 이하, 약 2025 nm2 이하, 약 1225 nm2 이하, 약 625 nm2 이하, 또는 약 324 nm2 이하의 면적을 선택적으로 갖는다. 게이트 영역은 약 65×65 nm 이하, 약 45×45 nm 이하, 약 35×35 nm 이하, 약 25×25 nm 이하, 또는 약 18×18 nm 이하의 치수를 선택적으로 갖는다.
장치는 본질적으로 임의 갯수의 이러한 트랜지스터를 포함할 수 있다. 예를 들면, 메모리 장치는 2 이상, 10 이상, 50 이상, 100 이상, 1000 이상, 1×104 이상, 1×106 이상, 1×109 이상, 1×1010 이상, 1×1011 이상 또는 1×1012 이상의 트랜지스터를 포함할 수 있다.
본질적으로 상기 실시양태에 대하여 언급한 모든 특징은 이 실시양태 뿐만 아니라 관련 실시양태에 적용된다. 예를 들면, 단일층 배열을 포함한 나노구조체는 실질적으로 구형인 나노구조체 또는 양자 도트를 선택적으로 포함하고, 약 4.5 eV 또는 그 이상의 일 함수를 가지며, 예비 형성되고(예를 들면, 콜로이드)/예비 형성되며, SiO2 또는 다른 절연성 쉘로 싸여진다. 유사하게, 단일층 배열은 규칙 배열(예를 들면, 육방 밀집된 단일층) 또는 불규칙 배열을 포함할 수 있다. 단일층 배열(규칙 배열 또는 불규칙 배열)은 약 1×1010 나노구조체/㎠ 이상, 약 1×1011 나노구조체/㎠ 이상, 약 1×1012 나노구조체/㎠ 이상, 또는 약 1×1013 나노구조체/㎠ 이상의 밀도를 선택적으로 갖는다.
하나의 예시적인 양태가 도 4에 개략적으로 도시되어 있고, 여기에서 메모리 장치/트랜지스터(450)는 게이트 영역(449)을 점유하는 나노구조체의 단일층 배열(445)을 포함한다.
나노구조체를 기반으로 한 메모리 장치, 트랜지스터 등의 추가적인 상세 내용은 예를 들면 Xiangfeng Duan 등이 2004년 12월 21일 출원한 "나노 인에이블 메모리 장치 및 이방성 전하 운반 배열"(Nano-enabled memory devices and anisotropic charge carrying arrays)이라는 명칭의 미국 특허 출원 11/018,572호에서 찾을 수 있다.
나노구조체
본 발명의 방법 및 장치에서 사용되는 개별적 나노구조체로는, 나노결정, 양자 도트, 나노도트, 나노입자, 나노와이어, 나노로드, 나노튜브, 나노테트라포드, 트리포드, 바이포드, 분지형 나노결정, 또는 분지형 테트라포드를 들 수 있지만, 이에 국한되는 것은 아니다. 하나의 양태에서, 본 발명의 방법 및 장치는 예를 들면 약 10 nm 미만, 선택적으로 약 8 nm, 6 nm, 5 nm, 또는 4 nm 미만의 평균 직경을 가진 나노도트 및/또는 양자 도트, 예를 들면, 실질적으로 구형인 나노결정 또는 양자 도트와 같은 구형, 거의 구형 및/또는 이방성 나노결정을 포함한다.
본 발명의 방법 및 장치에서 사용된 나노구조체는 본질적으로 임의의 편리한 물질로부터 제조될 수 있다. 예를 들면, 나노결정은 무기 물질, 예를 들면 금속, 예컨대 Pd, Ir, Ni, Pt, Au, Ru, Co, W, Te, Ag, Ti, Sn, Zn, Fe, FePt 등을 비롯한 금속, 또는 다양한 II-VI족, III-V족 또는 IV족 반도체로부터 선택된 반도체 물질, 그리고 예컨대 주기율표의 II족으로부터 선택된 제1 원소와 VI족으로부터 선택된 제2 원소를 포함하는 물질(예를 들면, ZnS, ZnO, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, MgS, MgSe, MgTe, CaS, CaSe, CaTe, SrS, SrSe, SrTe, BaS, BaSe, BaTe, 및 유사 물질); III족으로부터 선택된 제1 원소와 V족으로부터 선택된 제2 원소를 포함하는 물질(예를 들면, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb 및 유사 물질); IV족 원소를 포함하는 물질(Ge, Si 및 유사한 물질); PbS, PbSe, PbTe, AlS, AlP, AlSb와 같은 물질; 또는 이들의 합금 또는 혼합물을 비롯한 물질을 포함할 수 있다. 나노구조체는 p형 또는 n형 도핑 반도체를 포함할 수 있다. 다른 실시양태에서, 나노구조체는 절연성 물질(예를 들면, 금속 산화물), 중합체, 유기 물질(예를 들면, 탄소) 등을 포함할 수 있다.
하나의 양태에서, 나노구조체는 예비 형성된다. 즉 나노구조체는 방법에 사용되거나 장치 내로 혼입되기 전에 제조된다. 예를 들면, 나노구조체는 콜로이드성 나노구조체일 수 있다. 콜로이드성 금속 나노구조체(예를 들면, Pd, Pt 및 Ni 나노구조체)의 합성은 Jeffery A. Whiteford 등이 2004년 12월 16일에 출원한 "그룹 캔 금속 나노구조체 합성 방법 및 이것을 이용하여 제조된 조성물"(Process for group can metal nanostructure synthesis and compositions made using same)이라는 명칭의 미국 특허 출원 60/637,409호에 개시되어 있다. 콜로이드성 III-V족 반도체 나노구조체의 합성은 Eric C. Scher 등이 2004년 11월 15일에 출원한 "III-V족 반도체 나노구조체 합성 방법 및 이것을 이용하여 제조된 조성물"(Process for group III-V semiconductor nanostructure synthesis and compositions made using same)이라는 명칭의 미국 특허 출원 60/628,455호에 개시되어 있다. 나노구조체 합성의 추가적인 상세한 내용은 문헌들에 개시되어 있다(예를 들면, 하기의 참조 문헌을 참조할 수 있다).
상이한 물질에 대하여 채택할 수 있는 다수의 편리한 방법들 중 임의의 것에 의해 나노구조체가 제조될 수 있고 그 크기가 조절될 수 있다. 예를 들면, 다양한 조성물의 나노결정의 합성은 예를 들면 Peng 등(2000)의 "CdSe 나노결정의 형상 제어" 네이쳐 404, 59-61; Puntes 등(2001)의 "콜로이드성 나노결정 형상 및 크기 제어: 코발트의 경우" 사이언스 291, 2115-2117; Alivisatos 등(2001년 10월 23일)의 "형상화된 III-V족 반도체 나노결정을 형성하는 방법 및 이 방법을 이용하여 형성된 제품"이라는 명칭의 USPN 6,306,736; Alivisatos 등(2001년 5월 1일)의 "형상화된 II-VI족 반도체 나노결정을 형성하는 방법 및 이 방법을 이용하여 형성된 제품"이라는 명칭의 USPN 6,225,198; Alivisatos 등(1996년 4월 9일)의 "III-V족 반도체 나노결정의 제조"라는 명칭의 USPN 5,505,928; Alivisatos 등(1998년 5월 12일)의 "자기 조립 단일층을 이용하여 고체 무기 표면에 공유 결합된 반도체 나노결정"이라는 명칭의 USPN 5,751,018; Gallagher 등(2000년 4월 11일)의 "캡슐화 양자 크기의 도핑된 반도체 미립자 및 그 제조 방법"이라는 명칭의 USPN 6,048,616; Weiss 등(1999년 11월 23일)의 "생물학적 응용을 위한 유기발광 반도체 나노결정 프로브 및 이 프로브의 제조 및 사용 방법"이라는 명칭의 USPN 5,990,479에 개시되어 있다.
직경 제어된 나노와이어를 비롯한 각종 종횡비의 나노와이어의 성장에 대해서는 예를 들면, Gudiksen 등(2000)의 "반도체 나노와이어의 직경 선택적 합성" J. Am. Chem. Soc. 122, 8801-8802; Cui 등(2001)의 "단결정 실리콘 나노와이어의 직경 제어 합성" Appl. Phys. Lett. 78, 2214-2216; Gudiksen 등(2001)의 "단결정 반도체 나노와이어의 직경 및 길이의 합성 제어" J. Phys. Chem. B 105, 4062-4064; Morales 등(1998)의 "결정질 반도체 나노와이어의 합성을 위한 레이저 삭마 방법" 사이언스 279, 208-211; Duan 등(2000)의 "화합물 반도체 나노와이어의 일반적 합성" Adv. Mater. 12, 298-302; Cui 등(2000)의 "실리콘 나노와이어의 도핑 및 전기적 운송" J. Phys. Chem. B 104, 5213-5216; Peng 등(2000)의 "CdSe 나노결정의 형상 제어" 네이쳐 404, 59-61; Puntes 등(2001)의 "콜로이드성 나노결정 형상 및 크기 제어: 코발트의 경우" 사이언스 291, 2115-2117; Alivisatos 등(2001년 10월 23일)의 "형상화된 III-V족 반도체 나노결정을 형성하는 방법 및 이 방법을 이용하여 형성된 제품"이라는 명칭의 USPN 6,306,736; Alivisatos 등(2001년 5월 1일)의 "형상화된 II-VI족 반도체 나노결정을 형성하는 방법 및 이 방법을 이용하여 형성된 제품"이라는 명칭의 USPN 6,225,198; Lieber 등(2000년 3월 14일)의 "금속 산화물 나노로드의 제조 방법"이라는 명칭의 USPN 6,036,774; Lieber 등(1999년 4월 27일)의 "금속 산화물 나노로드"라는 명칭의 USPN 5,897,945; Lieber 등(1999년 12월 7일)의 "탄화물 나노로드의 제법"라는 명칭의 USPN 5,997,832; Urbau 등(2002)의 "티탄산 바륨 및 티탄산 스트론튬으로 구성된 단결정질 페로브스카이트트 나노와이어의 합성" J. Am. Chem. Soc., 124, 1186; 및 Yun 등(2002)의 "스캐닝된 프로브 현미경에 의해 조사된 개별 티탄산바륨 나노와이어의 강자성 특성" Nanoletters 2, 447에 개시되어 있다.
분지형 나노와이어(예를 들면, 나노테트라포드, 트리포드, 바이포드 및 분지형 테트라포드)의 성장에 대해서는 예를 들면 Jun 등(2001)의 "단일 계면활성제계를 이용한 다분지형 CdS 나노로드 구조체의 제어된 합성" J. Am. Chem. Soc. 123, 5150-5151; 및 Manna 등(2000)의 "용해가능하고 처리가능한 로드형, 애로우형, 테티어드롭형 및 테트라포드형 CdSe 나노결정의 합성" J. Am. Chem. Soc. 122, 12700-12706에 개시되어 있다.
나노입자의 합성에 대해서는 예를 들면 Clark Jr. 등(1997년 11월 25일)의 "반도체 입자 생성 방법"이라는 명칭의 USPN 5,690,807; El-Shall 등(2000년 10월 24일)의 "규소 산화물 합금의 나노입자"라는 명칭의 USPN 6,136,156; Ying 등(2002년 7월 2일)의 "역 교질입자 조정 기술에 의한 나노미터 크기 입자의 합성"이라는 명칭의 USPN 6,413,489; 및 Liu 등(2001)의 "프리 스탠딩 강자성 티탄산 지르콘산 납 나노입자의 졸-겔 합성" J. Am. Chem. Soc. 123, 4344에 개시되어 있다.
나노구조체는 코어-쉘 구조를 선택적으로 포함한다. 코어-쉘 나노구조체 헤테로구조, 즉 나노결정 및 나노와이어(예를 들면, 나노로드) 코어-쉘 헤테로구조의 합성은 예를 들면 Peng 등(1997)의 "광안정성 및 전자 출입성을 가진 고 발광성 CdSe/CdS 코어/쉘 나노결정의 에피택셜 성장" J. Am. Chem. Soc. 119, 7019-7029; Dabbousi 등(1997)의 "(CdSe)ZnS 코어-쉘 양자 도트: 고 발광성 나노결정의 크기 시리즈의 합성 및 특성화" J. Phys. Chem. B 101, 9463-9475; Manna 등(2002) "콜로이드성 CdSe 나노로드상에서 등급화된 CdS/ZnS 쉘의 에피택셜 성장 및 광화학적 어닐링" J. Am. Chem. Soc. 124, 7136-7145; 및 Cao 등(2000)의 "InAs 코어를 가진 반도체 코어/쉘 나노결정의 성장 및 특성" J. Am. Chem. Soc. 122, 9692-9702에 개시되어 있다. 유사한 접근법이 다른 코어-쉘 나노구조체의 성장에 적용될 수 있다.
상이한 물질이 나노와이어의 장축을 따라 상이한 위치에 분포되어 있는 나노와이어 헤테로구조의 성장에 대해서는 예를 들면 Gudiksen 등(2002) "나노척도 포토닉스 및 일렉트로닉스의 나노와이어 초격자 구조의 성장" 네이쳐 415, 617-620; Bjork 등(2002)의 "실현된 전자의 1차원 장애물 경기" 나노 레터스 2, 86-90; Wu 등(2002)의 "단결정 Si/SiGe 초격자 나노와이어의 블록별 성장" 나노 레터스 2, 83-86; 및 Empedocles에게 허여된 "정보 암호화를 위한 나노와이어 헤테로구조"라는 명칭의 미국 특허 출원 60/370,095(2002년 4월 2일)에 개시되어 있다. 유사한 접근법이 다른 헤테로구조의 성장에 적용될 수 있다.
특정 실시양태에서, 나노구조체의 집합군 또는 개체군은 크기 및/또는 형상에서 실질적으로 단순분산(monodisperse)된다. 예를 들면, Bawendi 등의 "나노 결정 제조"라는 명칭의 미국 특허 출원 20020071952를 참조할 수 있다.
나노구조체의 실세스퀴옥산 및 기타 리간드 코팅, SiO2 쉘, 및 금속 나노구조체의 산화에 대해서는 미국 특허 출원 60/632,570호(supra)에 개시되어 있다
전술한 본 발명이 석명성 및 이해 목적으로 일부 상세히 설명되어 있지만, 해당 기술 분야의 당업자라면 본 개시내용을 파악하는 것으로부터 일정 양태의 변경예 및 상세 설명이 본 발명의 실제 범위를 벗어나는 일 없이 이루어질 수 있다는 점을 명백히 이해할 수 있을 것이다. 예를 들면, 위에 설명한 모든 기술 및 장치가 여러 조합으로 이용될 수 있다. 본 출원 명세서에서 인용한 모든 공개물, 특허, 특허 출원 및/또는 기타 문헌은, 각각의 개별 공개물, 특허, 특허 출원 및/또는 기타 문헌이 마치 모든 목적을 위하여 참고 인용되어 있는 바와 같은 정도로 모든 목적을 위하여 그 전체 내용이 참고 인용되어 있다.

Claims (183)

  1. 나노구조체 배열을 형성하는 방법으로서,
    제1층을 제공하는 단계;
    코팅된 제1층을 제공하도록 제1층을 나노구조체 결합 기를 포함한 조성물로 코팅하는 단계;
    코팅된 제1층 위에 나노구조체 개체군을 침착함으로써 나노구조체가 나노구조체 결합 기와 결합하도록 하는 단계; 및
    나노구조체 결합 기와 결합하지 않은 임의의 나노구조체를 제거함으로써 나노구조체의 단일층 배열이 코팅된 제1층과 결합된 채로 잔류하게 하는 단계;를 포함하며,
    제1층을 나노구조체 결합 기를 포함한 조성물로 코팅하는 단계는 제1층을 제1 화합물로 코팅하고, 그 다음에 제1층을 제1 화합물과 상호작용하는 제2 화합물로 코팅하는 단계를 포함하며, 상기 제2 화합물은 나노구조체 결합 기를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 제1층은 기판 위에 배치하는 것인 방법.
  3. 제1항에 있어서, 제1층을 나노구조체 결합 기를 포함한 조성물로 코팅하는 단계는 제1층의 2개 이상의 불연속 영역을 조성물로 코팅하는 단계로서, 각 영역은 제1층 상에서의 선결정된 위치를 점유하는 것인 단계를 포함하는 것인 방법.
  4. 제1항에 있어서, 나노구조체 결합 기는 나노구조체의 표면과 상호작용하는 것인 방법.
  5. 제1항에 있어서, 각 나노구조체는 나노구조체의 표면과 결합되는 리간드를 포함한 코팅을 포함하고, 나노구조체 결합 기는 리간드와 상호작용하는 것인 방법.
  6. 제5항에 있어서, 리간드는 실세스퀴옥산을 포함하는 것인 방법.
  7. 제1항에 있어서, 조성물은 광 활성가능하고, 방법은 코팅된 제1층의 하나 이상의 불연속 영역을 광에 노출시키는 단계로서, 각각의 영역은 코팅된 제1층 상에서의 선결정된 위치를 점유하는 것인 단계를 포함하는 것인 방법.
  8. 삭제
  9. 제1항에 있어서, 코팅된 제1층 위에 나노구조체의 개체군을 침착하는 단계는 코팅된 제1층 위에 하나 이상의 용매 중에 분산된 나노구조체를 포함한 용액을 침착하는 단계를 포함하는 것인 방법.
  10. 나노구조체 결합 기를 포함한 조성물로 코팅된 제1층을 포함하는 코팅된 제1층; 및
    코팅된 제1층 위에 배치된 나노구조체의 단일층 배열;을 포함하며,
    나노구조체는 나노구조체 결합 기와 결합되고,
    각 나노구조체는 나노구조체의 표면과 결합되는 리간드를 포함한 코팅을 포함하고, 나노구조체 결합 기는 리간드와 상호작용하며,
    리간드는 실세스퀴옥산을 포함하는 것을 특징으로 하는 장치.
  11. 삭제
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  13. 나노구조체 단일층을 패턴화하는 방법으로서,
    (a) 제1층에 배치된 나노구조체의 단일층을 제공하는 단계;
    (b) 나노구조체의 단일층 위에 레지스트를 배치하여 레지스트 층을 제공하는 단계;
    (c) 레지스트 층 상에서의 선결정된 패턴을 노출시켜 레지스트 층의 적어도 제1 영역에 노출 레지스트를 제공하고 레지스트 층의 적어도 제2 영역에 비노출 레지스트를 제공하는 단계; 및
    (d) (i) 노출 레지스트 및 그 하부의 나노구조체를 제거하고 그 다음에 하부 나노구조체의 제거없이 비노출 레지스트를 제거하는 단계, 또는 (ii) 비노출 레지스트 및 그 하부의 나노구조체를 제거하고 그 다음에 하부 나노구조체의 제거없이 노출 레지스트를 제거하는 단계
    를 포함하고, 이로써 제1 영역에 의해 한정된 하나 이상의 나노구조체 단일층 배열은 제1층 위에 잔류하게 하는 나노구조체 단일층의 패턴화 방법.
  14. 나노구조체 단일층을 패턴화하는 방법으로서,
    (a) 상부에 배치된 레지스트 층을 포함한 제1층을 제공하는 단계;
    (b) 레지스트 층의 적어도 제1 영역에 레지스트를 잔류시키고 동시에 레지스트 층의 적어도 제2 영역으로부터 레지스트를 제거하는 단계;
    (c) 레지스트 층과 제1층 위에 나노구조체의 개체군을 배치함으로써 나노구조체가 제1 영역의 레지스트 및 제2 영역의 제1층과 접촉하도록 하는 단계;
    (d) 레지스트 및 그 상부의 나노구조체를 제1 영역으로부터 제거하는 단계; 및
    (e) 제1층과 접촉하지 않은 임의의 나노구조체를 제2 영역으로부터 제거하는 단계
    를 포함하고, 이로써 하나 이상의 나노구조체 단일층 배열은 제1층 위에 잔류하게 하는 나노구조체 단일층의 패턴화 방법.
  15. 제1층;
    제1층 위에 배치된 나노구조체의 단일층 배열; 및
    제1층 위에 배치된 레지스트
    를 포함하는 장치.
  16. 나노구조체 배열을 형성하는 방법으로서,
    제1층, 제2층 및 제1층과 제2층 사이의 공동을 포함한 장치를 제공하는 단계;
    용액을 공동 내로 유입시키는 단계로서, 상기 용액은 하나 이상의 용매 중에 분산된 나노구조체를 포함하는 것인 단계;
    용매의 적어도 일부를 공동으로부터 증발시킴으로써 나노구조체가 제1층 위에 배치된 배열로 조립되도록 하는 단계
    를 포함하는 나노구조체 배열의 형성 방법.
  17. 제1층, 제2층, 제1층과 제2층 사이의 공동, 하나 이상의 스페이서 및 하나 이상의 개공을 포함하고,
    하나 이상의 스페이서는 제1층과 제2층 사이에 위치되어 제1층과 제2층 사이에 거리를 유지하며,
    하나 이상의 개공은 공동과 외부 대기를 연결하고,
    공동은 나노구조체의 개체군에 의해 점유되는 것인 장치.
  18. 나노구조체 배열을 형성하는 방법으로서,
    표면상에 하나 이상의 수직 단절부를 포함한 고체 지지체를 제공하는 단계로서, 상기 단절부는 표면으로부터의 돌출부 또는 표면 내의 함몰부를 포함하고, 돌출부 또는 함몰부는 고체 지지체 상에서의 선결정된 위치에 있는 것인 단계;
    고체 지지체 상에 용액을 침착하는 단계로서, 상기 용액은 하나 이상의 용매 중에 분산된 나노구조체를 포함하는 것인 단계; 및
    용매의 적어도 일부를 증발시킴으로써 나노구조체가 돌출부 상에 또는 함몰부 내에 배치된 배열로 조립되도록 하는 단계
    를 포함하는 나노구조체 배열의 형성 방법.
  19. 표면상에 하나 이상의 수직 단절부를 포함한 고체 지지체로서, 상기 단절부는 표면으로부터의 돌출부 또는 표면 내의 함몰부를 포함하고, 상기 돌출부 또는 함몰부는 고체 지지체 상에서의 선결정된 위치에 있는 것인 고체 지지체; 및
    상기 돌출부 상에 또는 함몰부 내에 배치된 나노구조체의 개체군
    을 포함하는 장치.
  20. 기판; 및
    기판상에 배치된 2개 이상의 나노구조체 배열을 포함하고,
    각 나노구조체 배열은 기판 상에서의 선결정된 위치에 배치되며,
    각 나노구조체는 나노구조체의 표면과 결합되는 리간드를 포함한 코팅을 포함하고,
    리간드는 실세스퀴옥산을 포함하는 것을 특징으로 하는 장치.
  21. 제20항에 있어서, 배열을 포함한 나노구조체는 SiO2 쉘에 의해 싸여진 것인 장치.
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  24. 게이트 영역을 포함한 하나 이상의 트랜지스터를 포함하는 메모리 장치로서, 게이트 영역은 나노구조체의 단일층 배열에 의해 점유되고, 나노구조체는 루테늄 또는 이리듐을 포함하는 메모리 장치.
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