KR100953048B1 - 플래시 메모리 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 형성 방법에 관한 것으로, 싱글 게이트 구조를 갖는 플래시 메모리 소자의 게이트 패턴을 형성하기 위한 식각 공정시 반도체 기판 상에 터널 절연막 및 질화막을 균일한 두께로 잔류시킴으로써, 후속 이온 주입 공정시 일정한 깊이의 이온 주입을 실시하여 균일한 프로파일을 갖는 정션을 형성하여 셀의 문턱 전압을 일정하게 제어할 수 있는 플래시 메모리 소자의 형성 방법을 개시한다.
플래시, 싱글 게이트, 이온 주입, Rp
Description
도 1은 종래 기술에 따른 마노스 구조의 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 4는 본 발명의 일실시 예에 따른 마노스 구조의 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 질화막 103 : 블러킹 절연막
104 : 제1 금속막 105 : 폴리 실리콘막
106 : 제2 금속막 107 : 마스크 절연막
108 : 포토 레지스트 패턴
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 싱글 게이트 구조를 갖는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자에서 사용되는 폴리실리콘막을 플로팅 게이트로 사용하여 데이터를 저장하는 방식에서는 메모리가 고집적화되어 감에 따라 선 폭이 미세화되면서 기생 캐패시턴스(capacitance)가 발생하여 제품의 속도 및 안정성을 저해하는 문제가 발생한다.
최근에 상기와 같이 플래시 메모리의 단점들을 극복하기 위해 마노스(Metal Gate-Al2O3-Nitride-Oxide-Silicon, MONOS)형 플래시 메모리에 대한 연구가 활발히 진행되고 있다.
마노스(MANOS)형 플래시 메모리는 일반적으로 반도체 기판 상부에 산화막, 질화막, 산화막 및 금속 게이트막이 차례로 적층된 구조를 갖는다. 여기서, 질화막은 산화막들 사이에 샌드위치(sandwitch)되는 ONO 구조를 갖고, ONO 구조에서 질화막은 전하가 트랩핑되는 매체(electric charge trapping medium)로 사용된다. 전하 트랩핑 매체는 마노스(MANOS)형 플래시 메모리의 정보 저장을 위한 장소이다. 따라서, 질화막은 통상적인 플래시 메모리의 플로팅 게이트와 유사한 기능을 수행하는 구조물이다.
도 1은 종래 기술에 따른 마노스 구조의 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 질화막(12), 블러킹 절연막(13), 제1 금속막(14), 폴리실리콘 게이트(15), 제2 금속막(16), 마스크 절연막(17)을 순차적으로 적층하여 형성한다. 이 후, 포토 레지스트 패턴을 이용한 식각 공정을 진행하여 마스크 절연막(17), 제2 금속막(16), 폴리실리콘 게이트(15), 제1 금속막(14), 블러킹 절연막(13), 및 질화막(12)을 순차적으로 식각하여 게이트 패턴을 형성한다.
이 후, 이온 주입 공정을 실시하여 게이트 패턴 사이의 반도체 기판(10) 내에 정션 영역을 형성한다. 셀의 채널 길이(channel length)가 줄어들면서 단채널 효과(short channel effect)를 감소시키기 위해 저농도 도핑 드레인(lightly doped drain:LDD) 구조의 정션을 형성하는 것이 일반적이다. 저농도 도핑 드레인 구조는 낮은 이온 주입 에너지 및 저농도의 이온을 이용하여 형성하기 때문에 도면 1에서 보는 바와 같이 게이트 식각 공정 이후 게이트의 가장 자리 부근에 잔류하는 질화막(12) 및 산화막(11)의 두께 차이로 인해 이온이 반도체 기판(10)에 주입되는 깊이(Rp점)에 영향을 받게 되어 게이트 간 사이의 반도체 기판에서 Rp점이 위치에 따라 Rp(1), Rp(2), Rp(3) 등과 같이 차이가 발생할 수 있으며, 웨이퍼 내 위치 또는 웨이퍼 간 잔류하는 질화막(12) 및 산화막(11)의 두께에 따라 Rp점이 차이가 발생할 수 있다. 이는 이후 열처리 공정 진행 후 셀간의 소스 및 드레인 정션의 프로파일 차이를 발생시켜 셀의 문턱 전압(Vth)이 적절하게 조정되지 않으며, 셀간 문턱 전압 분포가 변화하여 MLC(multi-level chip) 적용에 부적합한 셀 특성을 가지게 된다.
본 발명이 이루고자 하는 기술적 과제는 싱글 게이트 구조를 갖는 플래시 메모리 소자의 게이트 패턴을 형성하기 위한 식각 공정시 반도체 기판 상에 터널 절연막 및 질화막을 균일한 두께로 잔류시킴으로써, 후속 이온 주입 공정시 일정한 깊이의 이온 주입을 실시하여 균일한 프로파일을 갖는 정션을 형성하여 셀의 문턱 전압을 일정하게 제어할 수 있는 플래시 메모리 소자의 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 형성 방법은 반도체 기판 상에 터널 절연막, 전하 저장층, 블러킹 절연막, 제1 금속막, 폴리실리콘막, 및 제2 금속막을 순차적으로 적층하는 단계와, 상기 제2 금속막, 및 상기 폴리 실리콘막을 선택적으로 식각하여 상기 제1 금속막을 노출시키는 단계와, 제1 식각 공정을 실시하여 노출된 상기 제1 금속막을 식각하는 단계와, 제2 식각 공정을 실시하여 상기 블러킹 절연막을 식각하여 게이트 패턴을 형성하는 단계, 및 이온 주입 공정을 실시하여 상기 전하 저장층 및 상기 터널 절연막이 잔류하는 상기 반도체 기판 내에 정션 영역을 형성하는 단계를 포함한다.
상기 터널 절연막은 열적 건식산화공정, 열적 습식산화공정 및 레디컬 산화 공정을 이용하여 형성하며, 상기 블러킹 절연막은 실리콘 옥사이드(SiO2), 및 고유전 물질인 알루미나(Al2O3), 탄탈륨 옥사이드(Ta2O5), 지르코늄 옥사이드(ZrO3), 하프늄 옥상이드(HfO2), 란타늄 옥사이드(La2O3), TiO2 (타이타늄 옥상이드), 스트 론튬 타이타나이트 옥사이드(SrTiO3)으로 형성한다. 상기 블러킹 절연막은 복합물 및 페롭스카이드 구조의 옥사이드와 강유전체를 사용하여 형성한다. 상기 제1 금속막은 TiN, TiCN, TaN, TaCN을 이용하여 형성한다. 상기 블러킹 절연막 및 상기 제1 금속막은 CVD (chemical vapor deposition), PVD (physical vapor deposition), ALD (atomic layer deposition) 방식을 이용하여 형성한다.
상기 제1 식각 공정은 Boron /Chlorine /Argon 가스를 주 혼합 가스로 하는 건조 식각 공정으로 진행하며, 상기 제2 식각 공정은 Boron /Chlorine /Carbon /Hydrogen 가스를 주 혼합 가스로 하는 건조 식각 공정으로 진행한다. 상기 제1 및 제2 식각 공정은 단원자 분자 가스 또는 이원자 분자 가스를 이용하며, 상기 제1 및 제2 식각 공정은 40 내지 120℃의 온도에서 실시한다.
상기 제2 식각 공정 이 후, 상기 이온 주입 공정 전에 세정 공정을 실시하여 상기 전하 저장층 상에 잔류하는 불순물을 제거하는 단계를 더 포함한다.
상기 이온 주입 공정은 P 또는 As 원소를 단일 또는 혼합하여 실시하며, 상기 이온 주입 공정은 15KeV~45KeV의 범위의 에너지를 사용하며 이온 주입 공정은 농도를 1.0E11~1.0E14 atom/cm2 으로 하여 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하 도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 내지 도 4는 본 발명의 일실시 예에 따른 마노스 구조의 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 전하 저장층(102), 블러킹 절연막(103), 제1 금속막(104), 폴리실리콘막(105), 제2 금속막(106), 마스크 절연막(107)을 순차적으로 적층하여 형성한다. 이 후, 포토 레지스트를 도포한 후, 노광 및 현상 공정을 실시하여 포토 레지스트 패턴(108)을 형성한다. 터널 절연막(101)은 열적 건식산화공정, 열적 습식산화공정 및 레디컬 산화공정을 적용하여 형성하는 것이 바람직하다. 블러킹 절연막(103)은 실리콘 옥사이드(SiO2), 및 고유전 물질인 알루미나(Al2O3), 탄탈륨 옥사이드(Ta2O5), 지르코늄 옥사이드(ZrO3), 하프늄 옥상이드(HfO2), 란타늄 옥사이드(La2O3), TiO2 (타이타늄 옥상이드), 스트론튬 타이타나이트 옥사이드(SrTiO3)으로 형성하는 것이 바람직하다. 또한 상술한 물질의 복합물 및 페롭스카이드 구조의 옥사이드와 강유전체를 사용하여 형성하는 것이 바람직하다. 제1 금속막(104)은 TiN, TiCN, TaN, TaCN을 이용하여 형성하는 것이 바람직하다. 블러킹 절연막(103) 및 제1 금속막(104)은 CVD (chemical vapor deposition), PVD (physical vapor deposition), ALD (atomic layer deposition) 방식을 이용하여 형성하는 것이 바람직하다.
도 3을 참조하면, 포토 레지스트 패턴(108)을 이용한 식각 공정으로 마스크 절연막(107), 제2 금속막(106), 및 폴리실리콘막(105)을 순차적으로 식각하여 제1 금속막(104)의 표면을 노출시킨다. 이 후, 노출된 제1 금속막(104)을 식각하여 블러킹 절연막(103)을 노출시킨다. 이때 식각 공정은 Boron/Chlorine/Argon 가스를 주 혼합 가스로 하는 건조 식각 공정으로 진행하는 것이 바람직하다. 각 가스는 단원자 분자 가스 또는 이원자 분자 가스를 이용하는 것이 바람직하다. 식각 공정은 40 내지 120℃의 온도에서 실시하는 것이 바람직하다. 이 후, 블러킹 절연막(103)을 식각하여 전하 저장층(102)을 노출시킨다. 이 때, 식각 공정은 Boron /Chlorine /Carbon /Hydrogen을 주 혼합 가스로 하는 건조 식각 공정으로 진행하는 것이 바람직하다. 각 가스는 단원자 분자 가스 또는 이원자 분자 가스를 이용하는 것이 바람직하다. 식각 공정은 40 내지 120℃의 온도에서 실시하는 것이 바람직하다. 이 후, 세정 공정을 실시하여 전하 저장층(102) 상의 잔류하는 불순물을 제거한다.
도 4를 참조하면, 전하 저장층(102) 및 산화막(101)이 반도체 기판(100) 상에 잔류하는 전체 구조 상에 이온 주입 공정을 실시하여 반도체 기판 내에 정션 영역을 형성한다. 이온 주입 공정은 P 또는 As 원소를 단일 또는 혼합하여 실시하는 것이 바람직하다. 이온 주입 공정 에너지는 15KeV~45KeV의 범위에서 진행하는 것이 바람직하다. 이온 주입 공정은 농도를 1.0E11~1.0E14 atom/cm2 으로 하여 실시하는 것이 바람직하다. 이온 주입 공정시 게이트 간의 반도체 기판(100) 상에 터널 절연막(101) 및 전하 저장층(102)이 일정한 두께로 잔류함으로써 이온이 반도체 기판(100)에 주입되는 깊이(Rp점)가 일정하게 형성된다. 따라서 후속 열처리 공정시 소스 또는 드레인 정션 영역의 프로파일이 균일하게 형성되어 셀의 문턱 전압이 일정하게 형성된다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 마노스 구조를 갖는 플래시 메모리 소자의 게이트 패턴을 형성하기 위한 식각 공정시 반도체 기판 상에 터널 절연막 및 전하 저장층을 균일한 두께로 잔류시킴으로써, 후속 이온 주입 공정시 일정한 깊이의 이온 주입을 실시하여 균일한 프로파일을 갖는 정션을 형성하여 셀의 문턱 전압을 일정하게 제어할 수 있다.
Claims (15)
- 반도체 기판 상에 터널 절연막, 전하 저장층, 블러킹 절연막, 게이트 전극을 순차적으로 적층하는 단계;상기 게이트 전극 및 블러킹 절연막을 식각하여 게이트 패턴을 형성하는 단계; 및이온 주입 공정을 실시하여 상기 전하 저장층 및 상기 터널 절연막이 잔류하는 상기 반도체 기판 내에 정션 영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극은 제1 금속막, 폴리 실리콘막, 및 제2 금속막을 순차적으로 적층하여 형성하는 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 게이트 패턴을 형성하는 단계는상기 제2 금속막 및 상기 폴리실리콘막을 선택적으로 식각하여 상기 제1 금속막을 노출시키는 단계;제1 식각 공정을 실시하여 노출된 상기 제1 금속막을 식각하는 단계;제2 식각 공정을 실시하여 상기 블러킹 산화막을 식각하여 상기 게이트 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 터널 절연막은 열적 건식산화공정, 열적 습식산화공정 및 레디컬 산화 공정 중 어느 하나의 공정 방식을 이용하여 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 블러킹 절연막은 실리콘 옥사이드(SiO2)와 고유전 물질을 이용하여 형성하며, 상기 고유전 물질은 알루미나(Al2O3), 탄탈륨 옥사이드(Ta2O5), 지르코늄 옥사이드(ZrO3), 하프늄 옥상이드(HfO2), 란타늄 옥사이드(La2O3), TiO2 (타이타늄 옥상이드), 스트론튬 타이타나이트 옥사이드(SrTiO3) 중 적어도 하나 이상의 복합체인 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 블러킹 절연막은 페롭스카이드 구조의 옥사이드와 강유전체를 사용하여 형성하는 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 제1 금속막은 TiN, TiCN, TaN, TaCN 중 어느 하나를 이용하여 형성하는 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 블러킹 절연막 및 상기 제1 금속막은 CVD (chemical vapor deposition), PVD (physical vapor deposition), ALD (atomic layer deposition) 중 어느 하나의 방식을 이용하여 형성하는 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 제1 식각 공정은 Boron /Chlorine /Argon 가스를 주 혼합 가스로 하는 건조 식각 공정으로 진행하는 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 제2 식각 공정은 Boron /Chlorine /Carbon /Hydrogen 가스를 주 혼합 가스로 하는 건조 식각 공정으로 진행하는 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 제1 및 제2 식각 공정은 단원자 분자 가스 또는 이원자 분자 가스를 이용하는 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 제1 및 제2 식각 공정은 40 내지 120℃의 온도에서 실시하는 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 제2 식각 공정 이 후, 상기 이온 주입 공정 전에 세정 공정을 실시하여 상기 전하 저장층 상에 잔류하는 불순물을 제거하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 이온 주입 공정은 P 또는 As 원소를 단일 또는 혼합하여 실시하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 이온 주입 공정은 15KeV~45KeV의 범위의 에너지를 사용하며 이온 주입 공정은 농도를 1.0E11~1.0E14 atom/cm2 으로 하여 실시하는 플래시 메모리 소자의 제조 방법.
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