TWI228766B - Semiconductor device and its manufacturing method - Google Patents

Description

1228766 玖、發明說明： 【發明所屬之技術領域】 本發明係有關一種半導體裝置及半導體裝置的製造方 法。 【先前技術】 近年來，頻繁地使用快閃記憶體作為半導體記憶裝置。 具有快閃記憶體的習知之半導體裝置示於圖14及圖1 5。 圖14及圖15係習知半導體裝置1〇〇之記憶體區域的放大剖 面圖。圖14所示之剖面相當於沿著圖1的χ_χ線之剖面，圖15 所示之剖面相當於沿著圖1的γ_γ線之剖面。 如圖14所示，在半導體基板10内設置有元件分離用的 STI(Shall〇w Trench Isolation)40。相鄰的STI40間具有元件 形成區域45。在元件形成區域45的表面上設置有閘極絕緣 膜20，在閘極絕緣膜2〇上形成有浮閘35。浮閘35係由摻雜 夕晶矽層30、60所構成。浮閘35的上面及側面藉由絕緣膜7〇 覆盍。藉此，浮閘35藉由絕緣膜包圍成為浮動狀態。絕緣 膜70係積層氧化矽膜、氮化矽膜及氧化矽膜而成之所謂〇n〇 月吴。在絕緣膜70上形成有控制閘極8〇。控制閘極8〇係由摻 雜多晶矽所構成。在控制閘極8〇上形成有矽化物（例如wsi) 層90在矽化物層9〇上設置有氮化矽膜％，更於氮化矽膜％ 上設有氧化矽膜98。 圖15係舁圖14所不的浮閘35及控制閘極8〇延伸之方向相 對在垂直方向切斷時的半導體裝置_之剖面圖。如圖15所 不’洋閘35及控制閘極8〇的側面形成有氧化矽膜99。 87349 1228766 繼而，參照圖17(A)及圖17(B)，簡單說明從形成氧化石夕 膜98後，習知半導體裝置100的製造方法。此外，圖i7(a) 及圖17(B)相當於沿著圖1的Y-Y線之剖面。 如圖1 7(A)所示，根據習知的方法，在形成氧化石夕膜9 8等 層之後，藉由微影及RIE(Reactive Ion Etching，反應性離子 蝕刻）圖案化氧化矽膜98及氮化矽膜95。繼而，以氮化碎膜 95做為遮罩，利用RIE法蝕刻矽化物層90、摻雜多晶石夕層（控 制閘極）80、絕緣膜70、摻雜多晶矽層30、60及閘極絕緣膜 20 〇 繼而，藉由使用RTO(Rapid Thermal Oxidation，快速熱氧 化）法在氧氣環境中進行熱處理，如圖1 7(B)所示，形成有氧 化矽膜99。 【發明内容】 【發明所欲解決之課題】 圖1 5所示的浮閘3 5及控制閘極8 0的邊界部c 1之放大或】面 圖顯示於圖16(B)。圖16(A)係RTO處理前的剖面圖，圖16(b) 係RTO處理後的剖面圖。 在RTO處理之前，如圖16(A)所示，使浮閘35、絕緣膜几 及控制閘極8 0之側面分別為於相同平面上。 但是，在RTO處理後，如圖16(B)所示，浮閘35的側面或 控制閘極80的側面上成長有相當的氧化矽膜99，而氕化矽 膜70b的側面大致未成長氧化矽膜。亦即，氧化矽膜99係局 部成長。因此，浮閘35及控制閘極80的側面之氧化矽膜厚 與氮化矽膜70b側面的氧化矽膜厚明顯不均勻。因而，氣化 87349 1228766 矽膜70b的側面斑逄 〃 $間35的側面或控制閘極80的侧面之間隔 d i變大。 由於在RTO處理I ^ 、 則間隔勾大致為〇但在RTO處理之後間隔 d i變大，因此邊发 ^ 1 # Ci的絕緣膜70端產生大的機械應力。 巧底力；1以浮閘35傳播到閘極絕緣膜20。一般，閘極絕緣 斗、"此係在浮閘3 5接受電荷時作為通道閘極氧化膜。 因而田應力作用於間極絕緣膜2G時，在間極絕緣膜2〇端 誘發電子畔。杜黑，± 1 , 、 …果產生兀件的臨限值變動或電荷的移動 度降低等之問題。 一般，如圖8所示，作用於閘極絕緣膜2〇的應力愈大，則 包子陈愈增加，如圖1G所示，與電子陈成正比之臨限的變 化1變大。因此’作用於閑極絕緣膜2G的應力變大較不理 想。 又，如圖9所示，在快閃記憶體等非揮發性半導體記憶裝 置中，藉由寫入/消去（以下亦稱做w/E(Write and Erase》w 反覆動作使臨限值電壓變化，係成為電子陈增加的主因。 因作用於閑極絕緣膜20的應力變大，使非揮發性半導體記 憶裝置的電子_變多。因此從±述觀點看來用於閉極 絕緣膜20的應力變大較不理想。 因此，本發明之目的在於提供一種作用於閘極絕緣膜的 應力低於以往，且被閘極絕緣膜捕獲的電子比以往少的半 導體裝置。 【用以解決課題之方案】 根據本發明之實族形態的半導體裝置，其特徵在於具備 87349 1228766 有·半導體基板；上述半導體表基板表面上所設置之第1絕 緣膜；在上述第1絕緣膜上所形成的第1閘極；在上述第1閘 極上具有依序積層第1種類的絕緣層、第2種類的絕緣層及 第1種類的絕緣層之三層構造的第2絕緣膜；以及上述第2絕 緣腱上所形成的第2閘極，包含上述第1閘極的側面或上述 第2閘極的側面之第丨平面、及包含上述第2種類的絕緣層側 面的第2平面之間的間隔為5 nm以下。 位於上述第1閘極的表面與上述第1閘極的側面之邊界的 第1端部的曲率半徑為丨nm以上較為理想。 位於上述第2閘極的表面與上述第2閘極的側面之邊界的 第2端部的曲率半徑為丨nm以上較為理想。 上述第1平面與上述第2平面之間的間隔為2 nm以上較為 理想。 上述罘1種類的絕緣層為氧化矽膜，上述第2種類的絕緣 層為氮化们《，第2絕緣膜係由該氧切膜及該氮化梦膜所 構成的ΟΝΟ膜較為理想。 j述第1閘極為可保持電荷的浮閘，上述第2閘極為控制 電荷佈植上述浮閘及控制電荷從該浮閘拉出之控制閘極的 非揮發性記憶體較佳。 根據本發明之實施形態的半導體裝置的M造方法，其特 徵在於具備有以下步驟：在半導體基板的表面上設置第㈣ 緣膜的步驟；在上述第㈣緣膜上沉積第旧極材料之步驟； 在上述第!閘極材料上設置依序積層第i種類的絕緣層、第2 種類的絕緣層、及第⑽類的絕緣層之三層構造的第2、絕緣 87349 1228766 膜< 步％，在上述第2絕緣膜上沉積第2閘極 =聊材料、上述第2絕緣膜及上述第〗二 目同圖案’形成由上述第i閘極材料構成的第1閑極以 〃上述第2閘極材料構成的第2閘極之勉刻步驟，·及在臭 二（03)環境中至少氧化上述第職的側面、上述第2閉極的 、面以及上述第2絕緣膜的側面之步驟。 根據本發明之實施形態的半導體裝置之製造方法，其特 徵在於具備有以下步驟：在半導體基板的表面上設置第w 緣膜的步驟；在上述第⑽緣膜上沉積第㈤極材科之步驟； 在上述第1閘極材料上設置依序積層第1種類的絕緣層、第2 種類的絕緣層、及第職的絕緣層之三層構造的第2絕緣 膜（步驟；在上述第2絕緣膜上沉積第2閘極材料之步驟； 將上述第2閘極材料、上述第2絕緣膜及上述^閘極材:触 刻成相同圖案，形成由上述請極材料構成的約閑極以 及由上述第2閘極材料構成的第2閘極之蝕刻步驟；及在氫 乱（H2j以及氧氣（〇2)環境中至少氧化上述第i閘極的側面、 上述第2閘極的側面以及上述第2絕緣膜的側面之步驟。 更在上述蝕刻步驟後，於氧氣（Ο。環境中至少乾氧化上 述第動的側面、上述第2間極的側面及上述第㈣缘膜的 側面之步驟；及在至少上述㈣極的側面、上述第2閑極 的側面及上述第2絕緣膜的側面沉積氧化膜的步驟較理相。 【實施方式】 ^ 以下，參照圖面說明本發明之實施形態。此外，本實施 形態並非用以限定本發明。 ' 87349 -10- 1228766 圖1係本發明之實施形態的半導體裝置200之記憶體區域 平面圖。在圖1的縱向交互延伸有能動區域A與元件分離區 域I。能動區域A係形成有記憶元件，相鄰的能動區域a藉由 元件分離區域I電性絕緣。閘極部G在能動區域A及元件分離 區域I上以橫切能動區域A與元件分離區域j的方式延伸。 圖2係沿著圖1的X-X線之半導體裝置2〇〇的剖面圖。元件 分離區域I係形成有STI240，能動區域A形成有元件形成區-域 245。 半導體裝置200係具有以下構件：半導體基板21〇、設置 在半導體基板210的表面上之閘極絕緣膜22〇、形成於閘極 絕緣膜220上的浮閘235、設置在浮閘235的表面上之絕緣膜 270、形成於絕緣膜270上的控制閘極280、設置在控制閘極 280上的矽化物層29〇、設置在矽化物層29〇上的氮化矽膜 295、以及設置在氮化矽膜295上的氧化矽膜298。 浮閘235藉由閘極絕緣膜22〇、STI24〇及絕緣膜27〇包圍成 · 為與半導體基板210或控制閘極280絕緣之浮動狀態。藉由 · 將某電位供給控制閘極280，以閘極絕緣膜220作為通道將 電荷從元件形成區域245取入至浮閘235。藉此進行資料的 寫入。藉由保持該電荷記憶資料。 另外’藉由進行資料寫入時將逆極性的電位供給控制閘 極280 ’以閑極絕緣膜220作為通道將電荷從浮閘235排出至 疋件形成區域240。藉此，進行資料的消去。 如此’資料的寫入及消去（W/E)係電荷以閘極絕緣膜220 '、'、、〔而進行。據此’閘極絕緣膜2 2 〇亦稱為通道閘極絕 87349 -11 - 1228766 緣膜。 圖3係沿著圖1的γ-γ線之半導體裝置2〇〇的剖面圖。由於 Υ-Υ線係橫切圖1所示的閘極部G，因此圖3表示複數個閘極 部G的剖面。浮閘235的側面及控制閘極280的側面形成有氧 化矽膜298。此外，元件形成區域245形成有擴散層（未圖示）。 繼而’說明半導體裝置200之製造方法。從圖4(A)至圖4(F) 及圖5(A)至圖5(C)係依步驟順序顯示半導體裝置2〇〇之製造 方法的元件剖面圖。此外，圖4(A)至圖4(F)所示之剖面圖， 相當於沿著圖1之Χ_Χ線的剖面圖。 參照圖4(A) ’首先氧化半導體基板21〇的表面，形成約8 nm 厚度之閘極絕緣膜220。繼而，在閘極絕緣膜220上使用1_^- CVD(Low Pressure-Chemical Vapor Deposition)，積層約40 nm厚度的摻雜多晶碎層230、約90 nm厚度的氮化碎膜232、 及約23 0 nm厚度之氧化矽膜234。 然後’利用微影技術使抗蝕劑形成特定圖案，以該抗姓 劑作為遮罩藉由RIE法蚀刻氧化5夕膜23 4、氮化>5夕膜23 2、摻 雜多晶矽層230、閘極絕緣膜220及半導體基板210。藉此， 如圖4(A)所示，在半導體基板2 10形成有溝渠205。 然後’使用 RTO(Rapid Thermal Oxidation)法，在氧氣環 境中進行熱處理，在溝渠2 0 5内所露出的石夕側壁上形成約6 nm厚度之氧化矽膜23 8。 繼而，使用HDP(High Density Plasma，高密度電漿）法， 沉積約550 nm厚度的氧化矽膜236。 如圖 4(B)所示，藉由 CMP(Chemical Mechanical Polishing) 87349 -12- 1228766 法削薄使氧化矽膜236平坦化至氮化矽膜232露出為止。之 後，在氮氣環境下進行熱處理。 如圖4(C)所示，以氮化矽膜232作為遮罩，藉由緩衝用氟 酸（BHF)蝕刻氧化矽膜236約10 nm。繼而，藉由燐酸處理除 去氮化矽膜232。如此，形成STI240。 如圖4(D)所示，藉由LP-CVD積層約60 nm厚度之摻雜多 晶矽層260、約130 nm厚度之氧化矽膜262。然後，使用微 影技術及RIE法圖案化氧化矽膜262。再者，藉由LP-CVD沉 積約45 nm厚度之氧化矽膜264。 如圖4(E)所示，使用全面回#法蚀刻氧化石夕膜264。然後， 以殘存的氧化矽膜264及氧化矽膜262作為遮罩，藉由RIE法 蝕刻摻雜多晶矽層260。 參照圖4(F)，在蝕刻摻雜多晶矽層260後，除去氧化矽膜 264及氧化矽膜262，藉由LP-CVD法沉積約17 nm厚度之絕 緣膜270。絕緣膜270係依序沉積約5 nm厚度之氧化矽膜、 約7 nm厚度之氮化ί夕膜及約5 nm厚度的氧化X夕膜所形成的 三層構造之膜（以下亦稱為ΟΝΟ膜270)。藉此，使相鄰的浮 閘235電性絕緣。 在形成ΟΝΟ膜270之後，藉由LP-CVD法沉積約80 nm厚度 之摻雜多晶矽層280。然後，藉由PVD(Physical Vapor Deposition，物理氣相沉積）法，沉積約70 nm厚度的碎化物 層（例如WSi膜）290。再藉由LP-CVD法沉積約300 nm厚度之 氮化矽膜295。 然後，加工氮化矽膜295等。但是，該步騾未顯示如圖4 87349 -13- 1228766 所7F的剖面，因此在圖5(A)至圖5(c)中進行說明。圖5(a)至 圖5(C)所示的剖面圖係相當於沿著圖i的γ-γ線之剖面圖。 圖5(A)係表示沉積氮化矽膜295之後的元件剖面圖。 參照圖5(B) ’藉由微影技術及尺比法蝕刻氮化矽膜295。再 以氮化矽膜295作為遮罩並藉由RIE法蝕刻矽化物層29〇、摻 雜多晶矽層280、ΟΝΟ膜270、摻雜多晶矽層260、23〇及氧化 石夕膜23 6。藉此，形成閘極部〇(參照圖1)。 如圖5(C)所不’分別氧化氮化矽膜295、矽化物層29〇、摻 雜多晶矽層（控制閘極）28〇、〇]^〇膜27〇、摻雜多晶矽層26〇、 23 0及氧化矽膜236的側面（以下亦稱為閘極氧化）。在該閘極 氧化中’採用以氫根為主的氧化種之臭氧〇3氧化。以此方法 形成圖2及圖3所示的半導體裝置2〇〇。以上述方法製造出半 導體裝置200。 圖6(A)及圖6(B)係臭氧（〇〇氧化處理前後之圖3所示的浮 閘235與控制閘極280之邊界部（：2的放大剖面圖。圖6(A)係臭 氧氧化處理前之邊界部C2的放大剖面圖，圖6(B)係臭氧氧化 處理後之邊界部C2的放大剖面圖。 在氧化處理之前，如圖6(A)所示，控制閘極280的側面及 浮閘23 5的側面與氮化矽膜270b的側面位於相同平面内。 如習知所述，在閘極氧化步驟使用rT〇法進、行乾氧化時， 不氧化氮化矽膜70b的側面（參照圖16(B))。但是，根據本實 施形態’由於在閘極氧化步驟使用臭氧氧化，因此在閘極 氧化處理後’如圖6(B)所示，亦氧化ΟΝΟ膜270中氮化矽膜 2 7 0 b之側面。因而，包含控制閘極2 8 〇的侧面及浮閘2 3 5侧 87349.doc -14- 1228766 面之平面Pi與ΟΝΟ膜270中包含氮化石夕膜27Ob侧面的平面P2 之間的間隔d2比以往的間隔屯小。據此，根據本實施形態， 在氧化處理後，作用於ΟΝΟ膜270的端部之應力小。 如此，藉由強制氧化氮化矽膜27〇b的側面，可防止在〇Ν〇 膜270端部的氧化膜之薄膜化。結果，降低作用於〇Ν〇膜27〇 之端部的應力，更可降低作用於閘極絕緣膜22〇之應力。 在本實施形態中，在閘極氧化步騾採用臭氧〇3氧化。然 而’採用在高溫下使氫A與氧〇2反應生成氧根的氧化方法 取代臭氧03氧化，亦可獲得相同的功效。 圖7係以保持定電流應力時間與該定電流之方式施加於閘 極的電壓Vg之一般圖表。在閘極絕緣膜22〇施加約〇.ια/咖2 的足電流應力約20秒。即，在閘極絕緣膜22〇佈植約2c/cm2 的電荷。 一般而言，當加長定電流應力時間t時，¥§暫時降低，隨 即上升。此時將Vg的最小值設為Vmin，當時間t*2〇秒時， Vg设為V20S。電子阱定義為V20s-Vmin。 圖8係作用於閘極絕緣膜22〇的機械應力與電子阱△ v#的 關係之一般圖表。可知作用於閘極絕緣膜22〇的應力與電子 阱△ Vge成正比。由於本實施形態之半導體裝置2〇〇作用於 間極絕緣膜220的應力小於習知例，因此閘極絕緣膜22〇的 電子阱△ Vge比習知例少。 圖9係表示在半導體記憶裝置中，寫人/消去的次數即戮 耐性與記憶元件之臨限值電壓之關係的—般圖4。從該圖 表可知，當寫入/消去的次數變多時，記憶元件在進行寫入 87349 -15- 1228766 時的臨限值電壓將產生變化。由於半導體裝置200作用於閘 極絕緣膜220的應力小於習知例，因此即使寫入/消去的次 數變多，電子阱AVge亦少。因此，根據本實施形態，可獲 得臨限值電壓的變化△ Vth比習知例小的效果。 圖10係表示周邊電路元件之電子阱△ Vge與臨限值電壓的 變化△ Vth之關係圖表。從該圖表可知，電子阱△ vge與臨 限值電壓的變化△ Vth之關係成正比。根據本實施形態，由 於作用於閘極絕緣膜220的應力小於習知例，因此電子陈△ Vge變少。因此，即使在具有閘極絕緣膜220的周邊電路元 件中，亦可獲得臨限值電壓的變化△ Vth小的功效。 圖11係比較圖6(B)所示的間隔d2與圖16(B)所示的間隔a 之圖表。該圖表的橫軸係表示閘極氧化步驟所插入的試驗 片（TP)所形成的氧化膜厚。縱軸係表示間隔七或間隔t。可 清楚得知間隔七小於間隔勾。亦即，可知在本實施形態中， 作用於閘極絕緣膜220的應力小於作用於習知之閘極絕緣膜 20的應力。 此外’一般而言，將TP的氧化膜厚設為6 nm以下時，被 閘極絕緣膜220捕獲的電子變多。又，將τρ的氧化膜厚設為 12 nm以上時，由於必須進行較長時間之高溫熱處理，因此 谷易在閘極絕緣膜22 0產生缺陷。因而，τρ的氧化膜厚從約 6 nm至約12 nm較為理想。 由於TP的氧化膜厚以約6 nm以上且約12 nm以下較佳，因 此可導出間隔七為約2 nm以上且5 nm以下較為理想。 又’圖6(B)的虛線圓圈所示的浮閘235及控制閘極28〇個 87349 -16- 1228766 力1J的端邵C3及(1；4的曲率半徑約為1 nm以上。藉由端部〇3及c4 的曲率半徑變大，可緩和集中於浮閘235之端部及控制閘極 2 8 0之端部的電場。因此，難以破壞on〇膜2 7〇。 圖12係端邵C3及C：4之曲率半徑與其最大電場強度的關係 圖表。當端部Cs及C：4的曲率半徑變小時，電場的指數函數 變大。當浮閘的端部及控制閘極的曲率半徑約未滿1 nm時， 所謂約20MV/cm以上非常高的電場將施加在浮閘的端部與 控制閘極的端部之間。 藉由端部Cs及C：4的曲率半徑約1 nm以上，使施加在浮閘 235的端邵及控制閘極280的端部之電場成為約15Mv/cm以 下。因此，難以破壞ΟΝΟ膜270。最理想的狀態係端部〇3及 C：4的曲率半徑約3 nm至約4 nm，施加在浮閘235的端部及控 制閘極280的端邵之電場設為約1 〇Mv/Cm以下。因此，更難 以破壞ΟΝΟ膜270。此外，圖12係表示〇N〇膜27〇的厚度約 為7 nm之在浮閘235的平坦部與控制閘極28〇的平坦部之間 施加約5MV/cm的電場時之圖表。 圖13係本發明之第2實施形態的半導體裝置3〇〇之剖面 圖。本實施形態之平面圖係與圖丨所示的第丨實施形態相同。 又，沿著本實施形態之X-X線的剖面圖與圖2所示的第1實施 形態相同。圖13所示的剖面圖與沿著圖1所示的平面圖之1 Y線的剖面圖相當。 半導體裝置300的製造方法係與圖4(A)至圖5(B)的半導體 裝置200的製造方法相同。在圖5(B)的步驟之後，在氧氣= 境中藉由RTO法進行閘極氧化。此時，沿著旧所示的平面 87349 -17- 1228766 圖之Y-Y線的半導體裝置300的剖面圖與圖i 7(B)所示的剖面 圖相同。 然後，如圖13所示，藉由LP-CVD形成氧化矽膜301。這 是為了防止因臭氧（〇3)氧化使矽化物層（WSi層）290異常氧化 之緣故。然後，更使用作為主要氧化種的臭氧氧化，以問 極氣化氧基。藉由該臭氧氧化加熱處理氧化珍膜3 〇 1，又， 藉由該臭氧氧化來氧化ΟΝΟ膜270的端。藉此，以虛線圓圈 表示的邊界邵C：5成為與圖6(B)所示的剖面圖相同的剖面 圖。因而，第2實施形態之半導體裝置3〇〇亦具有與第1實施 形態之半導體裝置200相同的功效。 雖有因臭氧氧化異常氧化矽化物層29〇之情況，但根據本 貫知形悲’由於在臭氧氧化步驟之前藉由LP_cvd法形成氧 化矽膜301，因此不會因為臭氧氧化而異常氧化矽化物層 290。再者，根據本實施形態，在氧氣環境中藉由rt〇法進 仃閘極氧化。藉此，消滅在浮閘235的端部附近的閘極絕緣 膜220所產生的缺陷，結果，可降低閘極絕緣膜22〇的電子 阱。又，亦有排除閘極絕緣膜22〇内的氫之效果。再者，由 於RTO法之溫度高於臭氧氧化，因此與未使用rt〇法之第1 貫施形態比較，亦具有所謂使矽化物層29〇低電阻化之效 果。 此外，在本實施形態中，雖在閘極氧化使用臭氧氧化， ㈣可採用在高溫下使_2)與氧（〇2)反應生成氧根的氧化 方法，取代臭氧（〇3)以獲得與本實施形態相同的功效。 【發明之功效】 87349 -18- 1228766 根據本發明之半導體裝置，作用於閘極絕緣膜之應力比 白7知低’且被閘極絕緣膜捕獲的電子比習知少。 根據本發明之半導體裝置的製造方法，可製作出作用於 閘極絕緣膜之應力比習知低，且被閉極絕緣膜捕獲的電予 比習知少的半導體裝置。 【圖式簡單說明】 圖1係本發明之實施形態的半導體裝置200之記憶 平面圖。 气 圖2係沿著圖之半導體裝置2〇〇的剖面圖。 圖3係沿著^的丫-丫線之半導體裝置2〇〇的剖面圖。 圖4(A)至（F)係依照步驟順序表示半導體裝 法之元件剖面圖。 、万

、圖5(A)至(C)係依照步驟順序表示半導體裝置的 方法之元件剖面圖。 A 圖6(A)及（B)係圖3所示的邊界部^之放大剖面圖。 圖7係定電流應力時間與電子味的量之圖表。 圖8係作用於閘極絕緣膜 的機械應力與電子阱△ Vge的 關係 < 一般圖表。 B 1 圖9係表不w / e與記情晋#分丛、 圖表。 臨限值電壓之關係的一般 圖1〇係表示周邊電路元件 树 包子阱△ Vge與臨限值電壓的

k化△ Vth之關係圖表。 土 J 圖11係比較間隔d2與間隔\之圖表。 圖12係端部C &C之曲 曲牟+徑與其之最大電場強度的關 87349 -19- 1228766 係圖表。 圖13係本發明之第2實施形態的半導體裝置3〇〇之剖面 圖。 圖14係習知的半導體裝置1〇〇之記憶體區域的放大剖面 圖0 圖1 5係習知的半導體裝置1 〇〇之記憶體區域的放大剖面 圖。 圖16(A)及（B)係圖15所示的邊界部€1之放大剖面圖。

圖17(A)及（B)係習知的半導體裝置1〇〇的製造方法之元件 剖面圖。 【圖式代表符號說明】 200、300半導體裝置 210半導體基板 220閘極絕緣膜 230、260摻雜多晶矽層 232、295、270b 氮化矽膜

234、236、238、262、264、298、270a、270c、301 氧化矽膜 240 STI 245元件形成區域 270絕緣膜ΟΝΟ膜 2 8 0控制閘極 290矽化物層 Ρ1 、 平面 d2、di間隔 87349.doc 20-

Claims (1)

1228766 拾、申請專利範園： 1· 一種半導體裝置，其具備有： 半導體基板； 上述半導體表基板表面上所設置之第丨絕緣膜； 在上述第1絕緣膜上所形成的第丨閘極； 在上述第1閘極上具有依序積層第1種絕緣層、第2種絕 緣層及第1種絕緣層之三層構造的第2絕緣膜；以及 上述第2絕緣膜上所形成的第2閘極， 包含上述第1閘極的側面或上述第2閘極的側面之第i平 面、與包含上述第2種絕緣層側面的第2平面之間的間隔係 5 nm以下。 2·如申請專利範圍第1項之半導體裝置，其中位於上述第1閘 極表面與上述第1閘極側面之邊界的第1端部曲率半徑為J nm以上。 3.如申請專利範圍第1項之半導體裝置，其中位於上述第2閘 極底面與上述第2閘極側面之邊界的第2端部曲率半徑為j nm以上。 4·如申請專利範圍第1項之半導體裝置，其中上述第丨平面與 上述弟2平面之間的間隔為2 nm以上。 5. 如申請專利範圍第1至4項中任一項之半導體裝置，其中 上述第1種絕緣層為氧化矽膜，上述第2種絕緣層為氮化珍 膜’第2絕緣膜係由該氧化矽膜及該氮化矽膜所構成的 ΟΝΟ 膜。 6. 如申請專利範圍第1至4項中任一項之半導體裝置，其為一 87349 1228766 非揮發性記憶體 閘， 其中，上述第1閘極為可保持電荷的浮 二述，極為控制電荷佈植上述浮閑及控制電荷從該 /于閘拉出的控制閘極。 7· -種半導體裝置之製造方法，其具備以下步驟： 在半導體基板的表面上設置第1絕緣膜的步驟； 在上述第1絕緣膜上沉積第1閘極材料之步驟； 在上述第1閘極材料上設置依序積層第⑽絕緣層、第2 種絕緣層、及第！種絕緣層之三層構造的第2絕緣膜之步 驟； 在上述第2絕緣膜上沉積第2閘極材料之步驟； 將上述第2閑極材料、上述第2絕緣膜及上述請梓材 料触刻成相同圖案，形成包含上述第旧極材料的第㈣極 以及包含上述第2閘極材料的第2閘極之姓刻步驟，•及 在臭氧(03)環境中至少氧化上述第，極的側面、上述 第2閘極的側面以及上述第2絕緣膜的側面之步驟。 8.種半導姐裝置之製造方法，其具備以下步驟： 在半導體基板的表面上設置第丨絕緣膜的步驟； 在上述第1絕緣膜上沉積第1閘極材料之步驟； 在上述第旧極材料上設置依序積層第⑽絕緣層、第2 種絕緣層、及第i種絕緣層之三層構造的第2絕緣膜之步 驟； 在上述第2絕緣膜上沉積第2閘極材料之步驟； 將上述第2閉極材料、上述第2絕緣膜及上述第丨閘極材 87349 -2- ㈣766 科蝕刻成相同圖案，形成 以及包含上述第動材;:咖材料的第_ 在氫氣（H2)及氧氣（0)環户/極1刻步驟，·及 至少氧化上述第 驟。 上述弟2絕緣膜之側面之步 、^述㈣步驟之後1氧氣（〇2)環境中至少乾氧化上

迟第1閘極的側面、上述第2閘極的側面以及上述第2絕緣 膜:的側面之步驟，· 土 >上述第1閘極的側面、上述第2閘極的側面以及 上述第2絕緣膜的側面沉積氧化膜的步驟。 87349