JPH0468539A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、半導体装置の製造方法シこ関し、特に、いわ
ゆるヘリノドコンタクト（ｂｕｒｉｅｄ　ｃｏｎｔａｃ
ｔ）を用いる半導体装置の製造方法に関するものである
。

（発明の概要〕 本発明は、その表面に素子間分離用絶縁膜及びゲート絶
縁膜が選択的に形成され、素子間分離用絶縁膜とゲート
絶縁膜との間にヘリノドコンタクト部が形成された半導
体基板上に第１の導体膜及びその上層部が金属を含有す
る第２の導体膜を形成し、第１の導体膜及び第２の導体
膜をバターニングすることによりゲート電極を形成する
ようにした半導体装置の製造方法において、第２の導体
膜の形成前にヘリノドコンタクト部における少なくとも
素子間分離用絶縁膜の端部の下側の部分の半導体基板中
にこの半導体基板と逆導電型の不純物をイオン注入し、
またはヘリノドコンタクト部における第２の導体膜の上
層部のうちの少なくとも素子間分離用絶縁膜の端部に対
応する部分を除去することによって、第２の導体膜と半
導体基板とのショートを防止することができるようにし
たものである。

〔従来の技ｆＮ） ベリノドコンタクトは、例えばＭＯＳスタティックＲＡ
Ｍなどにおいて、ゲート電極を半導体基板中に形成され
た拡散層にコンタクトさせる場合に用いられている。従
来、多結晶シリコン（Ｓｉ）膜により形成されるゲート
電極のへリントコンタクトをとる場合に、ヘリノドコン
タクト用のコンタクトホール形成部以外の部分のゲート
絶縁膜の表面をあらかじめ多結晶Ｓｉ膜で覆っておくこ
とにより、ヘリノドコンタクト用のコンタクトホール部
の表面に形成される自然酸化膜を除去するためのライト
エツチング時にゲート絶縁膜がエンチングされるのを防
止する技術が知られている（例えば、特開昭６２−１２
１２５号公報及び特開昭６２−３７９６７号公報）。

ところで、近年では、ゲート電極をポリサイド膜（不純
物がドープされた多結晶Ｓ１膜上に高融点金属シリサイ
ド膜を重ねた膜）により形成することが多（なってきて
いる。第１２図はこのようにゲート電極をポリサイド膜
により形成する場合に上記特開昭６２−３７９６７号公
報に開示された技術を通用したときのゲート電極形成後
の状態を示す。この半導体装置の製造方法は次の通りで
ある。すなわち、第１２図に示すように、まず例えばＰ
型Ｓ１基板１０１０表面にＬＯＣＯ３法により素子間分
離用のフィールド酸化膜１０２を形成する。これと同時
に、あらかじめｐ型Ｓｉ基板１０１中に選択的にイオン
注入されてあったｐ型不純物が拡散して例えばＰ゛型の
チャネルストップ領域ｌＯ３がフィールド酸化膜１０２
の下側に形成される。次に、フィールド酸化膜１０２で
囲まれた活性領域の表面にゲート酸化膜１０４を形成す
る。

次に、全面に多結晶Ｓｉ膜１０５を形成した後、この多
結晶Ｓｉ膜１０５に不純物をドープして低抵抗化する。

次に、この多結晶Ｓｉ膜１０５上に、ヘリノドコンタク
ト部に対応する部分が開口した所定形状のレジストパタ
ーン（図示せず）を形成する。

次に、このレジストパターンをマスクとして多結晶Ｓｉ
膜１０５をエツチングした後、レジストパターンを除去
する。次に、このようにしてバターニングされた多結晶
Ｓｉ膜１０５をマスクとしてゲート１化Ｒ１０４及びフ
ィールド酸化膜１０２をエツチングする。これによって
、ヘリノドコンタクト用のコンタクトホールＢＣ’が形
成される。次に、全面に多結晶Ｓｉ膜１０６を形成した
後、この多結晶Ｓｉ膜１０６上に例えばタングステンシ
リサイド（ＷＳｉ、　）膜１０７を形成する。次に、こ
れらのＷＳｉＸ膜１０７及び多結晶Ｓｉ膜１０６をエツ
チングにより所定形状にバターニングしてゲート電極Ｇ
′を形成する。なお、符号１０８は不純物がドープされ
た多結晶Ｓｉ膜１０６からｐ型Ｓｉ基板１０１中への不
純物拡散またはイオン注入により形成されたｎ゛型の半
導体領域を示す。

〔発明が解決しようとする課題〕

第１２図において、ヘリノドコンタクト用のコンタクト
ホールＢＣ’の部分のフィールド酸化膜１０２上には、
多結晶Ｓｉ膜１０５がなく、ｗｓｉＸ膜１０７の下側の
多結晶Ｓｉ膜は多結晶Ｓｉ膜１０６だけである。ところ
で、設計ルールがサブミクロン以下の半導体装置におい
ては、ポリサイド膜の膜厚は２０００人程度付着さくな
り、多結晶Ｓｉ膜１０５．１０６の膜厚はいずれも数百
人程度となるが、この場合には次のような問題が生じる
。すなわち、Ｗ　Ｓ　ｉ　ｘ膜１０７の下側の多結晶５
ｉｉｉｌＯ６の膜厚が例えば８００人程付着下に小さく
なると、熱処理時に生じるＷ　Ｓ　Ｉ　Ｘ膜１０７中の
Ｗの拡散をその下側の多結晶Ｓｉ膜１０６で阻止するこ
とができなくなる。この結果、Ｗ　Ｓ　ｉ、膜１０７中
のＷが多結晶Ｓｉ膜１０６を通ってこの多結晶Ｓｉ膜１
０６の下側のフィールド酸化膜１０２中に拡散し、フィ
ールド酸化膜１０２の膜質が劣化してしまう（第１２図
においてフィールド酸化膜１０２中に拡散したＷを×で
示す）。

一方、ＬＯＣＯ３法のようなフィールド酸化膜１０２の
端部にバーズビークが形成される素子間分離技術を用い
た場合には、フィールド酸化膜１０２はそのバーズビー
ク先端に向かって膜厚が徐々に減少する構造となるので
、Ｗの拡散によるフィールド酸化膜１０２の膜質の劣化
はこのバーズビーク部ではより顕著となる。ところで、
第１２図に示すように、ｎ゛型の半導体領域１０８はフ
ィールド酸化膜１０２のバーズビーク部の下側まで十分
には形成されていない。この結果、Ｗの拡散により膜質
が劣化したフィールド酸化膜１０２がバイアスストレス
により経時劣化を起こし、遂には寿命により絶縁破壊に
至る。そして、上述のようにｎ゛型の半導体領域１０８
が形成されていない所では、Ｗ　Ｓ　ｉ、ｘ膜１０７及
び多結晶Ｓｉ膜ｉ。

６とＰ型Ｓｉ基板１０１とがショートしてしまい、リー
ク電流を発生してしまうという問題がある。

従って本発明の目的は、ポリサイド膜のような上層部が
金属を含む導体膜によりゲート電極を形成する場合に、
この導体膜と半導体基板とのンヨートを防止することが
できる半導体装置の製造方法を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、第１の発明は、半導体装置
の製造方法において、その表面に素子間分離用絶縁膜（
２）及びゲート絶縁膜（４）が選択的に形成され、素子
間分離用絶縁膜（２）とゲート絶縁１１ＩＩ（４）との
間にベリッドコンタクト部が形成された第１導電型の半
導体基板（１）上に第１の導体膜（５）を形成し、ベリ
ッドコンタクト部における少なくとも素子間分離用絶縁
膜（２）の端部の下側の部分の半導体基板（１）中に第
２導電型の不純物をイオン注入し、その上層部が金属を
含有する第２の導体膜（８，９）を形成し、第１の導体
膜（５）及び第２の導体膜（８，９）をパターニングす
ることによりゲート電極（Ｃ，）を形成するようにして
いる。

また、第２の発明は、半導体装置の製造方法において、
その表面に素子間分離用絶縁膜（２）及びゲート絶縁膜
（４）が選択的に形成され、素子間分離用絶縁膜（２）
とゲート絶縁膜（４）との間にベリッドコンタクト部が
形成された半導体基板（１）上に第１の導体膜（５）を
形成し、その上層部が金属を含有する第２の導体膜（８
，９）を形成し、ベリッドコンタクト部における第２の
導体膜（８，９）の上層部のうちの少なくとも素子間分
離用絶縁膜（２）の端部に対応する部分を除去し、第１
の導体膜（５）及び第２の導体膜（８，９）をパターニ
ングすることによりゲート’ＱｔＦｉ（Ｇ）を形成する
ようにしている。

〔作用〕

上述のように構成された第１の発明の半導体装置の製造
方法によれば、ベリッドコンタクト部における少なくと
も素子間分離用絶縁膜（２）の端部の下側の部分の半導
体基板（１）中に第２導電型の不純物をイオン注入する
ようにしているので、このベリッドコンタクト部におけ
る少なくとも素子間分離用絶縁膜（２）の端部の下側の
部分には第２導電型の半導体領域（７）が形成されるこ
とになる。これによって、第２の導体膜（８，９）の上
層部（９）からの金属の拡散により素子間分離用絶縁膜
（２）の膜質の劣化が生じても、第２の導体膜（８，９
）と半導体基板（１）とのショートが生じるおそれはな
くなる。

また、上述のように構成された第２の発明の半導体装置
の製造方法によれば、ベリッドコンタクト部における第
２の導体膜（８，９）の上層部（９）のうちの少なくと
も素子間分離用絶縁膜（２）の端部に対応する部分を除
去するようにしているので、このヘリノドコンタクト部
における素子間分離用絶縁膜（２）の端部に第２の導体
膜（８，９）の上層部（９）から金属が拡散するおそれ
がなくなる。これによって、第２の導体膜（８，９）の
上層部（９）からの金属の拡散により素子間分離用絶縁
膜（２）の膜質の劣化が生しることがなくなり、従って
第２の導体膜（８，９）と半導体基板（１）とのショー
トが生じるおそれもなくなる。

〔実施例〕

以下、本発明の実施例について図面を参照しながら説明
する。なお、実施例の企図において、同一の部分には同
一の符号を付す。

第１図Ａ〜第１図りは本発明の第１実施例によるＭＯ３
ＬＳＩの製造方法を示す。

この第１実施例においては、第１図Ａに示すように、ま
ず例えばｐ型Ｓｉ基板のような半導体基板１の表面に例
えばＬＯＣＯ３法によりＳｉＯ□膜のようなフィールド
酸化膜２を選択的に形成して素子間分離を行う。これと
同時に、あらかじめ半導体基板１中に選択的にイオン注
入されてあった例えばホウ素（Ｂ）のようなＰ型不純物
が拡散巳てフィールド酸化膜２の下側二こ例えばｐ゛型
のチャネルストンプ領域３が形成される。次に、フィー
ルド酸化Ｍ２で囲まれた活性領域の表面に熱酸化法によ
りＳｉＯ□膜のようなゲート酸化膜４を形成する。次に
、ＣＶＤ法により全面に多結晶Ｓ１膜５を形成じた後、
この多結晶Ｓｉ膜５に例えばリン（Ｐ）のような不純物
を熱拡散法やイオン注入法によりドープして低抵抗化す
る。次に、この多結晶Ｓｉ膜５上に、ヘリノドコンタク
ト部に対応する部分が開口した所定形状のレジストパタ
ーン６をリソグラフィーにより形成する。この後、この
レジストパターン６をマスクとしてヘリノドコンタクト
部にｎ型不純物、例えばＰをイオン注入する。

以下においては、このヘリノドコンタクト部へのイオン
注入を補償イオン注入という。この場合、このＰの補償
イオン注入は、フィールド酸化膜２のバーズビーク部の
下側の半導体基板１中；こＰがイオン注入されるような
高いエネルギーで行われる。具体的には、このＰの補償
イオン注入のエネルギーは例えば１２０ｋｅＶ程度とし
、ドーズ量は例えば２　Ｘ　１０　”ｃｍ−”程度とす
る。このＰの補償イオン注入によって、ヘリノドコンタ
クト部におけるフィールド酸化膜２のバーズビーク部の
下側及びゲート酸化膜４の下側の部分の半導体基板１中
に例えばｎ−型の補償イオン注入領域７が形成される。

次に、レジストパターン６をマスクとして例えば反応性
イオンエツチング（ＲＩＥ）法によりヘリノドコンタク
ト部の多結晶Ｓｉ膜５をエツチング除去した後、引き続
いてヘリノドコンタクト部のゲート酸化膜４をエツチン
グ除去する。これによって、第１図Ｂに示すように、ベ
リッドコンタクト用のコンタクトホールＢＣが形成され
る。この後、レジストパターン６を除去する。

次に、第１図Ｃに示すように、ＣＶＤ法により全面シこ
多結晶Ｓｉ膜８を形成し、この多結晶Ｓｉ膜８に例えば
Ｐのような不純物をドープして低抵抗化した後、さらに
この多結晶Ｓｉ膜８上に例えばスパッタ法やＣＶＤ法に
より例えばＷ　Ｓ　ｉ、膜のような高融点金属シリサイ
ド膜９を形成する。この後、この高融点金属シリサイド
膜９上にゲート電極形成用のレジストパターン１０を形
成する。

次二こ、このレジストパターン１０をマスクとして高融
点金属シリサイド膜９及び多結晶Ｓｉ膜８５を順次エツ
チングすること乙こより、第１図１）　５こ示すように
、ポリサイド構造のゲート電極Ｇを形成する。符号１１
は例えばＰのような不純物がドープされた多結晶Ｓｉ膜
８からのＰの拡散またはｐ型Ｓｉ基板Ｉ中へのＰのよう
なｎ型不純物のイオン注入により形成されたｎ゛型の半
導体領域を示す。

この後、ソース領域及びドレイン領域形成用のイオン注
入工程以降の工程を行い、目的とするＭＯ３ＬＳＩを完
成させる。

以上のように、この第１実施例によれば、ヘリノドコン
タクト部におけるフィールド酸化膜２のバーズビーク部
の下側の部分の半導体基板１中にもＰの補償イオン注入
領域７が形成されるので、例えばＷＳｉｘ膜のような高
融点金属シリサイド膜９から例えばＷのような金属が多
結晶Ｓｉ膜８を通ってフィールド酸化膜２のバーズビー
ク部に拡散してこのフィールド酸化膜２の膜質の劣化が
生じても、高融点金属シリサイド膜９及び多結晶Ｓｉ膜
８と半導体基板１とのショートが生じるのを有効に防止
することができる。

この第１実施例による方法は、例えばＭＯＳスタティッ
クＲＡＭにおいてＭＯＳトランジスタのゲート電極のベ
リノドコンタクトをとる場合に適用して好適なものであ
る。

次に、本発明の第２実施例について説明する。

この第２実施例においては、上述の第１実施例と同様に
して第１図Ａに示すようにレジストパターン６まで形成
した後、このレジストパターン６をマスクとして多結晶
Ｓｉ膜５をエツチングすることにより、第２図に示すよ
うに、ベリノドコンタクト部の多結晶Ｓｉ膜５をエンチ
ング除去する。そして、その後にレジストパターン６を
マスクとして例えばＰのようなｎ型不純物の補償イオン
注入を行い、補償イオン注入領域７を形成する。この後
、第１実施例と同様にしてベリノドコンタクト部のゲー
ト酸化膜４及びフィールド酸化膜２のエツチング工程以
降の工程を進め、目的とするＭＯ３ＬＳＩを完成させる
。

この第２実施例によっても、フィールド酸化膜２のバー
ズビーク部の下側の部分の半導体基板１中にも補償イオ
ン注入領域７が形成されるので、第１実施例と同様な効
果を得ることができる。

次に、本発明の第３実施例について説明する。

この第３実施例においては、上述の第１実施例と同様に
して第１図Ａに示すようにレジストパターン６まで形成
した後、このレジストパターン６をマスクとしてまずベ
リノドコンタクト部の多結晶Ｓｉ膜５をエツチング除去
し、引き続いてベリノドコンタクト部のゲート酸化膜３
及びフィールド絶縁膜２をエツチング除去して第３図に
示すようにベリッドコンタクト用のコンタクトホールＢ
Ｃを形成した後、レジストパターン６をマスクとして例
えばＰのようなｎ型不純物の補償イオン注入を行い、補
償イオン注入領域７を形成する。この後、第１実施例と
同様にして以後の工程を進め、目的とするＭＯ３ＬＳＩ
を完成させる。

この第３実施例によっても、第１実施例と同様な効果を
得ることができる。

次に、本発明の第４実施例について説明する。

この第４実施例においては、第４図Ａに示すように、ま
ず第１実施例と同様にして半導体基板１にフィールド酸
化膜２及びチャネルスト・ノブ領域３を形成した後、フ
ィールド酸化膜２で囲まれた活性領域の表面にゲート酸
化膜４を形成する。次に、ＣＶＤ法により全面に多結晶
Ｓｉ膜５を形成した後、この多結晶Ｓｉ膜５に例えばＰ
のような不純物をドープして低抵抗化する。この後、こ
の多結晶Ｓｉ膜５上に、ベリノドコンタクト部に対応す
る部分が開口した所定形状のレジストパターン６をリソ
グラフィーにより形成する。

次に、このレジストパターン６をマスクとじてベリノド
コンタクト部の多結晶Ｓｉ膜５を例えばＲＩＥ法により
エツチング除去した後、レジストパターン６を除去する
。この後、このようにしてパターニングされた多結晶Ｓ
ｉ膜５をマスクとしてベリノドコンタクト部のゲート酸
化膜４及びフィールド酸化膜２をエンチング除去する。

これによって、第４図Ｂに示すように、ベリッドコンタ
クト用のコンタクトホールＢＣが形成される。

次に、第４図Ｃに示すように、ＣＶＤ法により全面に多
結晶Ｓｉ膜８を形成し、この多結晶Ｓｉ膜８に例えばＰ
のような不純物をドープして低抵抗化した後、この多結
晶Ｓｉ膜８上にＣＶＤ法やスパッタ法により例えばＷ　
Ｓ　ｉｘ膜のような高融点金属シリサイド膜９を形成す
る。

次に、この高融点金属シリサイド膜９上に、フィールド
酸化膜２のバーズビーク部に対応する部分が開口した所
定形状のレジストパターン（図示せず）を形成した後、
このレジストパターンをマスクとして高融点金属シリサ
イド膜９をエツチングする。この後、レジストパターン
６を除去する。

これによって、第４図りに示すように、高融点金属シリ
サイド膜９のうちのフィールド酸化膜２のバーズビーク
部に対応する部分がエツチング除去される。

次に、これらの高融点金属シリサイド膜９及び多結晶Ｓ
ｉ膜８，５をエツチングにより所定形状にパターニング
して、第４図Ｅに示すように、ポリサイド構造のゲート
電極Ｇを形成する。

以上のように、この第４実施例によれば、高融点金属シ
リサイド膜９のうちのフィールド酸化膜２のバーズビー
ク部に対応する部分をあらかじめエツチング除去してい
るので、このフィールド酸化膜２のバーズビーク部に高
融点金属シリサイド膜９中の金属が拡散するおそれはほ
とんどなくなり、従ってこの金属の拡散によるフィール
ド酸化膜２の膜質の劣化が生しることがな（なる。これ
によって、第１実施例と同様に、高融点金属シリサイド
膜９及び多結晶Ｓｉ膜８と半導体基板１とのショートを
防止することができる。

次に、高融点金属シリサイド膜９からの金属の拡散によ
るフィールド酸化膜２のの膜質の劣化に起因する高融点
金属シリサイド膜９及び多結晶Ｓｉ膜６と半導体基板１
とのショートを防止する他の方法について説明する。

すなわち、この例においては、第４実施例と同様ニジて
第４図Ａに示すようにレジストパターン６まで形成した
後、このレジストパターン６をマスクとして例えばＲＩ
Ｅ法によりまずベリッドコンタクト部の多結晶Ｓｉ膜５
をエツチング除去し、引き続いてベリッドコンタクト部
のゲート酸化膜４及びフィールド酸化膜２をエツチング
除去してへり・ノドコンタクト用のコンタクトホールＢ
Ｃを形成する。ここで、このゲート酸化膜４及びフィー
ルド酸化膜２のエンチングは、フィールド酸化膜２のバ
ーズビーク部が完全に除去されるようにする。これによ
って、第５図Ａに示すような状態になる。

次に、レジストパターン６をマスクとして例えばＰのよ
うなｎ型不純物の補償イオン注入を行う。

これによって、第５図Ｂに示すように、ベリッドコンタ
クト部の半導体基板１中にｎ゛型の半導体領域１１が形
成される。この場合、フィールド酸化膜２のバーズビー
ク部は上述のようにあらかじめエツチング除去されてい
るので、この半導体領域１１は最初バーズビーク部があ
った部分の下側の部分にも形成されることになる。なお
、この補償イオン注入による半導体基板Ｉの損傷が懸念
される場合には、この補償イオン注入を行う前に、レジ
ストパターン６を除去してから熱酸化法により半導体基
板１の表面に例えば膜厚が１００人程付着５ｉＯｚ膜の
ような酸化膜を形成したり、ＣＶＤ法によりこの酸化膜
を形成したりしてもよい。

この場合の補償イオン注入のエネルギーは、投影飛程Ｒ
，に対応する注入不純物の分布のピークが多結晶Ｓｉ膜
５よりも深い位置にならないように設定する。

次に、ＣＶＤ法により全面に多結晶Ｓｉ膜８を形成し、
この多結晶Ｓｉ膜８に例えばＰのような不純物をドープ
５して低抵抗化した後、さらにこの多結晶５ｉＷＩＢ上
に例えばＷ　Ｓ　ｉ　ｘ膜のような高融点金属シリサイ
ド膜９を形成する。

次に、これらの高融点金属シリサイド膜９及び多結晶Ｓ
ｉ膜８．５をエンチングにより所定形状にバターニング
して、第５図Ｃに示すように、ポリサイド構造のゲート
電極Ｇを形成する。

このように、この例によれば、あらかしめフィールド酸
化膜２のバーズビーク部をエツチング除去した後にｎ型
不純物の補償イオン注入を行うようにしているので、半
導体領域１１は最初バーズビーク部が存在していた部分
の下側の部分にも形成され、これによって高融点金属シ
リサイド膜９及び多結晶Ｓｉ膜６と半導体基板１とのシ
ョートを防止することができる。

なお、第５図Ｃに示すように、フィールド酸化膜２のバ
ーズビーク部があった部分では多結晶Ｓｉ膜８の表面に
比較的大きな段差が形成され、従ってその上に形成され
る高融点金属シリサイド膜９のステンプカハレッジに悪
影響を与えるおそれがあるが、これは次のようにして解
決することができる。すなわち、第６図に示すように、
フィールド酸化膜２のバーズビーク部をエンチング除去
した後にＣＶＤ法により全面に例えば５ｉＯ１膜を形成
し、このＳｉＯ□膜をＲＩＥ法により基板表面と垂直方
向にエツチングしてヘリノドコンタクト用のコンタクト
ホールＢＣの側壁にサイドウオールスペーサ１２を形成
する。これによって、フィールド酸化膜２のバーズビー
ク部があった部分などでの多結晶Ｓｉ膜８の表面の段差
を緩和することができ、従ってこの部分での高融点金属
シリサイド膜９のステソプカハレノジを改善することが
できる。

なお、上述の補償イオン注入を行わない場合には、ベリ
ッドコンタクト部の多結晶Ｓｉ膜６からのｎ型不純物の
拡散により半導体頭載１１が形成されることになるが、
このときには上述のサイドウオールスペーサ１２は形成
しないのが好ましい。

ところで、すでに述べた特開昭６２−３７９６７号公報
に開示された技術により半導体装置を製造しようとする
と、次のような問題も生しる。すなわち、第１の方法に
おいて、ゲート酸化膜がエツチングされるのを防止する
ための多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜上にベ
リッドコンタクト部に対応する部分が開口した所定形状
のレジストパターンを形成し、このレジストパターンを
マスクとしてまず多結晶Ｓｉ膜をＲＩＥ法によりエツチ
ングした後、引き続いてこのレジストパターンをマスク
としてゲート酸化膜をＲＩＥ法によりエツチングすると
、このＲＩＥにより半導体基板に損傷が生し、その結果
、接合リークが発生してしまう。また、第２の方法にお
いて、レジストパターンをマスクとしてまず多結晶Ｓｉ
膜をＲＩＥ法によりエツチングした後、引き続いてこの
レジストパターンをマスクとしてゲート酸化膜をエツチ
ング液としてＨＦ溶液を用いたウェットエツチング法に
よりエツチングすると、コンタクトホールのサイズがサ
ブミクロン程度の場合には、コンタクトホール内へのエ
ツチング液の浸透が不十分になることから、形状のそろ
ったコンタクトホールを形成することが困難になる。さ
らに、第３の方法において、レジストパターンをマスク
としてまず多結晶Ｓｉ膜をＲＩＥ法によりエンチングし
てからこのレジストパターンを一旦除去し、その後にエ
ツチング液としてＨＦ溶液を用いたウェットエツチング
法により多結晶Ｓｉ膜をマスクとしてゲート酸化膜をエ
ツチングすると、レジストの厚さに相当する分の段差が
なくなるために第２の方法のような問題はなくなるが、
この場合には次のような問題が新たに生しる。すなわち
、設計ルールがサブミクロン以下のＭＯ３ＬＳＩにおい
てゲート電極形成用の多結晶Ｓｉ膜の膜厚を小さくする
必要がある場合に、ゲート酸化膜が工・ノチングされる
のを防止するための膜厚が小さい多結晶Ｓｉ膜で覆われ
たゲート電極形成領域において多結晶Ｓｉ膜の結晶粒界
やピンホールを通してＨＦ溶液がこの多結晶Ｓｉ膜の下
のゲート酸化膜中まで浸透してしまい、その結果、ゲー
ト耐圧の劣化が生じてしまう。そこで、次にこれらの問
題を解決することができる方法について第７図Ａ〜第７
図Ｃを参照しながら説明する。

すなわち、この例においては、第７図Ａに示すように、
半導体基板１にフィールド酸化膜２、チャネルストップ
領域３及びゲート酸化膜４を形成した後、全面に多結晶
Ｓ】膜５を形成し、この多結晶Ｓｉ膜５に例えばＰのよ
うな不純物をドープして低抵抗化する。次に、この多結
晶Ｓｉ膜膜上上ベリッドコンタクト部に対応する部分が
開口したレジストパターン６を形成した後、このレジス
トパターン６をマスクとして例えばＲＩＥ法により多結
晶Ｓｉ膜５をエツチングする。

次に、酸素（０２）プラズマ処理を行うことによりレジ
ストパターン６の等方性アッシングを行い、第７図Ｂに
示すように、レジストパターン６の開口部の径を大きく
するとともに、このレジストパターン６の高さを減少さ
せる。

次に、例えばＨＦ溶液をエツチング液として用いたウェ
ットエツチング法によりエツチングを行う。これによっ
て、第７図Ｃに示すように、ベリッドコンタクト部のゲ
ート酸化膜４がエツチング除去され、ヘリノドコンタク
ト用のコンタクトホールＢＣが形成される。この場合、
このベリッドコンタクト用のコンタクトホールＢＣの径
は、多結晶Ｓｉ膜５の開口部の径で決まり、レジストパ
ターン６の開口部の径にはよらない。

以上のように、この例によれば、０２プラズマ処理によ
りレジストパターン６の開口部を広げるとともにその高
さを減少させているので、このレジストパターン６の開
口部のアスペクト比を小さくすることができ、このため
エツチング液がこの開口部内に浸透しやすくなる。これ
によって、形状のそろったコンタクトホールＢＣを形成
することができるようになる。

ところで、眉間絶縁膜にコンタクトホールを形成した後
、このコンタクトホールの内部に多結晶Ｓｉ膜を埋め込
み、この多結晶Ｓｉ膜（多結晶Ｓｉプラグ）を介して上
層配線と下地拡散層（または下層配線）とのコンタクト
をとる方法がある。その−例を第１３図Ａ〜第１３図り
に示す。すなわち、この従来の方法によれば、第１３図
Ａに示すように、まず半導体基板１２１中に拡散層１２
２を形成した後、全面に眉間絶縁膜１２３を形成する。

次に、この眉間絶縁膜１２３の所定部分をエンチング除
去して拡散層１２２上にコンタクトホールＣ′を形成す
る。次に、ＣＶＤ法により全面に多結晶Ｓｉ膜１２４を
形成してコンタクトホールＣ′の内部をこの多結晶Ｓｉ
膜１２４で埋める。

次に、ＲＩＥ法により多結晶Ｓｉ膜１２４を少なくとも
層間絶縁膜１２３が露出するまで基板表面ト垂直方向に
エッチパックする。これによって、第１３図Ｂに示すよ
うに、コンタクトホールＣ内に多結晶Ｓｉプラグ１２５
が形成される。この後、この多結晶Ｓｉプラグ１２５中
に例えばＰのようなｎ型不純物をドープしてこの多結晶
Ｓｉプラグ１２５をｎ゛型化る。

次に、後述の配線形成の前処理としてウェットエツチン
グ法によるライトエツチングを行うことにより、多結晶
Ｓｉプラグ１２５の表面に形成された自然酸化膜（図示
せず）を除去する。このライトエツチングの際には、多
結晶Ｓｉプラグ１２５の上部側壁に隣接する部分の眉間
絶縁膜１２３もエツチングされる。このため、第１３図
Ｃに示すように、この多結晶Ｓｉプラグ１２５の上部側
壁と眉間絶縁膜１２３との間の部分に食い込み部１２６
が形成される。

次に、第１３図りに示すように、スパッタ法により全面
にチタン（Ｔｉ）膜１２７、チタンオキシナイトライド
（ＴｉＯＮ）膜１２８及びＡｌ−５ＩＩ！１２９を順次
形成する。この後、これらのＡｌ−３ｉ膜１２９、丁ｒ
ＯＮ膜１２８及びＴｉ膜１２７をエツチングにより所定
形状にバターニングして配線を形成する。

この従来の方法によれば、上述のように配線形成の前処
理としてのライトエツチングの際に多結晶Ｓｉプラグ１
２５の上部側壁と眉間絶縁膜１２３との間の部分に食い
込み部１２６が形成されるため、この食い込み部１２６
におけるＴｉ膜１２７及びＴｉ０Ｎ膜１２８のステップ
カバレンジが悪化する。特に、Ａｔに対するバリアメタ
ル膜であるＴｉ０Ｎ膜１２８のステップカバレッジが悪
化すると、配線形成後に行われるシンターなどの熱処理
時にいわゆるＡ１スパイクが生じて接合破壊が生じゃす
くなるという問題があった。そこで、次にこの問題を解
決することができる方法について第８図Ａ〜第８図Ｅを
参照しながら説明する。

すなわち、この例においては、第８図Ａに示すように、
まず半導体基板３１中に拡散層３２を形成した後、全面
に層間絶縁膜３３を形成する。次に、この眉間絶縁膜３
３の所定部分をエツチング除去して拡散層３２上にコン
タクトホールＣを形成する。次に、ＣＶＤ法により全面
に多結晶Ｓｉ膜３４を形成してコンタクトホールＣの内
部をこの多結晶Ｓｉ膜３４で埋める。

次に、ＲＩＥ法により多結晶５ｉ膜３４を少なくとも層
間絶縁膜３３が露出するまで基板表面と垂直方向にエッ
チバックする。これによって、第８図Ｂに示すように、
コンタクトホールＣ内に多結晶Ｓｉプラグ３５が形成さ
れる。

次に、後述のＣＶＤ法による多結晶Ｓｉ膜の形成の前処
理として、ウェットエツチング法によるライトエツチン
グを行うことにより、多結晶Ｓｉプラグ３５の表面に形
成された自然酸化膜（図示せず）を除去する。このライ
トエツチングの際には、従来と同様に、多結晶Ｓｉプラ
グ３５の上部側壁に隣接する部分の眉間絶縁膜３３もエ
ツチングされるため、部分第８図Ｃに示すように、多結
晶Ｓｉプラグ３５の上部側壁と眉間絶縁膜３３との間の
部分にやはり食い込み部３６が形成される。

次に、第８図りに示すように、ＣＶＤ法により全面に例
えば膜厚が３００人程付着薄い多結晶Ｓｉ膜３７を形成
する。この多結晶Ｓｉ膜３７によって、上述の食い込み
部３６が埋められる。この後、この多結晶Ｓｉ膜３７及
び多結晶Ｓｉプラグ３５中に例えばＰのようなｎ型不純
物をドープしてこれらの多結晶Ｓｉ膜３７及び多結晶Ｓ
ｉプラグ３５をｎ゛型化る。

次に、配線形成の前処理としてライトエツチングを行う
ことにより、多結晶Ｓｉ膜３７の表面に形成された自然
酸化膜（図示せず）をエツチング除去する。この際、エ
ツチング液はこの多結晶Ｓｉ膜３７の下までは浸透しな
いので、眉間絶縁膜３３がエツチングされるおそれはな
い。

次に、第８図已に示すように、スパッタ法により全面に
Ｔｉ膜３８、Ｔｉ０Ｎ膜３９及びＡｌ−５ｉ膜４０を順
次形成する。この後、これらのＡｌ−５ｉ膜４０、Ｔｉ
０Ｎ膜３９、Ｔｉ膜３８及び多結晶Ｓｉ膜３７をエツチ
ングにより所定形状にバターニングして配線を形成する
。

以上のように、この例によれば、第８図りに示すように
、多結晶Ｓｉ膜３７の形成の前処理としてのライトエツ
チングの際に多結晶Ｓｉプラグ３５の上部側壁と眉間絶
縁１１！３３との間の部分に形成された食′い込み部３
６をこの多結晶Ｓｉ膜３７により埋めることができる。

従って、その後に形成されるＴｉ膜３８及びＴｉ０Ｎ膜
３９のコンタクトホールＣの部分におけるステップカバ
レッジは良好となる。このため、後に行われるシンター
などの熱処理時にＡＩスパイクが生し、接合破壊が生じ
るのを有効に防止することができる。

ところで、Ａ１配線形成後に行われるシンター時や、眉
間絶縁膜やオーバーコート膜（パッシベーション膜）な
どの形成時に加わる熱により、ＡＩの結晶粒が成長し、
それに伴いヒロック（ｈｉｌｌｏｃｋ）が成長する問題
がある。このヒロックの発生頻度は配線幅が２μｍ程度
以下の場合には極めて小さいが、配線幅が５μｍ程度以
上になるとこのヒロックの発生頻度は著しく増加する。

そして、このような幅が広いＡ１配線が互いに隣接して
形成される場合には、次のような問題が生じる。すなわ
ち、第１４図Ａに示すように、幅ａｌ＋　　ａ２が５μ
ｍ程度よりも広いＡｌ配線１３１．１３２を互いに隣接
して形成した後、例えば４００°Ｃ程度の温度でシンタ
ーを行うと、第１４図Ｂに示すように、各ＡＩ配線１３
１，１３２の両側にヒロック１３３が成長する。これら
のＡｌ配線１３１．１３２の間隔が小さい場合には、こ
れらのＡ１配線１３１　１３２に成長したヒロック１３
３間士が接触してショートが生じたり、あるいは直接接
触しないまでもこれらのヒロック１３３間士の間隔が小
さくなると後に形成される眉間絶縁膜やオーバーコート
Ｍのこれらのヒロック１３３の間の部分での膜厚が小さ
くなるため、これらのＡ１配線１３１，１３２間に高電
界が長時間印加されると、これらのヒロック１３３間の
眉間絶縁膜やオーバーコート膜が遂には絶縁破壊に至り
、信較性不良が発生してしまうという問題があった。こ
の問題は、Ａ１配、ｍ１３１．１３２の幅が大きくなれ
ばなる程深刻になる。そこで、次にこのような問題を解
決することができる方法について説明する。

すなわち、この例においては、第９図Ａに示すように、
例えば幅ａ１が５μｍ程度以上の広いＡＩ配線５１に隣
接してこのＡＩ配線５１よりも小さい幅ａ２を有するＡ
Ｉ配線５２が形成され、これらのＡＩ配線５１．５２の
間隔が１．５μｍ程度以下である場合に、幅が大きい方
のＡＩ配線、すなわちＡＩ配線５１のＡＩ配線５２側の
部分に細長い開口５１ａを形成する。そして、これによ
って、ＡＩ配線５２に小さい間隔すで隣接する部分のＡ
Ｉ配線５１の幅Ｃが２μｍ程度以下となるようにする。

この例によれば、第９図Ｂに示すように、シンターなど
の熱処理を行った場合、ヒロック５３は、Ａ１配線５１
の開口５１ａの内部やこのＡＩ配線５１のＡｌ配線５２
とは反対側の辺には形成されるが、Ａｌ配線５１のＡＩ
配線５２例の辺には形成されない。

これによって、これらのＡＩ配！５１．５２間のショー
トなどを有効に防止することができる。

ところで、ＬＯＣＯ３法により素子間分離を行うＭＯ３
ＬＳＩにおいて、従来のトランスファーゲート素子など
のナローチャネル素子は、第１５図及び第１６図に示す
ような構造を有している。

第１５図及び第１６図において、符号１４１は半導体基
板、１４２はフィールド酸化膜、１４３はゲート酸化膜
、１４４はゲート電極を示す。すなわち、第１５図及び
第１６図に示すように、従来のナローチャネル素子にお
いては、フィールド酸化膜１４２の直線的な辺に対して
ゲート電極１４４が直交するように形成されていた。と
ころが、この場合には、フィールド酸化膜１４２の端部
に形成されるバーズビーク１４２ａに隣接する部分のゲ
ート酸化膜１４４の膜厚が大きくなったり、このフィー
ルド酸化＃１４４の下側に形成されるチャネルストップ
領域（図示せず）中の不純物が横方向拡散してバーズビ
ーク１４２ａの半導体基板１４１の表面濃度が上昇した
りすることにより、ナローチャネル効果が著しくなる。

そして、これによってトランスファーゲート素子のしき
い値電圧■いが大きくなる結果、トランスファーゲート
素子が閉じにくくなるという問題があった。そこで、次
にこのような問題を解決することができる方法について
第１０図及び第１Ｉ図を参照しながら説明する。

第１０図及び第１１図において、符号６０は半導体基板
、６１はフィールド酸化膜、６２はゲート酸化膜、６３
はゲート電極を示す。第１０図に示すように、この例に
おいては、ＬＯＣＯ３法により形成されたフィールド酸
化膜６１は、ゲート電極６３の直下の部分で活性領域側
に向かって凸形状となっている。ところで、フィールド
酸化膜６１の端部に形成されるバーズビーク６１ａは、
凸部では伸びにくく、凹部では伸びやすいという性質が
あることから、ゲート電極６３の直下ではバーズビーク
６１ａが伸びにくくなり、従ってゲート電極６３の直下
ではバーズビーク６１ａの長さを小さくすることができ
る。これによって、このバーズビーク６１ａの近傍のゲ
ート酸化膜６２の膜厚が大きくなったり、フィールド酸
化膜６１の下側に形成されるチャネルストップ領域中の
不純物が横方向拡散することによるチャネル領域の不純
物濃度の上昇を防止することができる。すなわち、この
例によれば、ナローチャネル効果を有効に防止すること
ができるので、トランスファーゲート素子が確実に閉ま
るようにすることができる。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。

例えば、上述の第４実施例においては、ヘリノドコンタ
クト部における高融点金属シリサイド膜９のうちのフィ
ールド酸化膜２のバーズビーク部に対応する部分をゲー
ト電極Ｇを形成するためのバターニング前にエツチング
除去しているが、ゲート電極Ｇを形成するためのパター
ニング後にこのヘリノドコンタクト部における高融点金
属シリサイドＷｉ！９のうちのフィールド酸化膜２のバ
ーズビーク部に対応する部分をエツチング除去してもよ
い。また、上述の第４実施例においては、ヘリノドコン
タクト部における高融点金属シリサイド膜９のうちのフ
ィールド酸化膜２のバーズビーク部に対応する部分だけ
をエツチング除去しているが、ヘリノドコンタクト部上
の高融点金属シリサイド膜９を全てエツチング除去して
もよい。

〔発明の効果〕

以上説明したように、第１の発明によれば、特に、ヘリ
ノドコンタクト部における少なくとも素子間分離用絶縁
膜の端部の下側の部分の半導体基板中に第２導電型の不
純物をイオン注入するようにしているので、第２の導体
膜の上層部がらの金属の拡散により素子間分離用絶縁膜
の膜質の劣化が生じても、この第２の導体膜と半導体基
板とのショートを防止することができる。

また、第２の発明によれば、ヘリソドコンタクト部にお
ける第２の導体膜の上層部のうちの少なくとも素子間分
離用絶縁膜の端部に対応する部分を除去するようにして
いるので、第２の導体膜の上層部から素子間分離用絶縁
膜中に金属が拡散してこの素子間分離用絶縁膜のＦｐＪ
、質の劣化が生しる問題がなくなり、これによって第２
の導体膜と半導体基板とのショートを防止することがで
きる。

【図面の簡単な説明】

第１図Ａ〜第１図りは本発明の第１実施例によるＭ　Ｏ
Ｓ　Ｌ　Ｓ　Ｉの製造方法を説明するための断面図、第
２図は本発明の第２実施例によるＭＯ３ＬＳＩの製造方
法を説明するための断面図、第３図は本発明の第３実施
例によるＭＯ３ＬＳＩの製造方法を説明するための断面
図、第４図Ａ〜第４図Ｅは本発明の第４実施例によるＭ
Ｏ５ＬＳＩの製造方法を説明するための断面図、第５図
Ａ〜第５図Ｃはポリサイド膜からの金属の拡散によるフ
ィールド酸化膜の膜質の劣化に起因するポリサイド膜と
半導体基板とのショートの問題を解決するための他の方
法を説明するための断面図、第６図は第５図Ａ〜第５図
Ｃに示す方法の変形例を説明するための断面図、第７図
Ａ〜第７図Ｃはベリッドコンタクト用のコンタクトホー
ルを形成する際の問題を解決するための方法を説明する
ための断面図、第８図Ａ〜第８図Ｅは多結晶Ｓｉプラグ
を用いて配線コンタクトを行う場合の問題を解決する方
法を説明するための断面図、第９図Ａ及び第９図Ｂは幅
の広い配線に他の配線を隣接して形成する場合の問題を
解決する方法を説明するための平面図、第１０図はトラ
ンスファーゲート素子におけるナローチャネル効果を防
止する方法を説明するための平面図、第１１図は第１０
図のＸＩ−ＸＩ線に沿っての断面図、第１２図はゲート
電極をポリサイド膜により形成する場合に特開昭６２−
３７９６７号公報に開示された技術を適用したときの問
題を説明するための断面図、第１３図Ａ〜第１３図りは
多結晶Ｓｉプラグを用いて配線コンタクトを行う場合の
問題を説明するための断面図、第１４凹入及び第１４図
Ｂは幅の広い配線に他の配線を隣接して形成する場合の
問題を説明するための平面図、第１５図は従来のトラン
スファーゲート素子におけるナローチャネル効果による
問題を説明するための平面図、第１６図は第１５図のＸ
■−Ｘ　Ｖｌ線に沿っての断面図である。 図面における主要な符号の説明 １：半導体基板、　２：フィールド酸化膜、４：ゲート
酸化膜、　ＢＣ：ヘリソドコンタクト用のコンタクトホ
ール、　　５．８＝多結晶Ｓｉ膜、６：レジストパター
ン、　　７：補償イオン注入領域、　９：高融点金属シ
リサイド膜、　Ｇ：ゲート電極。 イで＝ハイ利 ス己のイタゴ 代理人　　　弁理士　杉　浦　正　知 イｔＺめイ列 第７図Ｃ 第４図Ａ 第４図Ｂ ！！４１．絶り１ 第４図Ｃ 男４富鐙例 第４図り 第４Ｔ片ｆ１′１ 第４図Ｅ ＢＣ イでの介“１ 慣＝のイケ 第５図Ｂ イｔ−ｎ　　イチ１ 第８図Ａ イで−のイ列 第８図Ｂ イセのスタ１ 第８図Ｃ イセの例 第５図Ｃ １１（ｎ”） ３（プ） イセの例 第６図 Ｉ亡のイ列 イナニ〈Ｌイタ゛ｊ 第８図Ｅ 第１０図 第１４図Ａ 第１４図Ｂ

Claims (2)

【特許請求の範囲】
1. （１）その表面に素子間分離用絶縁膜及びゲート絶縁膜
   が選択的に形成され、上記素子間分離用絶縁膜と上記ゲ
   ート絶縁膜との間にベリッドコンタクト部が形成された
   第１導電型の半導体基板上に第１の導体膜を形成し、 上記ベリッドコンタクト部における少なくとも上記素子
   間分離用絶縁膜の端部の下側の部分の上記半導体基板中
   に第２導電型の不純物をイオン注入し、 その上層部が金属を含有する第２の導体膜を形成し、 上記第１の導体膜及び上記第２の導体膜をパターニング
   することによりゲート電極を形成するようにしたことを
   特徴とする半導体装置の製造方法。
2. （２）その表面に素子間分離用絶縁膜及びゲート絶縁膜
   が選択的に形成され、上記素子間分離用絶縁膜と上記ゲ
   ート絶縁膜との間にベリッドコンタクト部が形成された
   半導体基板上に第１の導体膜を形成し、 その上層部が金属を含有する第２の導体膜を形成し、 上記ベリッドコンタクト部における上記第２の導体膜の
   上記上層部のうちの少なくとも上記素子間分離用絶縁膜
   の端部に対応する部分を除去し、上記第１の導体膜及び
   上記第２の導体膜をパターニングすることによりゲート
   電極を形成するようにしたことを特徴とする半導体装置
   の製造方法。