JP2007287921A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】プラグがボイドを残さずに確実に導電体で充填された信頼性の高い半導体装置を，その製造方法とともに提供すること。
【解決手段】半導体層１上の多重絶縁層２にプラグ４のための穴５を形成した後，ウェットエッチングを行う前に，メタル薄膜３３を形成する。これにより，穴５の壁面をメタル薄膜３３で覆う。その状態でウェットエッチングを行うことにより，多重絶縁層２の壁面をエッチング液から保護する。このため，多重絶縁層２の個々の層の膜質に拘わらず，穴５の壁面に段付きができることはない。したがって，穴５の深いところで口径が広がった形状にならないので，プラグ４の充填の際にボイドが残ることがない。
【選択図】図４

Description

本発明は，集積回路等の半導体装置に関する。さらに詳細には，半導体層素子上に絶縁層が設けられるとともに，その絶縁層を貫通して半導体素子層との導通をとるプラグが設けられている半導体装置およびその製造方法に関するものである。

従来から，集積回路等の半導体装置においては，半導体層とその上の配線層との間に絶縁層を設けることにより，半導体層と配線層とを絶縁することが行われている。そして必要に応じて適宜の箇所に，配線層を貫通する穴を形成してこれを導電体で充填してプラグとするのである。ここで，絶縁層が，複数の層を積層した構造となっている場合がある。その場合には，プラグ内にボイド（空洞）が生じる場合がある。ボイドがあると，プラグの断線が生じやすく，半導体装置の信頼性が低いこととなる。ボイドのために電流経路がその分狭く，ボイド以外の部分に負荷が集中するからである。

絶縁層が多層構造である場合にプラグ内にボイドが生じる原因は，導電体の充填を行う時点での絶縁層の穴の形状にある。すなわち，この種のプラグの形成過程では通常，導電体の充填を行う前に，絶縁層の穴の内部をウェット処理により洗浄する。穴の底の半導体層の表面を清浄にしておかないと，半導体層と充填導電体との導通が十分にとれないからである。ここで洗浄時には穴の壁面，つまり絶縁層がエッチングされるのであるが，そのエッチングレートは個々の絶縁層ごとに異なる。このため，エッチングレートの大きい絶縁層がエッチングレートの小さい絶縁層より下層にあると，穴の入口よりも内部が大きくえぐられてしまう。このような状況で導電体の充填を行うと，穴の内部が完全に充填されないうちに入口が塞がってしまう。かくしてボイドが生じるのである。

このようなボイドの弊害を防止する従来の技術としては，特許文献１，２に記載されたものが挙げられる。特許文献１の技術では，ウェット処理を行う前に，穴の壁面にサイドウォール酸化膜を形成する（その図２）。これにより，ウェット処理の際に各絶縁層の壁面がエッチングされないようにしている（その図３）。こうして，各絶縁層のエッチングレートが違っても，そのことが穴の形状に影響しないようにしている。特許文献２の技術では，ウェット処理の後に，庇となった部分のみを除去する処理を行う（その図１の（ｂ））。これにより，穴の形状を改善させている。
特開平１０−１２５７８１号公報（図２，３） 特開２００３−１９７７３５号公報（図１，［００２０］）

しかしながら，前記した従来の技術には，以下のような問題点があった。

特許文献１のサイドウォール酸化膜の技術では，ウェット処理時にサイドウォール酸化膜自体もエッチングされる。そのエッチングレートは，絶縁層のそれとさほど変わらない。このためサイドウォール酸化膜は，ウェット処理の途中でなくならないように厚めに形成する必要がある。このためプロセス上の負荷が大きい。サイドウォール酸化膜は基本的にＣＶＤと異方性エッチングで形成するので，ＣＶＤの成膜量，異方性エッチングのエッチング量ともに大きくなければならないからである。

特許文献２の庇を除去する技術では，庇の除去をアルゴンスパッタエッチングにより行っている。このこと自体，周囲，特に穴の底の半導体層の表面を汚染することになる。このため，アルゴンスパッタエッチングの後，導電体の充填を行う前に，再度全体のエッチングを行う必要がある（その図１の（ｃ）→（ｄ））。このため工程数が多い。

本発明は，前記した従来の製造方法による半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，プラグがボイドを残さずに確実に導電体で充填された信頼性の高い半導体装置を，その製造方法とともに提供することにある。

この課題の解決を目的としてなされた本発明の半導体装置は，半導体素子層と，半導体素子層上に形成され，複数層を積層した構造の多重絶縁層とを有し，多重絶縁層を貫通して半導体素子層への導通をとるプラグが形成されているものであって，多重絶縁層をその表面からプラグの穴の壁面に及ぶ範囲にわたって直に接して覆うメタル薄膜と，プラグの穴の内部に埋設され半導体素子層と導通するプラグ導通部材とを有している。

そして本発明の半導体装置の製造方法では，半導体素子層上の多重絶縁層にプラグの穴を形成し，プラグの穴の形成後の表面上にメタル薄膜を形成し，メタル薄膜の形成後にウェットエッチングを行い，ウェットエッチングより後に，プラグの穴の内部にプラグ導通部材を埋設する。これにより，複数層を積層した構造の多重絶縁層を半導体素子層上に有し，多重絶縁層を貫通するプラグにより半導体素子層への導通をとる本発明の半導体装置を製造する。

本発明では，ウェットエッチングに先立ち，プラグの穴の形成後の表面上にメタル薄膜を形成する。このメタル薄膜は，少なくとも，多重絶縁層をその表面からプラグの穴の壁面に及ぶ範囲にわたって覆うことになる。よってその後のウェットエッチングは，プラグの穴の壁面がメタル薄膜で保護された状態で行われる。つまり，多重絶縁層の断面自体がウェットエッチングを受けることはない。また，メタル薄膜は絶縁層とは全く材質が異なる。このため，メタル薄膜のウェットエッチングでのエッチングレートは，絶縁層のそれより著しく低い。よって，ウェットエッチング中にメタル薄膜がなくなってしまうことはない。

このため，多重絶縁層の個々の層の材質の違いにかかわらず，ウェットエッチングでプラグの穴の壁面に段差ができることはない。よって，穴の入口よりも内部が大きくえぐられてしまうことがない。このため，その後のプラグ導通部材の埋設の際にボイドが残ることはない。かくして，プラグがボイドを残さずに確実に導電体で充填された信頼性の高い半導体装置が得られる。

一般的にこの種の半導体装置では，プラグ導通部材の下に下地膜が配置されることが多い。その場合には，ウェットエッチングの後，プラグ導通部材の埋設の前に，表面上に下地膜を形成することになる。これにより，少なくとも前記メタル薄膜における前記多重絶縁層の表面上の部分から前記プラグの穴の壁面上の部分に及ぶ範囲を覆い，プラグ導通部材に覆われている下地膜を有する半導体装置が得られる。

本発明によれば，プラグがボイドを残さずに確実に導電体で充填された信頼性の高い半導体装置が，その製造方法とともに提供されている。

以下，本発明を具体化した最良の形態について，添付図面を参照しつつ詳細に説明する。本形態に係る半導体装置は，図１に示す構造を有している。図１の半導体装置は，半導体基板１上に多重絶縁層２を有するとともに，多重絶縁層２上に配線層３を有するものである。半導体基板１内には，トランジスタその他の回路素子が形成されている。配線層３は，回路に合わせたパターニングが施されている。そして，半導体基板１と配線層３との導通をとるプラグ４が適宜の箇所に設けられている。

図１の半導体装置における多重絶縁層２は，第１シリコン酸化膜２１，第２シリコン酸化膜２２，そして第３シリコン酸化膜２３の３つのシリコン酸化膜を下からこの順に積み上げた多層構造のものである。第１シリコン酸化膜２１，第２シリコン酸化膜２２，および第３シリコン酸化膜２３はいずれも，ＣＶＤ法により形成されたものである。このうちの第２シリコン酸化膜２２にはリンまたはボロンもしくはそれらの両方がドープされている。一方，第１シリコン酸化膜２１および第３シリコン酸化膜２３には，これらの元素がドープされていない。

多重絶縁層２の全体としての厚さは１.０〜２.０μｍの範囲内であり，各シリコン酸化膜の厚さはほぼ均等である。プラグ４の箇所には，多重絶縁層２を貫通する穴が形成されており，その穴は配線層３により充填されている。これにより，半導体基板１と配線層３との導通が，プラグ４の箇所でとられている。穴の開口径は０.５〜１.０μｍの範囲内である。

図１の半導体装置における配線層３は，タングステン層３１，下地層３２，そしてメタル膜３３からなっている。そのうち大部分を占めるのは，最も上層のタングステン層３１である。プラグ４の穴を充填しているのも，大部分はタングステン層３１である。タングステン層３１の下に下地層３２が配置されており，その下にメタル膜３３が位置している。下地層３２は，チタンと窒化チタンの積層膜である。メタル膜３３は，チタンの薄膜である。

メタル膜３３は，多重絶縁層２における，表面とプラグ４の穴の壁面とを覆っている。穴の壁面では，第１シリコン酸化膜２１〜第３シリコン酸化膜２３の壁面とメタル膜３３とが，間に他の膜等を介することなく直に接している。一方，穴の底部の半導体基板１はメタル膜３３で覆われていない。下地層３２は，メタル膜３３における，多重絶縁層２の表面上の部分と，プラグ４の穴の壁面上の部分とを覆っている。さらに，プラグ４の穴の底部の半導体基板１上にも下地層３２が存在している。

ここで，プラグ４の壁面は，多重絶縁層２が多層構造であるにも拘わらず，段付きのない滑らかな形状である。そしてプラグ４は，タングステン層３１により，隙間なく充填されている。かかる構造により図１の半導体装置では，基本的には半導体基板１と配線層３とが絶縁されている一方で，プラグ４の場所では両者の導通がとられている。これにより集積回路をなしている。ここで，プラグ４が隙間なく充填されていることにより，その信頼性が高い。プラグ４の断面全体に電流が流れるので，局所的な電流集中が起こらないからである。このためプラグ４の断線が生じにくいのである。

図１の半導体装置の製造プロセスを説明する。図１の半導体装置の製造においては，半導体基板１の表面上に多重絶縁層２を形成する。ＣＶＤ法で，第１シリコン酸化膜２１，第２シリコン酸化膜２２，そして第３シリコン酸化膜２３の順に積み上げる。そして，フォトリソグラフィーとドライエッチングにより，多重絶縁層２にプラグ４の穴５を開ける。穴５を開け，エッチングマスクを除去した状況を図２に示す。この状況では，穴５は多重絶縁層２を貫通している。そして穴５の底に半導体基板１の表面が露出している。

ドライエッチングにより露出した半導体基板１の表面には，図２に現れない程度であるが，シリコンの薄い自然酸化膜が生成している。この自然酸化膜はプラグ４の導通性を害するので，これをウェットエッチングにより除去しなければならない。しかし本形態では，ウェットエッチングの前に，メタル膜３３を形成する。メタル膜３３の形成は，スパッタ法により行う。スパッタ条件は例えば，成膜パワーを１〜３ｋＷの範囲内とし，チャンバ内雰囲気ガスをアルゴンとし，圧力を０．１〜１Ｐａ程度とする。このスパッタ条件でメタル膜３３を形成する。成膜時間は，第３シリコン酸化膜２３の表面上におけるメタル膜３３の厚さが５０ｎｍとなるように定める。そうすると，穴５の壁面には１５〜３０ｎｍ程度，穴５の底には５ｎｍ程度の厚さのメタル膜３３が形成される。この状況を図３に示す。

なお，半導体基板１内において回路素子を構成するウェル構造等の形成は，メタル膜３３の形成の前までに行う。

そして，ウェットエッチングを行う。このウェットエッチングは，０．５％希フッ酸を用いて１０秒間行う。このエッチング液によるメタル膜３３のエッチングレートはさほど大きくない。このためこのエッチングにより，穴５の底のメタル膜３３はなくなってしまうが，穴５の壁面および第３シリコン酸化膜２３の表面のメタル膜３３は残存する。また，穴５の底のメタル膜３３の下の自然酸化膜は，このエッチング液により急速にエッチングされる。このため，穴５の底のメタル膜３３が除去されると直ちに自然酸化膜も除去される。

ウェットエッチング後の状況を図４に示す。この状況では，図３の状況と比較して，穴５の底のメタル膜３３が消滅している。穴５の壁面および第３シリコン酸化膜２３の表面のメタル膜３３は，多少薄くなってはいるものの，消滅することなく残存している。穴５の底に露出している半導体基板１の表面は，自然酸化膜に覆われていない清浄な表面である。

図４の状況において穴５の壁面には，第１シリコン酸化膜２１，第２シリコン酸化膜２２，第３シリコン酸化膜２３の境目に段付きが生じていない。これは，ウェットエッチングの際にこれらのシリコン酸化膜の壁面がメタル膜３３に覆われているからである。つまり，シリコン酸化膜の壁面は保護されており，それら自体はエッチング液に触れないのである。このため，これらのシリコン酸化膜の膜質の違いに拘わらず，図４に示すように段付きのない穴５の壁面形状が得られるのである。

もし，メタル膜３３を形成することなくウェットエッチングを行うと，図４に示した状況の代わりに，図５に示す比較例の状況ができてしまう。図５における穴５の壁面では，３つのシリコン酸化膜のうち中段の第２シリコン酸化膜２２が，その上下のシリコン酸化膜より凹んでいる。このために穴５の壁面が段付き形状になっている。

メタル膜３３がないとこのような形状になる理由は，希フッ酸によるシリコン酸化膜のエッチングレートが，膜質によって違うことにある。すなわち，リンやボロンを含有するシリコン膜（第２シリコン酸化膜２２）は，これらの元素を含まないシリコン膜（第１シリコン酸化膜２１および第３シリコン酸化膜２３）と比較して，希フッ酸によるエッチングレートが大きいのである。このため，これらの酸化膜の壁面が希フッ酸で直にエッチングされると，中段の第２シリコン酸化膜２２だけ余分にエッチングが進んでしまう。これにより図５に示した段付き形状ができてしまうのである。

これに対し本形態では，ウェットエッチング前にメタル膜３３を形成することにより，段付き形状の生成を防いでいる。

ウェットエッチングが済んだら，下地層３２の形成を行う。下地層３２（チタンと窒化チタンの積層膜）の形成は，ＣＶＤ法で行う。下地層３２を形成した状態を，図６に示す。形成された下地層３２は，メタル膜３３における，第３シリコン酸化膜２３の表面上の部分と，穴５の壁面上の部分とを覆っている。下地層３２はさらに，穴５の底部の半導体基板１上をも覆っている。

その後にタングステン層３１をＣＶＤ法で形成すると，図１の半導体装置ができあがる。このＣＶＤにより，多重絶縁層２の表面上の部分のみならず，穴５の内部もタングステンで充填される。このとき穴５の内部は，ボイドを残すことなく，タングステンで隙間なく充填される。穴５の壁面が段付きのない滑らかな形状だからである。これにより，断線のおそれがなく信頼性の高いプラグ４が得られる。その後，多重絶縁層２の表面上の配線層３のパターニングその他の後工程の処理が実施される。

もし，図５に示した段付きのある状況から下地層３２およびタングステン層３１を形成すると，図１の半導体装置の代わりに，図７に示す比較例の半導体装置ができてしまう。図７の半導体装置では，プラグ４の中にボイド６が存在している。ボイド６の部分は電流が通らないので，使用時には，プラグ４のうちボイド６以外のタングステンの部分における電流密度がその分高いことになる。そのためボイド以外の部分の負荷が大きく，断線が生じやすいのである。

穴５の壁面に段付きがあるとプラグ４の中にボイド６ができる理由は，穴５の口径の分布にある。すなわち図５の状況では，段付き形状のため，浅い位置（第３シリコン酸化膜２３）における口径よりも，深い位置（第２シリコン酸化膜２２）における口径の方が広い。このためこの形状からＣＶＤでタングステンを成膜すると，穴５の深い部位が充填される前に，浅い部位がタングステンで塞がってしまう。その後は穴５の内部に新たにタングステンが析出することはないから，ボイド６が残ってしまうのである。

これに対し本形態では，穴５の壁面に段付きがない状態で穴５の充填を行うことにより，ボイドの生成を防いでいる。言い替えると，穴５の深いところで口径が広がっている状況をなくすことにより，ボイドの生成を防いでいる。

以上詳細に説明したように本形態では，プラグ４の穴５を形成した後，ウェットエッチングの前に，メタル膜３３の形成を行うこととしている。これにより，穴５の壁面がメタル膜３３で保護された状態でウェットエッチングが行われるようにしている。こうして，多重絶縁層２の個々のシリコン酸化膜の膜質の違いに拘わらず，穴５の壁面に段付きが生じないようにしている。このため，ボイドのない良好なプラグ４が形成される。このようにして，プラグ４の信頼性が高い半導体装置が，その製造方法とともに実現されている。

ここで本形態では，ウェットエッチング時に穴５の壁面を保護する部材として，酸化物等ではなく金属質のメタル膜３３を用いている。このため，ウェットエッチング時における穴５の壁面の保護が確実である。メタルと酸化物とでは材質が全く異なるからである。このときのウェットエッチングの本来の目的は自然酸化膜の除去であり，主として酸化物を溶かすエッチング液が選択されている。このため，メタル膜３３はあまりエッチングされないのである。したがって，膜厚がごく薄い穴５の底のメタル膜３３は消失するが，ある程度の膜厚がある穴５の壁面のメタル膜３３は消失するには至らない。このためウェットエッチング時に，穴５の壁面が確実に保護されるのである。

もし，メタル膜３３の代わりに酸化物の膜を用いると，膜厚とウェットエッチング時間とのバランスの設定が非常に困難である。酸化物の膜はウェットエッチングで容易に溶けてしまうからである。メタル膜３３の代わりの酸化物の膜がウェットエッチングの途中で消失してしまうと，結局図５のような状況となってしまう。これを防ぐためには，メタル膜３３の代わりの酸化物の膜を厚く形成しておくか，ウェットエッチングの時間を短くすることが考えられる。しかしそれでは，穴５の底の半導体基板１の表面の清浄性が不十分となりがちである。本形態では，メタル膜３３を用いることにより，このような困難を排除しているのである。

また，本形態では，段付き発生防止のために追加した工程は，メタル膜３３の形成の１工程だけである。このためプロセス上の負担の増加は僅少で済んでいる。メタル膜３３を形成する代わりに，図５の状況から，上部の第３シリコン酸化膜２３のみを選択的に，スパッタエッチング等によりエッチングすることも考えられる。しかしそれでは，そのエッチングの際に，穴５の底の半導体基板１の表面に再び自然酸化膜ができてしまう。その除去のために再びエッチングが必要であり，工程数がさらに増加することになる。本形態では，メタル膜３３を用いることにより，工程数の増加を最小限に留めているのである。

なお，本形態は本発明の単なる例示に過ぎない。よって本発明は，本形態に何ら拘束されることなく改良や変形が可能であることはいうまでもない。

例えば，対象とする多重絶縁層２について，その層数は「３」に限られない。２以上であればよい。また，その製法や材質についても限定はない。ＣＶＤに限らず熱酸化膜であってもよい。ＣＶＤの場合にもその種類を問わない。酸化膜に限らず，窒化膜や酸窒化膜が含まれていてもよい。また，メタル膜３３についても，その材質はチタンに限らず他の金属でもよい。下地層３２やタングステン層３１についても，必要な導通性やカバレッジが得られるものであれば他の材質でもよい。

また，プラグ４の接続先についても，出発基板たるウェハに由来するものには限られない。出発基板たるウェハ上にエピタキシャル成長で積み上げた単結晶部分に接続するものでもよい。また，ＭＯＳトランジスタのゲート電極のような，絶縁層上に形成された導電体に接続するものであってもよい。この場合，ゲート電極自体はメタルであったとしても，請求項にいう「半導体素子層」に含まれるものとする。さらに，配線層３については，プラグ４の部分と別の材質であってもよい。すなわち，プラグ４の充填後に多重絶縁層２の表面上の部分の配線層３をエッチバックしてしまい，その後に新たに導電層を形成してプラグ４と導通させるものでもよい。

実施の形態に係る半導体装置の構造を示す断面図である。 実施の形態に係る半導体装置の製造プロセスを説明する断面図（その１）である。 実施の形態に係る半導体装置の製造プロセスを説明する断面図（その２）である。 実施の形態に係る半導体装置の製造プロセスを説明する断面図（その３）である。 半導体装置の製造プロセスの比較例を説明する断面図である。 実施の形態に係る半導体装置の製造プロセスを説明する断面図（その４）である。 半導体装置の比較例を説明する断面図である。

符号の説明

１ 半導体基板
２ 多重絶縁層
３ 配線層
４ プラグ
５ 穴
６ ボイド
２１〜２３ シリコン酸化膜
３１ タングステン層
３２ 下地層
３３ メタル薄膜

Claims (4)

1. 半導体素子層と，前記半導体素子層上に形成され，複数層を積層した構造の多重絶縁層とを有し，前記多重絶縁層を貫通して前記半導体素子層への導通をとるプラグが形成されている半導体装置において，
   前記多重絶縁層をその表面から前記プラグの穴の壁面に及ぶ範囲にわたって直に接して覆うメタル薄膜と，
   前記プラグの穴の内部に埋設され前記半導体素子層と導通するプラグ導通部材とを有することを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において，
   少なくとも前記メタル薄膜における前記多重絶縁層の表面上の部分から前記プラグの穴の壁面上の部分に及ぶ範囲を覆い，前記プラグ導通部材に覆われている下地層を有することを特徴とする半導体装置。
3. 複数層を積層した構造の多重絶縁層を半導体層素子上に有し，前記多重絶縁層を貫通するプラグにより前記半導体素子層への導通をとる半導体装置の製造方法において，
   前記多重絶縁層にプラグの穴を形成し，
   前記プラグの穴の形成後の表面上にメタル薄膜を形成し，
   前記メタル薄膜の形成後にウェットエッチングを行い，
   前記ウェットエッチングより後に，前記プラグの穴の内部にプラグ導通部材を埋設することを特徴とする半導体装置の製造方法。
4. 請求項３に記載の半導体装置の製造方法において，
   前記ウェットエッチングの後，前記プラグ導通部材の埋設の前に，表面上に下地層を形成することを特徴とする半導体装置の製造方法。

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