JPH01212451A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH01212451A JPH01212451A JP3790788A JP3790788A JPH01212451A JP H01212451 A JPH01212451 A JP H01212451A JP 3790788 A JP3790788 A JP 3790788A JP 3790788 A JP3790788 A JP 3790788A JP H01212451 A JPH01212451 A JP H01212451A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ０発明の概要
Ｃ０従来技術［第２図］
Ｄ１発明が解決しようとする間列点［第３図］Ｅ０問題
点を解決するための手段 Ｆ０作用 Ｇ、実施例〔第１図１ Ｈ０発明の効果 （Ａ、産業上の利用分野） 本発明は半導体装置の製法、特にエツチング速度が異な
る材料からなる複数層の層間絶縁膜にコンタクトホール
を形成して半°導体表面を露出させた後該露出部分の表
面に対してオーミックコンタクトをとるための処理を等
方性エツチングにより行う半導体装置の製法に関する。
点を解決するための手段 Ｆ０作用 Ｇ、実施例〔第１図１ Ｈ０発明の効果 （Ａ、産業上の利用分野） 本発明は半導体装置の製法、特にエツチング速度が異な
る材料からなる複数層の層間絶縁膜にコンタクトホール
を形成して半°導体表面を露出させた後該露出部分の表
面に対してオーミックコンタクトをとるための処理を等
方性エツチングにより行う半導体装置の製法に関する。
（Ｂ、発明の概要）
本発明は、上記の半導体装置の製法において、層間絶縁
膜の各層のエツチング速度の違いに起因して等方性エツ
チングによりシシタクトホール側壁に庇が形成されるこ
とを防止するため、等方性エツチングの前にコンタクト
ホールの側壁に保！！膜をＨ’５ｉｌｊ、シておくもの
である。
膜の各層のエツチング速度の違いに起因して等方性エツ
チングによりシシタクトホール側壁に庇が形成されるこ
とを防止するため、等方性エツチングの前にコンタクト
ホールの側壁に保！！膜をＨ’５ｉｌｊ、シておくもの
である。
（Ｃ，従来技術） ［第２図］
半導体装置の製造において、半導体基板の表面部に形成
された半導体領域から電極の取り出しを行う場合、絶縁
膜にコンタクトホールを形成してその半導体領域を露出
させた後、第２図（Ａ）に示すように半導体領域ａの表
面に自然に形成されりｓ ｉ ０２ Ｊｌ！ （厚す１
０人）ｂを、 同図（Ｂ） に示すように希弗酸（例え
ば水Ｈ２０と弗酸ＨＦとの比が１００：５）ｅを用いて
除去することが半導体領域ａと配１１ｓｌｌｉとの間の
コンタクト抵抗を小さくするためには必要である。尚、
同図においてＣは絶縁膜、ｄはコンタクトホール、ｅは
希弗酸である。
された半導体領域から電極の取り出しを行う場合、絶縁
膜にコンタクトホールを形成してその半導体領域を露出
させた後、第２図（Ａ）に示すように半導体領域ａの表
面に自然に形成されりｓ ｉ ０２ Ｊｌ！ （厚す１
０人）ｂを、 同図（Ｂ） に示すように希弗酸（例え
ば水Ｈ２０と弗酸ＨＦとの比が１００：５）ｅを用いて
除去することが半導体領域ａと配１１ｓｌｌｉとの間の
コンタクト抵抗を小さくするためには必要である。尚、
同図においてＣは絶縁膜、ｄはコンタクトホール、ｅは
希弗酸である。
また、コンタクトホールをＲＩＥ等、放射（ｒａｄｉａ
ｔｉｏｎ ）により形成した場合にはその放射により半
導体領域の表面にダメージ層が生じるのでこのダメージ
層を例えばアンモニア通水を用いたエツチングにより除
去する必要がある。
ｔｉｏｎ ）により形成した場合にはその放射により半
導体領域の表面にダメージ層が生じるのでこのダメージ
層を例えばアンモニア通水を用いたエツチングにより除
去する必要がある。
（Ｄ、発明が解決しようとする問題点）［第３図］
ところで、半導体素子の微細化が進むと層間絶縁膜が異
なる材料によって多層に形成されるようになり、その結
果、自然酸化膜やダメージ層を除去する等方性エツチン
グによって層間絶縁膜のコンタクトホールの側壁が庇状
になり空洞や配線膜の段切れが生じるという問題が起き
るようになった。この問題についてより具体的に説明す
ると次のとおりである。
なる材料によって多層に形成されるようになり、その結
果、自然酸化膜やダメージ層を除去する等方性エツチン
グによって層間絶縁膜のコンタクトホールの側壁が庇状
になり空洞や配線膜の段切れが生じるという問題が起き
るようになった。この問題についてより具体的に説明す
ると次のとおりである。
即ち、寸法ルールが例えば、１μｍルールから０．８μ
ｍルール、０．５μｍルールというように微細化してく
ると表面の平坦化等のため層間絶縁膜を例えば第３図（
Ａ）に示すように多層構造にしなければならなくなる。
ｍルール、０．５μｍルールというように微細化してく
ると表面の平坦化等のため層間絶縁膜を例えば第３図（
Ａ）に示すように多層構造にしなければならなくなる。
同図において、ｆは半導体基板、ｇは半導体基板表面部
の酸化により形成された５ｉｎ２からなる絶縁膜（ゲー
ト絶縁膜）、ｈはＳＯＧ膜、ｉは一層目の多結晶シリコ
ン膜、ｊは５ｉＮ１５Ｉ、には二層目の多結晶シリコン
膜、２はＢＰＳＧ膜、ｍはＰＳＧｉｉである。ところで
、層間絶縁膜を成す絶縁膜ｇ、ＳＯＧ膜り、 Ｓ １Ｎ
ｆｉｊ、ＢＰＳＧＩＩＩＪ！、ＰＳＧｊｌｉｍは、自然
酸化膜あるいはダメージ層を除去するエツチング液によ
るエツチングの速度が等しければ問題が生じない。しか
し、例えば弗酸５０％の水溶液と水とを５：１００で混
ぜたエツチング液を用いてエツチングした場合のエツチ
ング速度は、ＳＯＧが１６００人／ｓｉｎ ％Ｐ Ｓ
Ｇが１００ＯＡ／＋ｍｉｎ 、 Ｓ ｉ Ｏ，が６０人
／＋ａｉｎというように材料によってエツチング速度が
異なっている。そのため、自然酸化膜を除去するための
エツチング、ダメージ層を除去するためのエツチングに
よってコンタクトホールに第３図（Ｂ）に示すように庇
ができる。
の酸化により形成された５ｉｎ２からなる絶縁膜（ゲー
ト絶縁膜）、ｈはＳＯＧ膜、ｉは一層目の多結晶シリコ
ン膜、ｊは５ｉＮ１５Ｉ、には二層目の多結晶シリコン
膜、２はＢＰＳＧ膜、ｍはＰＳＧｉｉである。ところで
、層間絶縁膜を成す絶縁膜ｇ、ＳＯＧ膜り、 Ｓ １Ｎ
ｆｉｊ、ＢＰＳＧＩＩＩＪ！、ＰＳＧｊｌｉｍは、自然
酸化膜あるいはダメージ層を除去するエツチング液によ
るエツチングの速度が等しければ問題が生じない。しか
し、例えば弗酸５０％の水溶液と水とを５：１００で混
ぜたエツチング液を用いてエツチングした場合のエツチ
ング速度は、ＳＯＧが１６００人／ｓｉｎ ％Ｐ Ｓ
Ｇが１００ＯＡ／＋ｍｉｎ 、 Ｓ ｉ Ｏ，が６０人
／＋ａｉｎというように材料によってエツチング速度が
異なっている。そのため、自然酸化膜を除去するための
エツチング、ダメージ層を除去するためのエツチングに
よってコンタクトホールに第３図（Ｂ）に示すように庇
ができる。
このように庇ができるのは上側の膜よりも下側の膜の方
がエツチング速度が速い場合である。そして、このよう
に庇できると第３図（Ｃ）に示すようにコンタクトホー
ルを例えば多結晶シリコンｎで埋めてコンタクトをとろ
うとした場合に庇の下に空洞０ができてしまう。これ紘
半導体素子の信頼度を低くする要因となり好ましくない
。
がエツチング速度が速い場合である。そして、このよう
に庇できると第３図（Ｃ）に示すようにコンタクトホー
ルを例えば多結晶シリコンｎで埋めてコンタクトをとろ
うとした場合に庇の下に空洞０ができてしまう。これ紘
半導体素子の信頼度を低くする要因となり好ましくない
。
また、バリアメタルを介してアルミニウム配線膜でオー
ミックコンタクトをとる場合には、コンタクトホールの
側壁に生じた庇が第３図（Ｄ）に示すようにバリアメタ
ルの段切れをもたらす。この第３図（Ｄ）に示す半導体
装置の居間絶縁膜は同１ａ （Ａ）乃至（Ｃ）に示した
場合と異なり、Ｓｉ２３膜ｇ上のＳｉＮ膜りの上にＡ
ｓ Ｓ Ｇ＠Ｐが形成された構造になっているが、この
構造も層間絶Ｍｌｌｉとして比較的多い構造であり、こ
の場 。
ミックコンタクトをとる場合には、コンタクトホールの
側壁に生じた庇が第３図（Ｄ）に示すようにバリアメタ
ルの段切れをもたらす。この第３図（Ｄ）に示す半導体
装置の居間絶縁膜は同１ａ （Ａ）乃至（Ｃ）に示した
場合と異なり、Ｓｉ２３膜ｇ上のＳｉＮ膜りの上にＡ
ｓ Ｓ Ｇ＠Ｐが形成された構造になっているが、この
構造も層間絶Ｍｌｌｉとして比較的多い構造であり、こ
の場 。
合も５ｉｎ２膜ｇの上にＳｉＮ膜りによる庇ができる。
そして、この庇があると、アルミニウム配線膜「の半導
体領域ａへの侵入を防止するためにそのアルミニウム配
線膜ｒの下地とし形成したバリアメタルｇの段切れが生
じ易くなる。そして、かかる段切れが生じるとアルミニ
ウム配線膜ｒが半導体領域ａに直接接触する部分が生じ
、シンターしたときその部分においてアルミニウムの接
合への突き抜きが生じる虞れがある。勿論、かかる突き
抜きは素子の破壊につながり素子の正常な動作が期待で
きなくなる虞れをもたらし好ましくない。
体領域ａへの侵入を防止するためにそのアルミニウム配
線膜ｒの下地とし形成したバリアメタルｇの段切れが生
じ易くなる。そして、かかる段切れが生じるとアルミニ
ウム配線膜ｒが半導体領域ａに直接接触する部分が生じ
、シンターしたときその部分においてアルミニウムの接
合への突き抜きが生じる虞れがある。勿論、かかる突き
抜きは素子の破壊につながり素子の正常な動作が期待で
きなくなる虞れをもたらし好ましくない。
本発明はこのような事情に鑑みて為されたものであり、
オーミックコンタクトをとるための等方性エツチングに
より層間絶縁膜のコンタクトホール側壁に各層のエツチ
ング速度の違いに起因して庇が生じるのを防止すること
を目的とする。
オーミックコンタクトをとるための等方性エツチングに
より層間絶縁膜のコンタクトホール側壁に各層のエツチ
ング速度の違いに起因して庇が生じるのを防止すること
を目的とする。
（Ｅ、問題点を解決するための手段）
本発明半導体装置の製法は上記間運点を解決するため、
等方性エツチングの前にコンタクトホールの側壁に保護
膜を形成しておくことを特徴とする。
等方性エツチングの前にコンタクトホールの側壁に保護
膜を形成しておくことを特徴とする。
（Ｆ、作用）
本発明半導体装置の製法によれば、コンタクトホールの
側壁に保護膜を形成しておくので、等方性エツチングに
よってコンタクトホールの側壁がエツチングされること
がない。従って、層間絶縁膜を構成する各層にエツチン
グ速度の違いがあってもコンタクトホールの側壁に庇が
形成される虞れはない。依って、コンタクトホールの側
壁に庇が生じることによってもたらされていた空洞がで
きるという問題、バリアメタルにコンタクトホール内に
おいて段切れが生じるという問題も生じる余地がなくな
る。
側壁に保護膜を形成しておくので、等方性エツチングに
よってコンタクトホールの側壁がエツチングされること
がない。従って、層間絶縁膜を構成する各層にエツチン
グ速度の違いがあってもコンタクトホールの側壁に庇が
形成される虞れはない。依って、コンタクトホールの側
壁に庇が生じることによってもたらされていた空洞がで
きるという問題、バリアメタルにコンタクトホール内に
おいて段切れが生じるという問題も生じる余地がなくな
る。
（Ｇ、実施例） ［第１図］
以下、本発明半導体装置の製法を図示実施例に従って詳
細に説明する。
細に説明する。
第１図（Ａ）乃至（Ｆ）は本発明半導体装置の製法の一
つの実施例を工程順に示す断面図である。
つの実施例を工程順に示す断面図である。
第１図（Ａ）に示すよう、に層間絶縁膜３〜７が形成さ
れた後同図（Ｂ）に示すようにコンタクトホール８を異
方性エツチングにより形成する。
れた後同図（Ｂ）に示すようにコンタクトホール８を異
方性エツチングにより形成する。
尚、同図において、１は半導体基板、２は１つの半導体
領域、３はＳｉｎ、膜、４はＳＯＧ膜、５はＳｉＮ膜、
６はＢＰＳＧ膜、７はＰＳＧ膜である。 ・ 尚、コンタクトホール８′を形成して半導体基板１の表
面部の半導体領域２の表面を選択的に露出させると、露
出部上に自然酸化膜９（厚さ１０〜２０人）が形成され
、半導、体領域２の表面部に異方性エツチングによるダ
メー゛ジ層１０が生じる。
領域、３はＳｉｎ、膜、４はＳＯＧ膜、５はＳｉＮ膜、
６はＢＰＳＧ膜、７はＰＳＧ膜である。 ・ 尚、コンタクトホール８′を形成して半導体基板１の表
面部の半導体領域２の表面を選択的に露出させると、露
出部上に自然酸化膜９（厚さ１０〜２０人）が形成され
、半導、体領域２の表面部に異方性エツチングによるダ
メー゛ジ層１０が生じる。
次に、サイドウオール形□成技術を駆使してコンタクト
ホール８の側壁に、第１図（Ｃ）に示すよする。即ち、
ＣｖＤ等１．により保護膜１１を表面に全面的に形成し
た後詰保護膜１１をエッチバックしてコンタクトホール
８の側壁が保護膜１１によって覆われるようにする。そ
の後、希弗酸ＨＦを用いた等方性エツチングによって同
図（Ｄ）に示すように自然酸化膜９を除去し、更にアン
モニア通水を用いた等方性エツチングによって同図（Ｅ
）に示すように自然酸化膜ｌＯを除去し、しかる後、同
図（Ｆ）に示すようにコンタクトホール８を例えば多結
晶シリコン１２で埋める。
ホール８の側壁に、第１図（Ｃ）に示すよする。即ち、
ＣｖＤ等１．により保護膜１１を表面に全面的に形成し
た後詰保護膜１１をエッチバックしてコンタクトホール
８の側壁が保護膜１１によって覆われるようにする。そ
の後、希弗酸ＨＦを用いた等方性エツチングによって同
図（Ｄ）に示すように自然酸化膜９を除去し、更にアン
モニア通水を用いた等方性エツチングによって同図（Ｅ
）に示すように自然酸化膜ｌＯを除去し、しかる後、同
図（Ｆ）に示すようにコンタクトホール８を例えば多結
晶シリコン１２で埋める。
その後、図面では示さないがアルミニウム配線膜を□形
成１し、このアルミニウム配線膜がその多結晶シリコン
１２を介して半導体領域２と接続されるようにする。
成１し、このアルミニウム配線膜がその多結晶シリコン
１２を介して半導体領域２と接続されるようにする。
このような半導体装置の製法によれば、自然酸化膜９、
ダメージ門１０を峰去する等方性エツチングの際コンタ
クトホール８の側壁が保護膜１１によって保護さｉ、エ
ツチング液の層間絶縁膜３〜７への浸み込みが保護膜１
１によって阻止される。従って、コンタクトホール８の
側壁に庇ができる虞れがなく、延いては庇が生じたこと
に派生して生じた各種問題を解決することができる。
ダメージ門１０を峰去する等方性エツチングの際コンタ
クトホール８の側壁が保護膜１１によって保護さｉ、エ
ツチング液の層間絶縁膜３〜７への浸み込みが保護膜１
１によって阻止される。従って、コンタクトホール８の
側壁に庇ができる虞れがなく、延いては庇が生じたこと
に派生して生じた各種問題を解決することができる。
尚、上記実施例において保！！Ｉ膜１１は５ｉｎ２によ
り形成されていたがＳｉＮでもよいし、また、必ず゛し
も絶縁材料で形成す□る必要はなく、導電材料で形成す
るようにしても良い。即ち、保護膜１１はコンタクトホ
ール８の側壁に残存するので必然的に信頼性が必要とさ
れるがその信頼性さえあれば５ｉｎ２やＳｉＮのような
絶縁材料に代えて導電材料を用いるようにしても良く、
このようにするとコンタクト抵抗をより小さくすること
ができるという利点がある。
り形成されていたがＳｉＮでもよいし、また、必ず゛し
も絶縁材料で形成す□る必要はなく、導電材料で形成す
るようにしても良い。即ち、保護膜１１はコンタクトホ
ール８の側壁に残存するので必然的に信頼性が必要とさ
れるがその信頼性さえあれば５ｉｎ２やＳｉＮのような
絶縁材料に代えて導電材料を用いるようにしても良く、
このようにするとコンタクト抵抗をより小さくすること
ができるという利点がある。
（Ｈ，発明の効果）
以上に述べたように、本発明半導体装置の製法は、エツ
チング速度が具なる材料からなる複数層の層間絶縁膜に
コンタクトホールを形成して半導体表面を露出させた後
、該露出部分の表面に対してオーミックコンタクトをと
るための処理を等方性エツチングにより行う半導体装置
の製法において、上記コンタクトホールの形成後該コン
タクトホールの側壁に保護膜を形成し、しかる後上記等
方性エツチングを行うことを特徴とするものである。
チング速度が具なる材料からなる複数層の層間絶縁膜に
コンタクトホールを形成して半導体表面を露出させた後
、該露出部分の表面に対してオーミックコンタクトをと
るための処理を等方性エツチングにより行う半導体装置
の製法において、上記コンタクトホールの形成後該コン
タクトホールの側壁に保護膜を形成し、しかる後上記等
方性エツチングを行うことを特徴とするものである。
従って、本発明半導体装置の製法によれば、コンタクト
ホールの側壁に保護膜を形成しておくので、等方性エツ
チングによってコンタクトホールの側壁がエツチングさ
れることがない。従って、層間絶縁膜を構成する各層に
エツチング速度の違いがあってもコンタクトホールの側
壁に庇が形成される虞れはない。従って、コンタクトホ
ールの側壁に庇が生じることによってもたらされていた
空洞ができるという問題、バリアメタルにコンタクトホ
ール内において段切れが生じるという問題も生じる余地
がなくなる。
ホールの側壁に保護膜を形成しておくので、等方性エツ
チングによってコンタクトホールの側壁がエツチングさ
れることがない。従って、層間絶縁膜を構成する各層に
エツチング速度の違いがあってもコンタクトホールの側
壁に庇が形成される虞れはない。従って、コンタクトホ
ールの側壁に庇が生じることによってもたらされていた
空洞ができるという問題、バリアメタルにコンタクトホ
ール内において段切れが生じるという問題も生じる余地
がなくなる。
第１図（Ａ）乃至（Ｆ）は本発明半導体装置の製法の一
つの実施例を工程順に示す断面図、第２図（Ａ）、（Ｂ
）は自然画化膿の除去方法の従来例を工程順に示す断面
図、第３図（Ａ）乃至（Ｄ）は発明が解決しようとする
問題点を説明するための断面図である。 符号の説明 ｌ・・・半導体、３〜６・・・層間絶縁膜、８・・・コ
ンタクトホール、 １１・・・保護膜。 第１図 ″ｌ＠施伊撞工程順に示す断面図 第１図 順に示側新面図（従来例） 第２図
つの実施例を工程順に示す断面図、第２図（Ａ）、（Ｂ
）は自然画化膿の除去方法の従来例を工程順に示す断面
図、第３図（Ａ）乃至（Ｄ）は発明が解決しようとする
問題点を説明するための断面図である。 符号の説明 ｌ・・・半導体、３〜６・・・層間絶縁膜、８・・・コ
ンタクトホール、 １１・・・保護膜。 第１図 ″ｌ＠施伊撞工程順に示す断面図 第１図 順に示側新面図（従来例） 第２図
Claims (1)
- （１）エッチング速度が異なる材料からなる複数層の層
間絶縁膜にコンタクトホールを形成して半導体表面を露
出させた後該露出部分の表面に対してオーミックコンタ
クトをとるための処理を等方性エッチングにより行う半
導体装置の製法において、上記コンタクトホールの形成
後該コンタクトホールの側壁に保護膜を形成し、しかる
後上記等方性エッチングを行うことを特徴とする半導体
装置の製法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63037907A JP2751181B2 (ja) | 1988-02-20 | 1988-02-20 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63037907A JP2751181B2 (ja) | 1988-02-20 | 1988-02-20 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212451A true JPH01212451A (ja) | 1989-08-25 |
| JP2751181B2 JP2751181B2 (ja) | 1998-05-18 |
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ID=12510613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63037907A Expired - Fee Related JP2751181B2 (ja) | 1988-02-20 | 1988-02-20 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751181B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1988
- 1988-02-20 JP JP63037907A patent/JP2751181B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JP2751181B2 (ja) | 1998-05-18 |
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