JP2009032956A

JP2009032956A - 半導体装置、およびその製造方法

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Publication number: JP2009032956A
Application number: JP2007196184A
Authority: JP
Inventors: Kazuyuki Azuma; 和幸東
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-07-27
Filing date: 2007-07-27
Publication date: 2009-02-12

Abstract

【課題】ビアの径を調節するスペーサ膜と、ビア間絶縁膜上に形成されたエッチングストッパ膜を有し、スペーサ膜とエッチングストッパ膜の界面におけるリーク電流の発生を抑えた半導体装置、およびその製造方法を提供する。
【解決手段】本発明の実施の形態による半導体装置は、表面に半導体素子を有する半導体基板と、前記半導体基板上に形成された配線と、前記配線の下側に接続されるビアと、前記ビアと同じ層に形成された第１の絶縁膜と、前記第１の絶縁膜と前記配線との間、および前記第１の絶縁膜と前記ビアとの間に一体に形成された第２の絶縁膜と、を有する。
【選択図】図１

Description

本発明は、半導体装置、およびその製造方法に関する。

半導体装置の配線構造において、ダマシン配線を形成するための配線溝の深さを揃え、且つ下層のビア間絶縁膜を保護するためにエッチングストッパ膜が一般に用いられている。また、一方で上下配線を接続するビアの径を縮小するために、ビア溝の内側壁にスペーサ膜が形成されることがある（例えば、特許文献１参照）。

特許文献１に記載の技術によれば、エッチングストッパ膜とスペーサ膜がともに形成され、それぞれの役割を果たす。しかし、ビア間絶縁膜上のエッチングストッパ膜とビア溝の内側壁のスペーサ膜が別工程で形成されるため、これらの界面においてリーク電流が発生するおそれがある。これは、界面に多く存在する欠陥に電子がトラップされる等の原因による。

一方、コンタクト内壁と、コンタクトと隣接する層間絶縁膜の上に一体にスペーサ膜を形成する技術がある（例えば、特許文献２参照）。しかし、特許文献２に記載の技術によれば、スペーサ膜はコンタクトとゲートとの間の短絡を防止することを目的として形成されるものであり、上下配線を接続するビアの径を縮小する目的に用いることができない。また、スペーサ膜はストッパ膜として用いることを目的としていない。
特開平９−１６７７９５号公報特開平１１−２７４０９９号公報

本発明の目的は、ビアの径を調節するスペーサ膜と、ビア間絶縁膜上に形成されたエッチングストッパ膜を有し、スペーサ膜とエッチングストッパ膜の界面におけるリーク電流の発生を抑えた半導体装置、およびその製造方法を提供することにある。

本発明の一態様は、表面に半導体素子を有する半導体基板と、前記半導体基板上に形成された配線と、前記配線の下側に接続されるビアと、前記ビアと同じ層に形成された第１の絶縁膜と、前記第１の絶縁膜と前記配線との間、および前記第１の絶縁膜と前記ビアとの間に一体に形成された第２の絶縁膜と、を有することを特徴とする半導体装置を提供する。

また、本発明の他の態様は、表面に半導体素子が形成された半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜中にビアホールを形成する工程と、前記第１の絶縁膜上、および前記ビアホールの内面に第２の絶縁膜を形成する工程と、前記ビアホールの底面に形成された前記第２の絶縁膜の少なくとも一部を除去する工程と、前記ビアホールの底面に形成された前記第２の絶縁膜の少なくとも一部を除去した後、前記ビアホールにビアを形成する工程と、前記ビアを形成した後、前記第２の絶縁膜および前記ビア上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜を加工して、前記第３の絶縁膜中に配線溝を形成する工程と、前記配線溝中に配線を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。

本発明によれば、ビアの径を調節するスペーサ膜と、ビア間絶縁膜上に形成されたエッチングストッパ膜を有し、スペーサ膜とエッチングストッパ膜の界面におけるリーク電流の発生を抑えた半導体装置、およびその製造方法を提供することができる。

〔実施の形態〕
（半導体装置の構成）
図１は、本発明の実施の形態に係る半導体装置の断面図である。

半導体装置１は、表面に半導体素子を有する半導体基板（図示しない）と、半導体基板上に積層された多層配線構造を有する。図１は、この多層配線構造の一部を示す断面図である。

半導体装置１は、第１の配線３と、第１の配線３と同じ層に形成された第１の配線間絶縁膜２と、第１の配線３の上層に形成された第２の配線８と、第２の配線８と同じ層に形成された第２の配線間絶縁膜７と、第１の配線３と第２の配線８を電気的に接続するビア６と、ビア６と同じ層に形成されたビア間絶縁膜４と、ビア間絶縁膜４と第１の配線３との間、およびビア間絶縁膜４とビア６との間に一体に形成された絶縁膜５と、を有する。なお、第１および第２の配線３、８、およびビア６等の配置は図１に示したものに限られない。

第１および第２の配線３、８は、例えば、Ｃｕ等の導電性材料からなる。なお、第１および第２の配線３、８は、内部の金属の拡散を防ぐバリアメタルを表面に有する構造であってもよい。バリアメタルは、例えば、Ｔａ、Ｔｉ、Ｗ、Ｒｕ、Ｃｏ等の金属あるいはこれらの金属の化合物からなる。

ビア６は、例えば、Ｗ、Ｃｕ等の導電性材料からなる。なお、ビア６は、第１および第２の配線３、８と同様に、内部の金属の拡散を防ぐバリアメタルを表面に有する構造であってもよい。

ビア間絶縁膜４は、例えば、２００ｎｍ程度の厚さを有する絶縁材料からなる。この絶縁材料としては、例えば、ＳｉＯ_２や、これにＣを添加したＳｉＯＣ、Ｎを添加したＳｉＯＮ、Ｆを添加したＳｉＯＦ、Ｂ、Ｐを添加したＢＰＳＧ、等のＳｉ酸化物を用いることができる。

第１および第２の配線間絶縁膜２、７は、ビア間絶縁膜４と同様の材料を用いることができる。また、ＳｉＯＣＨ、ポリメチルシロキサン、ポリアリーレン、ベンゾオキサゾール等の有機絶縁材料を用いてもよい。また、第１および第２の配線間絶縁膜２、７は、例えば、１００ｎｍ程度の厚さを有する。

絶縁膜５は、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ等の絶縁材料からなり、例えば、２０ｎｍ程度の厚さを有する。また、絶縁膜５は、第２の配線間絶縁膜７のエッチング加工時に、エッチングストッパとして働くため、第２の配線間絶縁膜７とのエッチング選択比が高い材料であることが好ましい。また、絶縁膜５は、ビア６を埋め込むビア溝の内側壁にも形成され、その厚さを調節することにより、ビア６の径を制御するスペーサとしての機能を有する。

（半導体装置の製造方法）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。

まず、図２Ａ（ａ）に示すように、図示しない半導体基板上に第１の配線３、配線間絶縁膜４ａを形成し、その上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法もしくはＰＶＤ（Physical Vapor Deposition）法によりビア間絶縁膜４を堆積する。

次に、図２Ａ（ｂ）に示すように、例えば、フォトリソグラフィ法とＲＩＥ（Reactive Ion Etching）法により、ビア間絶縁膜４を加工し、ビア間絶縁膜４中にビア溝９を形成する。

次に、図２Ａ（ｃ）に示すように、例えば、ＣＶＤ法もしくはＰＶＤ法により、ビア間絶縁膜４上、およびビア溝９の内面に絶縁膜５を形成する。ここで、絶縁膜５の厚さを調節することにより、ビア溝９の内径を任意に変更することがでる。これにより、後の工程において形成されるビア６の径を制御することができる。

次に、図２Ａ（ｄ）に示すように、絶縁膜５のビア溝９の底に位置する領域を選択的に除去し、第１の配線３の上面を露出させる。以下に、絶縁膜５のビア溝９の底に位置する部分を選択的に除去する方法の具体例を挙げる。

１つの方法として、以下のようなものがある。まず、図２Ａ（ｃ）に示したビア間絶縁膜４上、およびビア溝９の内面に絶縁膜５を形成する工程において、熱ＣＶＤ法等を用いて、被覆性の良い条件で絶縁膜５を形成する。これにより、絶縁膜５のビア溝９の底に形成された部分と、ビア間絶縁膜４上に形成された部分の厚さはほぼ等しくなる。ここで、絶縁膜５にＡｒ等を用いたスパッタエッチングを施すと、ビア間絶縁膜４上では、Ａｒにより削られた塵状の絶縁膜５が再び降り積もるため、絶縁膜５の厚さはあまり変化しない。一方、ビア溝９の底では、Ａｒにより削られた塵状の絶縁膜５が、ビア溝９の内壁等に付着してほとんど戻ってこないため、絶縁膜５の厚さが薄くなり易い。これにより、絶縁膜５のビア溝９の底に位置する部分を選択的に除去することができる。

また、他の方法として、以下のようなものがある。まず、図２Ａ（ｃ）に示したビア間絶縁膜４上、およびビア溝９の内面に絶縁膜５を形成する工程において、熱ＣＶＤ法等を用いて、被覆性の良い条件で絶縁膜５を形成する。これにより、絶縁膜５のビア溝９の底に形成された部分と、ビア間絶縁膜４上に形成された部分の厚さはほぼ等しくなる。次に、ＣＨＦ_３ガス等の絶縁膜５をエッチングするガスと、ＣＯガス等の絶縁膜５を堆積させるガスを混合したガスを用いて、絶縁膜５にプラズマエッチングを施す。このとき、ビア溝９の底とビア間絶縁膜４上では、プラズマ中の上記２種のガスの混合比が異なる。具体的には、ビア溝９の底では、ビア間絶縁膜４上と比較して、絶縁膜５をエッチングするガスの比率が大きくなる。これにより、絶縁膜５のビア溝９の底に位置する部分を選択的に除去することができる。

また、他の方法として、以下のようなものがある。まず、図２Ａ（ｃ）に示したビア間絶縁膜４上、およびビア溝９の内面に絶縁膜５を形成する工程において、プラズマＣＶＤ法等を用いて、敢えて被覆性の悪い条件で絶縁膜５を形成する。これにより、絶縁膜５のビア溝９の底に形成された部分の厚さは、ビア間絶縁膜４上に形成された部分の厚さと比較して薄くなる。そのため、絶縁膜５にＲＩＥ等によるエッチングを施すと、ビア溝９の底に形成された部分が初めに完全に除去される。その時点でエッチングを止めれば、絶縁膜５のビア溝９の底に位置する部分を選択的に除去することができる。

また、他の方法として、以下のようなものがある。フォトリソグラフィ法によりビア溝９の外の絶縁膜５上にエッチングマスクを形成し、ＲＩＥ法により絶縁膜５のビア溝９の底に位置する部分を除去する。

次に、図２Ｂ（ｅ）に示すように、ビア溝９内にビア６を形成する。ビア６は、例えば、以下のような方法で形成される。

まず、ビア溝９内を埋めるようにビア６の材料膜を堆積させる。次に、ビア間絶縁膜４上の絶縁膜５をストッパとして、この材料膜にＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理を施す。これにより、図２Ｂ（ｅ）に示すようなビア６が形成される。

次に、図２Ｂ（ｆ）に示すように、例えば、ＣＶＤ法もしくはＰＶＤ法により、絶縁膜５、およびビア６上に第２の配線間絶縁膜７を形成する。

次に、図２Ｂ（ｇ）に示すように、例えば、フォトリソグラフィ法とＲＩＥ法により、第２の配線間絶縁膜７を加工し、第２の配線間絶縁膜７中に配線溝１０を形成する。

次に、図２Ｂ（ｈ）に示すように、配線溝１０内に第２の配線８を形成する。第２の配線８は、例えば、配線溝１０内を埋めるようにＣｕ等の膜を堆積させた後、この膜に平坦化処理を施すことにより形成される。なお、この平坦化処理の際にストッパとなる膜を第２の配線間絶縁膜７上に予め用意しておいてもよい。

（実施の形態の効果）
本発明の実施の形態によれば、絶縁膜５をビア溝９の内壁とビア間絶縁膜４上に一体に形成することにより、ビア６の径を調節するスペーサ膜と、配線溝１０の深さを揃えるエッチングストッパ膜を備え、且つスペーサ膜とエッチングストッパ膜の界面におけるリーク電流の発生を抑えることができる。

また、ビア６をＷにより形成する場合は、通常ビア溝９の内面にＴｉＮ膜を形成した後に、ＷＦ_６ガス等の前駆ガスを用いたＣＶＤによりＴｉＮ膜上にビア６の材料膜を堆積させる。このとき、絶縁膜５が形成されていることにより、前駆ガスがＴｉＮに孔を開けてビア間絶縁膜４に達し、ビア間絶縁膜４に損傷を与えることを防ぐことができる。

〔他の実施の形態〕
なお、本発明は上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記実施の形態において、ビア６は第１の配線３と第２の配線８を接続するものとして説明したが、実際にはこのような構成に限られず、例えば、トランジスタのゲートやソース・ドレイン領域と配線を接続するものであってもよい。

また、絶縁膜５は、ビア６内の金属のビア間絶縁膜４への拡散を防ぐ拡散バリア膜として用いられてもよい。なお、この場合、ビア６の径を制御するスペーサとしての機能を必ずしも有する必要はない。

また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。

本発明の実施の形態に係る半導体装置の断面図。（ａ）〜（ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図。（ｅ）〜（ｈ）は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図。

符号の説明

１半導体装置。４ビア間絶縁膜。５絶縁膜。６ビア。８第２の配線。９ビア溝。１０配線溝。

Claims

表面に半導体素子を有する半導体基板と、
前記半導体基板上に形成された配線と、
前記配線の下側に接続されるビアと、
前記ビアと同じ層に形成された第１の絶縁膜と、
前記第１の絶縁膜と前記配線との間、および前記第１の絶縁膜と前記ビアとの間に一体に形成された第２の絶縁膜と、
を有することを特徴とする半導体装置。
前記第２の絶縁膜は、ＳｉＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮのうち、少なくともいずれか１つを含むことを特徴とする請求項１に記載の半導体装置。
表面に半導体素子が形成された半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜中にビアホールを形成する工程と、
前記第１の絶縁膜上、および前記ビアホールの内面に第２の絶縁膜を形成する工程と、
前記ビアホールの底面に形成された前記第２の絶縁膜の少なくとも一部を除去する工程と、
前記ビアホールの底面に形成された前記第２の絶縁膜の少なくとも一部を除去した後、前記ビアホールにビアを形成する工程と、
前記ビアを形成した後、前記第２の絶縁膜および前記ビア上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を加工して、前記第３の絶縁膜中に配線溝を形成する工程と、
前記配線溝中に配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記配線溝の形成は、前記第２の絶縁膜をエッチングストッパとして用いて前記第３の絶縁膜にエッチングを施すことにより行われることを特徴とする請求項３に記載の半導体装置の製造方法。
前記第２の絶縁膜の形成は、前記ビアホールの径を制御するために前記第２の絶縁膜の厚さを調節して行われることを特徴とする請求項３に記載の半導体装置の製造方法。