CN101116175A - 应变硅、栅极构建的费米场效应晶体管 - Google Patents

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Abstract

一种场效应晶体管，包括：衬底中的应变硅沟道；衬底中在应变硅沟道两端的源极/漏极区；应变硅沟道上的栅极绝缘层；以及在栅极绝缘层上的栅极。应变硅沟道的掺杂、衬底的掺杂和/或应变硅沟道的深度被配置成可在场效应晶体管的阈电压条件下，在栅极绝缘层中和在应变硅沟道表面中产生接近零的垂直电场。此外，栅极被配置成可提供接近于硅的中间能带隙的栅极逸出功。从而，提供了具有应变硅沟道和具有中间能带隙逸出功的栅极层的费米FET。本发明还描述了使用外延生长的相关的制造方法。

Description

应变硅、栅极构建的费米场效应晶体管
对有关申请的交叉引用
本申请要求转让给本发明受让人的2004年12月7日提交的题目为“Strained Silicon Gate Engineered Femi-FETs(应变硅、栅极设计的费米FET)”的60/634016号临时申请的利益，这里通过引用将其公开全部结合到本文中，如同在本文中充分说明一样。
技术领域
本发明涉及半导体器件及制造方法，尤其涉及场效应晶体管(FET)及其制造方法。
背景技术
费米FET器件已由本发明的受让人--Thunderbird Technologies及其他实体进行了多年的深入探究。费米FET晶体管在如下美国专利中进行了描述：4984043，4990974，5151759，5194923，5222039，5367186，5369295，5371396，5374836，5438007，5440160，5525822，5543654，5698884，5786620，58 14869，5885876，和6555872，它们都被转让给本发明的受让人，这里通过引用将其公开结合到本文中，如同在本文中充分说明一样。
在较粗糙的几何结构条件下，电源电压可以足够高以允许对n和p沟道费米FET器件使用简并掺杂的多晶硅栅极。对于更深等比例缩小的CMOS技术，中间能带隙栅极材料可用于提供能更适于器件运行的器件阈电压，无论对高性能(低VT)或低功率(较高Vi)应用。参照例如5952701号美国专利。这是因为费米FET的沟道工程能用特定掺杂分布来实现器件设计的低场的好处。器件设计者可以权衡亚阈值行为(包括IOFF、亚阈值斜率S、漏极诱发势垒降低(DIBL)和VT滑离)与性能(包括给栅极堆叠带来技术限制的IDSAT(截止与导通比较电流)))))和电容量、氧化层厚度tox、铸造工具箱等)和产品需求等)的比较以及产品需要量。
发明内容
根据本发明的示范性实施例的场效应晶体管包括：衬底中的应变硅沟道；衬底中在应变硅沟道的两端的源极区/漏极区；应变硅沟道上的栅极绝缘层；以及栅极绝缘层上的栅极。应变硅沟道的掺杂、衬底的掺杂和/或应变硅沟道的深度被配置成可在场效应晶体管的阈电压条件下在栅极绝缘层和邻近该栅极绝缘层的应变硅沟道中产生接近零垂直的电场。此外，栅极被配置成可提供接近于硅的中间能带隙的栅极逸出功。因此，可提供具有应变硅沟道和具有中间能带隙逸出功的栅极的费米FET。
在一些实施例中，在衬底和应变硅沟道之间提供了松弛硅-锗缓冲层。松弛硅-锗缓冲层被配置成可将应变施加到应变硅沟道。此外，在一些实施例中，栅极包含多晶硅-锗。在另一些实施例中，还可以在所述多晶硅-锗上远离栅极绝缘层地设置多晶硅层。
在一些实施例中，栅极被配置成可提供在硅的中间能带隙上下约0.3eV范围内的栅极逸出功。此外，在另一些实施例中，栅极被配置成可提供约4.7eV的栅极逸出功。
在另一些实施例中，沟道的掺杂、衬底的掺杂和/或沟道的深度根据下式来选择：
x 1 = N A N D + N A 2 ϵ s q [ [ 1 N A + 1 N D ] ] ,
其中：Xi是沟道深度，NA是衬底掺杂，ND是沟道掺杂，εs是硅的介电常数，以及q是基本电荷。
本领域技术人员会理解到本发明的实施例在上文中被描述为包含在阈值条件下具有接近零的垂直电场并结合应变硅沟道和中间能带隙栅极的费米FET。在另一些实施例中，还可提供这些因素的部分结合。因此，在一些实施例中，费米FET可配有应变硅沟道和栅极，该栅极被配置成可提供不接近硅的中间能带隙的栅极逸出功。在另一些实施例中，费米FET可配有被配置成可提供接近于硅的中间能带隙的栅极逸出功的栅极，并包含未应变的沟道。在再一些实施例中，不是费米FET的常规MOSFET可配有应变硅沟道和中间能带隙栅极。
根据本发明的示范性实施例，场效应晶体管可通过在衬底上外延生长松弛硅-锗缓冲层，在松弛硅-锗缓冲层上外延生长应变硅沟道，并在应变硅沟道的两端形成源极区/漏极区来制作。在应变硅沟道上形成栅极绝缘层，并且在栅极绝缘层上形成被配置成可提供接近于硅的中间能带隙的栅极逸出功的栅极。应变硅沟道的掺杂、衬底的掺杂和/或应变硅沟道的深度可被配置成可在场效应晶体管的阈电压条件下在栅极绝缘层中和在邻近该栅极绝缘层的应变硅沟道中产生接近零的垂直电场。在一些实施例中，在外延生长松弛硅-锗缓冲层和/或应变硅沟道时通过选择性外延生长来形成所述源极区/漏极区。
附图说明
图1图示说明了作为硅-锗中锗的含量的函数的逸出功。
图2图示说明了与硅相比较，硅-锗中空穴和电子的相对迁移率提高。
图3图示说明了常规MOSFET和费米FET器件的沟道中心的沟道掺杂分布。
图4图示说明了常规MOSFET和费米FET器件的沟道中心的横向场分布。
图5图示说明了常规MOSFET和费米FET器件的栅极绝缘体(氧化层)中的横向场的横向分布。
图6图示说明了在常规MOSFET和费米FET器件表面上沿着器件沟道的衬底表面上的横向场的横向分布。
图7是根据本发明的示范性实施例的硅-锗、硅-锗栅极费米FET上的应变硅的横剖面图。
图8是表示在图7的晶体管的阈电压条件下的掺杂分布和耗尽区的一维沟道结构的示意图。
具体实施方式
栅极工程
对于深亚微米(DSM)费米FET，可能需要独立于其他器件特征来灵活设置或调谐栅极逸出功。例如，栅极逸出功可独立于衬底掺杂、栅极氧化层厚度及器件几何结构。有了这种能力，n沟道和p沟道栅极材料就能分开进行调谐，以便相互独立地设置n沟道和p沟道器件阈电压。然而，实际上，这种能力的获得可能是昂贵的，因为它可能要使用具有选择改变逸出功(例如使用光刻)能力的真金属栅极。
在常规MOSFET中使用Si1-xGex栅极是已知的，其中栅极堆叠可以是在淀积的结合Ge的多晶硅之上的多晶硅的分层结构。还可在堆叠的底部使用无定形Si缓冲层，所述Si缓冲层结束了与Ge成分的再结晶过程。参照例如，Hellberg等人的“Work Function of Boron-Doped Polycrystalline Si1-xGex Films(硼掺杂的多晶Si1-xGex薄膜的逸出功)，”Device Letters(器件通讯)，Vol.18，No.9，Sept.1997，pp.456-458。Ge成分导致能带隙变窄，引发逸出功的改变。当栅极进行简并p型掺杂时，逸出功改变到400mV，这已在Hellberg等人的文章中进行描述。图1是Hellberg等人的文章中报道的作为Si含量的函数的逸出功改变的再现。注意该图示出作为Si含量的而不是当前习惯的Ge含量的函数的逸出功。此外，图例中的Ref7和Ref9指来自Hellberg等人的参考文献。多晶Si1-xGex栅极的电子亲和力非常接近于纯Si的亲和力。当栅极堆叠进行简并p型掺杂时，在价带边缘附近，由能带隙缩小造成的费米能级改变导致逸出功改变。Ge含量的实际值可以产生约4.9eV的逸出功。注意逸出功的实验值可能不同于图1所示的数据。示例栅极结构可能在多晶Si1-xGex层中具有50-70％的Ge含量(摩尔分数)并用1015cm-3的硼剂量进行掺杂。
对于费米FET设计，例如，由于低电压电源(如VDD＝1.2V)，因此可能需要具有逸出功接近于4.72eV的中间能带隙能级。逻辑设计通常使用至少3.5-4的VDD/VT比率，意味着可能需要不超过0.3-0.4V的VT。具有约4.7eV的真中间能带隙逸出功的费米FET设计能提供约0.4V的VT。但是，若只考虑n沟道器件，则4.9eV的SiGe栅极逸出功太高了，因为VT将是约0.6V。因此，SiGe栅极逸出功会使设计低场费米FET器件非常困难，因为所产生的VT值一般会太高。
衬底工程
较近一段时间，已对CMOS技术的衬底和栅极中晶格应变的影响进行了相关工作。参照Fossum等人的“Performance Projections ofScaled CMOS device and Circuits With strained Si-on-SiGe channels(具有应变Si-on-SiGe沟道的等比例缩小CMOS器件和电路的性能预测)，”IEEE Transactions on Electron Device(IEEE电子器件学报)，Vol.50，No.4，April，2003，pp.1042-1049，以及Miyata等人的“Electron transport properties of a strained Si layer on a relaxed Si1-xGexsubstrate by Monte Carlo simulation(蒙特卡罗模拟的松弛Si1-xGex衬底上的应变Si层的电子输运性质)，”Applied Physics Letters(应用物理通讯)，Vol.62，No.21，May，1993，pp.2661-2663。对CMOS晶片的衬底施加拉力和压力可能对器件的性能产生深刻的影响。最显著的影响可为既在体内又在表面上的迁移率提高。外加应变一般会减小受影响区中的能带隙，这可能改变电荷载体的有效质量，并可能产生较高的速率(及迁移率)。此外，声子散射和表面粗糙的不良影响可以利用所述外加应变来降低。以下文献报告了对n沟道MOSFET最高45％的显著迁移率提高。参照Goo等人的“Scalabilityof strained-Si nMOSFETs Down to 25 nm gate Length(栅极长度低到25nm的应变Si nMOSFET的可伸缩性)，”IEEE Electric Device Letters(IEEE电子器件通讯)，Vol.24，No.5，May，2003，pp.351-353。
实现所需应变的一个方法是使用外延Si/Si1-xGex异质结构，即所谓的能带隙工程。在该领域已进行了大量的研究。近来进行的工作是致力于理解有关的物理学和开发适于器件和电路设计的实际模型，如这些文件所说明的：上面引用的Fossum等人和Miyata等人的出版物中及Lim等人的“Comparison of Threshold-Voltage Shifts forUniaxial and Biaxial Tensile-Stressed n-MOSFET(单轴和双轴的张应力n-MOSFET的阈电压改变的比较)，”IEEE Electric Letters(IEEE电子通信)，Vol.25，No.11，Nov.2004，pp.731-733；以及Takagi等人的“Comparative study of phonon-limited mobility of two-dimensional electrons in strained and unstrained Si metal-oxide-semiconductor field-effect transistors(在应变和非应变Si金属氧化层半导体场效应晶体管中的二维电子的声子限制迁移率的比较研究)，”Journal of Applied Physics(应用物理杂志)，Vol.80，No.3，August，1996，pp.1567-1577。用于应变沟道的许多其他技术对于本领域技术人员是公知的。从文献中报告的该建模工作和实验结果，已经发现由应变产生的集成电路性能的实际提高一般根本不接近于由实测迁移率提高引起的预期提高。例如，已知的迁移率提高可能是约35％，而通过固有栅极延迟所测量到的实际性能增加，可能连20％都达不到。此外，迁移率的提高是以很高的代价换来的。
尤其是，因为潜在的物理影响是能带隙变窄和带边缘移动，所以通常一些器件特征也被改变。第一个也可能是最显著的影响是在器件的迁移率方面，而还有一个显著影响是在器件的VT方面。减小的能带隙和带移动可能改变沟道中流动载流子的费米能级，导致n和p沟道器件的VT减小。这种VT改变对双轴张力应变的n沟道器件可以是约150-200mV，而对单轴应变器件会小一些。报告的p沟道器件的VT改变远小于n沟道器件的VT改变而一般被忽略。直到最近，才将注意力转向理解VT改变的原因上。为补偿VT的减小，一般需要在沟道中使用较重的掺杂，降低由电离杂质散射引起的迁移率并抵消应变引发的迁移率提高。此外，较重掺杂一般导致较高的横向场。
由能带隙变窄引起的两个其他潜在不良影响涉及沟道-源极/漏极结。能带隙变窄一般引发结泄漏增加，这可能被较重沟道掺杂的潜在需要所加重。此外，应变的区的结电容一般会增加，这会被潜在的较重掺杂所再次加重，可能会降低器件的动态性能。所有这些特征可共同显著降低由常规MOSFET设计中的应变所提供的好处。
沟道应变的、栅极构建的费米FET
如前所述，将Si1-xGex栅极用于费米FET设计一般会导致n沟道VT值过高。可能需要找到与栅极工程无关的降低器件VT的方法。沟道掺杂中存在某种范围，若不是最佳的性能，VT范围可能非常小。若Si1-xGex被应用于费米FET栅极，则Si1-yGey异质结构沟道的使用可能是有益的，其中y被用于区分衬底中的Ge含量和栅极堆叠中使用的Ge含量。在仔细考虑后，由于至少几方面原因，的确是这种情况。
第一，VT改变源于应变的沟道晶格。对于给定的一组n沟道费米FET沟道条件，施加应变能提供反方向的改变，利用Si1-xGex栅极为有效中间能带隙逸出功改变提供刚好恰当的量。VT改变的量可能取决于许多因素。若Si1-yGey异质结构被用于提供应变的沟道，则松弛缓冲层中的Ge(y)的量可能是关键因素。在前面引用的Fossum等人的文献中已说明了对于双轴应变Si，VT改变可经验地表达为：
ΔVT-SiGe＝Eg(Si)-Eg(Si/SiGe)＝0.4y(eV)
其被表达为有效能带隙变窄，y是松弛缓冲层中的部分Ge含量。对于实际的Ge含量值，例如，室温下y＝0.20，能带隙减小约80meV。对于提供较高迁移率的较高的值(如y＝0.50)，ΔVT可能是约200mV。这非常接近于Si1-xGex栅极费米FET所需的VT改变。注意，费米FET结构中的掺杂级通常远轻于常规表面沟道倒置(SCI)MOSFET。因此，使用应变的Si-on-SiGe沟道结构，掺杂可能不需要改变。从而，费米FET结构可以设计成就象真中间能带隙逸出功正被用于栅极，所需的VT改变源于Si1-xGex栅极堆叠和Si-on-SiGe沟道结构的结合一样。注意，对VT的这种影响被认为有损于n沟道SCI MOSFET并一般要求常规n沟道SCI MOSFET使用较重的掺杂。如前所述，关于p沟道SCI MOSFET的报告的VT改变接近0，并预期关于p沟道费米FET的也接近0。
第二，应变Si沟道能提供电子和空穴的迁移率的显著提高，尽管采用不同的行为。图2图示说明了所报告的对电子和空穴测量的迁移率提高。1.5MV/cm的电场值说明了在全“接通”状态下的SCIMOSFET中的典型的横向场，VDS＝VGS＝VDD。对于电子，相对增加接近80％，对于空穴亦有类似的低场值。这里要注意的一点是空穴迁移率具有比电子迁移率更强的与电场有关的滑离。在例如1MV/cm以上的高横向场条件下，空穴的迁移率提高接近消失，而电子的相对提高保持不变。尚未了解这种情况的物理机制。
因为费米FET可以通过设计而具有较低场/较低掺杂结构，所以通过将应变引入费米FET，可以看到与迁移率提高有关的一些潜在的好处。首先，对于n沟道和p沟道费米FET，“接通”状态下较低的表面场能使器件朝着图1中迁移率的绝对量较高的区运行。因此，费米FET的使用通常应提供比常规SCI MOSFET更高的提高程度。更具体地说，由于随横向场的更显著的p沟道迁移率下降的缘故，p沟道费米FET应提供比其SCI对应物更大的相对提高。这可能导致比文献中报告的更显著的总体CMOS性能提高。文献中已说明，多数双轴应力PMOS器件在大的垂直场条件下显示出接近0的空穴迁移率提高。参照Thompson等人的“A Logic NanotechnologyFeaturing strained silicon(逻辑超微技术是应变硅的特征)”，IEEEElectron Device Letters(IEEE电子通讯)，Vol.25，No.4，April 2004，pp.191-193。费米FET沟道的较低垂直场应对p沟道迁移率具有显著影响。还应当注意，费米FET一般导致较低的掺杂级，从而导致由于电离杂质散射的缘故，可能导致减小的迁移率下降。
图3说明了对于典型的费米FET和SCI MOSFET沟道分布，在沟道中心的沟道掺杂分布的示例。这些器件在LG＝0.18μm的条件下被设计，具有同样的氧化层厚度和漏极结构。对于SCI MOSFET，总掺杂和净掺杂曲线接近相同而不能分辨，不同于费米FET。注意，总掺杂曲线看上去对讨论由电离杂质散射引起的迁移率降低最相关。比较费米FET的总掺杂和SCI MOSFET的总掺杂，能看出在接近表面处大约存在两个总掺杂的减少的一个因素，该因素可能对迁移率具有显著的积极的影响。
为说明在常规SCI MOSFET和费米FET之间场分布(Ey)的差别，图4-6说明了横向电场分布的比较。使用了与图3中相同的两个示例SCI MOSFET和费米FET。图4是在全“接通”状态下，VGS＝VDS＝VDD时，沿着与图3中相同的垂直结构图例(沟道中心)的横向(垂直)场分布Ey的曲线图。费米FET的表面场减小能清楚地看出，同样可清楚看出氧化层场减小，这显示在接近深度＝0的场尖峰中。图5和6示出氧化层中和硅表面上在长度(横向或x)方向或沟道方向的场分布。在氧化层中，场分布的形状基本相同，但幅度有偏移。然而，注意，硅中的横向场Ey在沟道的源极和漏极端是相似的，但对于费米FET，在沟道的其余部分上的幅度明显更低。费米FET场看上去一般比SCI MOSFET场低约2X，最高是在沟道夹断点。在夹断区中，费米FET场的幅度更高，但为负值。这对器件可靠性有积极的影响。通常在沟道的预夹断区中的费米FET场更低，这与如下事实有关：费米FET设计可以在阈值条件下(VGS＝VT)在氧化层中和硅表面上具有接近零的场。通过设计而减小的场可为费米FET提供改善的迁移率和电容特性。
如前所述，费米FET可以在阈电压条件下在氧化层中和硅表面上具有接近零的垂直电场。对于一维分析有效的较长的沟道器件，可提供约50kV/cm或更小的垂直电场。对于掺杂增加的短沟道器件，氧化层厚度减小，而其他标准技术可用于减少短沟道影响，场可增加。因此，对于短沟道器件，可在阈电压条件下建立约100-200kV/cm的垂直电场。这仍然比常规SCI MOSFET器件低约2-5倍。还应注意，图4-6示出的是在全“接通”状态而不是在阈值条件下的器件的场。在费米FET中，在阈电压条件下可能很少或没有“支持”场，SCIMOSFET则不同，它因为存在体电荷，所以包含内建场。换句话说，费米FET提供结耗尽区，而SCI MOSFET提供栅极耗尽区。因为费米FET提供结耗尽区，在阈电压条件下需要很小或不需要栅极场。
通过前面讨论的考虑事项，根据本发明的实施例的费米FET结构可以由具有如下特性的三个结构特征的组合来实现：
1)Si1-xGex栅极堆叠(逸出功改变/减少多晶硅耗尽)；
2)费米FET沟道结构(意味着低场/低电容量的低掺杂和反掺杂)；以及
3)应变Si-on-SiGe衬底(提高的迁移率，额外的VT改变来补偿上面1和2中的结构中的VT)。
还可在本发明的另一些实施例中提供这些结构特征的部分组合。尤其是，可在本发明的另一些实施例中提供特征1和2、1和3以及2和3。
图7是根据本发明的示范性实施例的应变Si-on-SiGe费米FET的横剖面图。这只是示意性的，而衬底、Si1-yGey缓冲和应变层的实际范围可改变。对于理想设计的费米FET，沟道掺杂如图8中略述的。这是图7中的器件的沟道区的展开图；基本上是沟道分布的一维图。使用图8中定义的术语，掺杂能满足下面讨论的关系来实现理想的费米FET特征。质量上，这些特征包括在阈值上的栅极绝缘体中和衬底表面上接近0的场。为了说明，考虑n沟道器件，而分析遵循有关沟道中的电荷和电压的泊松方程的一维应用。
参照图8，对于反掺杂结构如费米FET，可能有三个自由度和因素来负责管理沟道电压和场分布。它们是费米槽(tub)(或沟道注入)净掺杂ND，底层衬底(或阱(well))净掺杂NA和费米槽结深度(对应于沟道深度)xi，如图8所示。耗尽区边缘在VG＝VT的偏压条件下用虚线表示。硅/氧化层界面被定义为xs＝0，而衬底(阱)偏压VB＝0。通过1-D泊松方程的一解，该结构的VT成为下式，
VT＝VFB+Vbi
其中VFB是公知的由栅极对衬底逸出功的差ΦMS和混杂电荷定义的平带电压，为了分析，将其假定为0。对于掺杂多晶硅栅极，逸出功差能被表达为栅极和衬底(阱)之间的费米能级差。Vbi是费米槽对衬底结的内建电压并被定义为，
V bi = v th ln [ N A N D n i 2 ]
其中vth＝kT/q或公知的热电压。
注意，VT的表达式不依赖于栅极氧化层厚度xox。对于理想的费米FET的确是这种情况；VT不依赖于氧化层厚度。对于上述情况，结果特征是氧化层和表面场接近零。为了使之成立，这三个自由度满足如下关系：
x i = N A N D + N A 2 ϵ s q [ [ 1 N A + 1 N D ] ] ,
其中xi是结深度并等于耗尽区xn的沟道端延伸。如图8所示，NA是以cm-3为单位的衬底(阱)掺杂，而ND是以cm-3为单位的费米槽(沟道)掺杂。其他变量是物理常数，如硅或其他衬底的介电常数(εs)和基本电荷(q＝1.6H10-19库仑)。
有了这样建立的沟道结构，VT就可如上面定义并可由栅极到衬底逸出功和沟道结的内建电压单独设置。注意，一般不存在对上述情况的唯一解决方案。确定因素xi，NA或ND中的任何两个便可确定第三个。注意，栅极逸出功还可为多晶硅栅极掺杂的函数。为了降低多晶硅耗尽效应并减少串连电阻，多晶硅或多晶硅锗栅极通常被超重掺杂或简并掺杂，因此这里不考虑多晶硅锗栅极掺杂对栅极逸出功的贡献。
因为这种分析只是一维的，可能有人怀疑针对很小的几何结构可能不一致，而可能的确是这种情况。强漏极场的影响可改变沟道电压分布，从而改变场分布。因此，NA、ND和Xi的选择可能不是任意的且可能受器件内的短沟道效应限制。当器件尺寸减小时，根据常规按比例缩放实践，诸如xox和xi等尺寸可能也需要减小，以使所述器件适当地截止。当尺寸xox和xi缩小时，掺杂NA和ND一般必须都增加以保持电压分布，因此器件内的电场一般具有相同的形状。这样做以保证器件能充分截止，并增加或最大化ION/IOFF比率。因此对于短沟道器件，一般不能使掺杂NA和ND的浓度任意地低。然而，注意，因为图7所示的费米FET结构提供内建场，所以对给定的xox和xi一般使用比常规表面倒置MOSFET更轻的掺杂。最终影响可能是相对于常规表面倒置MOSFET来说显著减小了器件内运行的电场，即使对短沟道结构也是如此。
注意，因为可外延形成图7所示的结构，所以有机会产生超陡(hyper-abrupt)沟道/阱分布，费米FET可从中极大地受益。例如，利用选择性外延技术，有可能提供具有在所述外延中预定义的费米FET沟道条件的起始晶片。约20nm的应变Si层可能在原处掺杂以完全包围费米槽。从而，可以由松弛Si1-yGey缓冲层的范围来完全确定重掺杂的衬底(阱)，允许形成超陡倒退或超突变沟道结构。Si衬底可用陡倒退注入阱来掺杂以防止闭锁和软错误。利用现代退火工具，可能产生并维持特别尖锐的分布，一般这可能适合于极深亚微米器件结构。重申一下，这可以使用光刻选择外延工艺，其中外延硅区能以不同的掺杂级和类型进行生长，例如，用于n沟道器件的约1017cm-3浓度的磷掺杂外延生长，基于常规的掩膜技术的约1017cm-3浓度的硼掺杂外延生长。
有可能形成远比利用纯注入工艺技术可能做到的对称的n和p沟道器件。原因是通常使用的注入物质由于负责其扩散的物理机制的缘故会以不同的速率扩散。例如，公知的是可用于p沟道费米FET费米槽(沟道)掺杂的硼在硅中是非常快的扩散体，因此很难控制来形成薄的、极尖锐的分布。另一方面，可用于n沟道费米FET费米槽(沟道)掺杂的砷容易控制得多，因为它是重的多的元素并且扩散得较慢。若硼和砷分别被用于p沟道和n沟道费米FET，则得到的沟道分布可能大不相同，从而导致了不均匀的电性能。上述外延技术的使用可使p沟道和n沟道费米FET具有近乎相同的大小和形状，从而引发更加均匀的电行为。
注意，在前文引用的Fossum等人的文献中已认识到：p+多晶硅锗栅极堆叠的使用可减少在使用Si-on-SiGe沟道结构的常规p沟道MOSFET上的栅极耗尽和硼渗透影响。然而，这种讨论集中在n沟道器件上，并论证了p+多晶硅锗栅极堆叠和费米FET沟道的结合如何能提供n沟道器件以及p沟道器件进一步的性能提升。
摘要
如下方程可用于设计根据本发明的实施例的费米FET。
对于VT和掺杂NA、ND和xi之间的关系，理论上的费米FET沟道表达式如下：
VT＝VFB+Vbi
其中，VFB＝ΦMS且Vbi＝vthln(NAND/ni 2)，其中vth＝Kt/q(热电压)。
掺杂NA和ND可符合如下标准：
x i = N A N D + N A 2 ϵ s q [ [ 1 N A + 1 N D ] ]
其中xi是费米槽(沟道)结ND端的深度，如图8所示。包含对多晶Si1-xGex栅极和Si-on-SiGe衬底的影响，净费米FET阈电压VTN变为：
VTN＝ΦMS+Vbi-ΔVTG-ΔVTSUB
其中ΔVTG是由多晶Si1-xGex栅极结构引起的VT改变。多晶Si1-xGex栅极中Ge含量x的值可根据图1中的数据点确定来设置ΦMS或可根据实验数据获得。项ΔVTSUB是由于Si1-yGey衬底而产生的额外VT改变并可按下式经验地确定：
ΔVTSUB＝Eg(Si)-Eg(Si/SiGe)＝0.4y
其中y是松弛Si1-yGey缓冲层中的Ge含量。
示例
如下示例只是解释性的并不应解释成对本发明的限制。下面说明长沟道器件设计。如前面所讨论的，由于短沟道效应(如电荷共享)的缘故，最终器件阈值VTN可略低于长沟道值。所述改变的精确量一般极难分析地确定且一般取决于在本讨论中不考虑的大量因素。如下表达式用于确定设计表中的值：
VTN＝ΦMS+VbiΔVTG-ΔVTSUB
ΦMS＝φGp-φSUBp其中
φ Gp = - kT q ln ( N Apoly n i )
其中，NApoly是多晶硅栅极掺杂
φ SUBp = - kT q ln ( N A n i )
V bi = kT q ln ( N A N D n i 2 )
ΔVTSUB＝Eg(Si)-Eg(Si/SiGe)＝0.4y
实验数据中的ΔVTG假设为0.4V
    参数 描述     值
    NA 衬底掺杂     1018cm-3
    ND 费米槽掺杂     1017cm-3
    xi 费米槽深度     0.109μm
    x 栅极Ge含量     70.00％
    y 衬底Ge含量     40.00％
    ΔVTSUB 由Si-on-SiGe引起的VT改变     0.16V
    ΔVTG 由多晶Si1-xGex栅极堆叠引起的VT改变     0.40V
    ΔVTN 最终器件VT     0.398V
结论
本文说明了如下事实：较重掺杂一般既用于n沟道MOSFET器件又用于p沟道MOSFET器件，并且p沟道器件不能获得与n沟道器件相同的相对提高，这些因素可共同使应变Si-on-SiGe电路的实际性能显著降低。此外，由于通常较重掺杂和能带隙减小的影响，应变层的结电容量一般较高，这进一步降低了性能。实际上，可见的性能提高不超过20-25％。
相反，较轻掺杂通常用于费米FET，横向表面场通常远低于SCI器件中的横向表面场，这些事实可共同使费米FET能够从应变Si迁移率提高中明显获益，还有两个额外的潜在优点：对于p沟道费米FET来说会产生较大程度的相对空穴迁移率提高，以及由于VT改变而对n沟道费米FET使用SiGe栅极堆叠技术的性能的提高。关于前面讨论的潜在缺点，因为费米FET器件设计通常使用较低浓度掺杂，所以与常规SCI MOSFET相比，可同样减少泄漏电流和电容的影响。
本文已参照附图对本发明进行了描述，其中说明了本发明的示范性实施例。然而，本发明不应解释成限于本文中说明的具体实施例。更确切地说，这些实施例的提供是为了使本公开更加充分和完全，并将本发明的范围充分传达给本领域技术人员。在附图中，为清楚起见，对层和区的厚度进行了夸大表示。此外，本文中描述和说明的各实施例也包括其延伸形式的实施例。在所有附图中，相同的数字表示相同的元件。
会理解到，当诸如层、区或衬底等元件被称为“在另一元件之上”或“延伸到另一元件上”时，它可能直接在另一元件之上或直接延伸到另一元件上，也可能存在中间元件。比较而言，当一元件被称为“直接在另一元件上”或“直接延伸到另一元件上”时，就不存在中间元件。还会理解到，当一元件被称为“连接到”或“耦合到”另一元件时，它可能直接连接到或耦合到另一元件，也可能存在中间元件。比较而言，当一元件被称为“直接连接到”或“直接耦合到”另一元件时，就不存在中间元件。
还会理解到，虽然在本文中术语“第一”、“第二”等可用于描述各元件，但是这些元件不应被这些术语限制。这些术语只是用于将一个元件与另一个区分开。例如，在不背离本发明范围的前提下，第一元件可被叫做第二元件，同样，第二元件也可被叫做第一元件。
此外，在本文中相对术语(如“较低”或“底部”以及“较高”或“顶部”)可用于描述附图中所示的一元件与另一元件的关系。会理解到，相对术语不是要包含除了附图中描述的之外的器件方位。例如，若将一附图中的器件翻转过来，则原来描述成在另一些元件较低端的元件现在将位于在另一些元件的较高端。所以，根据特定的附图方位，示范性术语“较低”可包含“较低”和“较高”这两种方位。同样，若将一附图中的器件翻转过来，则描述成在其他器件“下面”或“之下”的元件现在将位于另一些元件的“上面”。所以，示范性术语“下面”或“之下”可包含上面和下面这两种方位。
在本文对本发明的描述中使用的术语只是为了描述特定实施例，而不是要限制本发明。如本发明的描述和后附的权利要求书中所使用的，单数形式“一(a)”“一(an)”和“该(the)”也用来包括多数形式，除非上下文中以其他形式明确指出。还要理解到，本文中使用的术语“和/或”表示并包含相关的一个或多个列出项目的任何可能的组合并可简写成“/”。
在本文中，本发明的实施例参照图示来描述，所述图示是本发明的理想化实施例(以及中间结构)的示意性图解。这样，就可预期作为例如制造技术和/或容许偏差的结果的图示形状的变化。因此，本发明的实施例不应被解释成限于本文中图示的区的特定形状，而是要包括例如由于制造导致的形状偏差。附图中图示的区是示意性的且它们的形状不是要表示器件的区的实际形状，并且不是要限制本发明的范围。
除非以其他形式定义，用于公开本发明的实施例的所有的术语(包括技术术语和科学术语)与本发明所述领域的技术人员所通常理解的含义相同，并且不必限于对本发明进行描述时已知的特定定义。因此，这些术语可包括在此时之后创造的等同术语。本文提到的所有公开出版物、专利申请、专利和其他参考文献通过引用被整体结合到本文中。
在附图和说明书中，已公开了本发明的实施例，虽然使用了特定的形式，但是它们只以一般的和描述性的意义来使用而不是限制的目的，本发明的范围在下面的权利要求中说明。

Claims (24)

1.一种场效应晶体管，包括：
衬底中的应变硅沟道；
所述衬底中在所述应变硅沟道两端的源极区/漏极区；
所述应变硅沟道上的栅极绝缘层，其中，所述应变硅沟道的掺杂、所述衬底的掺杂和/或所述应变硅沟道的深度被配置成可在所述场效应晶体管的阈电压条件下，在所述栅极绝缘层中和在邻近所述栅极绝缘层的应变硅沟道中产生接近零的垂直电场；以及
所述栅极绝缘层上的栅极，所述栅极被配置成可提供接近于硅的中间能带隙的栅极逸出功。
2.如权利要求1所述的场效应晶体管，还包括：在所述衬底和所述应变硅沟道之间的松弛硅-锗缓冲层，所述缓冲层被配置成可将应变施加到所述应变硅沟道上。
3.如权利要求1所述的场效应晶体管，其中：所述栅极包含多晶硅-锗。
4.如权利要求3所述的场效应晶体管，其中：所述栅极还包含远离所述栅极绝缘层的在所述多晶硅-锗上的多晶硅层。
5.如权利要求1所述的场效应晶体管，其中：所述栅极被配置成可提供在硅的中间能带隙上下约0.3eV范围内的栅极逸出功。
6.如权利要求1所述的场效应晶体管，其中：所述栅极被配置成可提供约4.7eV的栅极逸出功。
7.如权利要求1所述的场效应晶体管，其中：所述沟道的掺杂、所述衬底的掺杂和/或所述沟道的深度根据下式来选择：
x i = N A N D + N A 2 ϵ s q [ [ 1 N A + 1 N D ] ]
其中：xi是所述沟道的深度，NA是所述衬底的掺杂，ND是所述沟道的掺杂，εs是硅的介电常数，而q是基本电荷。
8.一种场效应晶体管，包括：
衬底中的应变硅沟道；
所述衬底中在所述应变硅沟道两端的源极区/漏极区；
所述应变硅沟道上的栅极绝缘层，其中，所述应变硅沟道的掺杂、所述衬底的掺杂和/或所述应变硅沟道的深度被配置成可在所述场效应晶体管的阈电压条件下，在所述栅极绝缘层中和在邻近所述栅极绝缘层的应变硅沟道中产生接近零的垂直电场；以及
所述栅极绝缘层上的栅极。
9.如权利要求8所述的场效应晶体管，还包括：在所述衬底和所述应变硅沟道之间的松弛硅-锗缓冲层，所述缓冲层被配置成可将应变施加到所述应变硅沟道上。
10.如权利要求8所述的场效应晶体管，其中：所述沟道的掺杂、所述衬底的掺杂和/或所述沟道的深度根据下式选择：
x i = N A N D + N A 2 ϵ s q [ [ 1 N A + 1 N D ] ]
其中：xi是所述沟道的深度，NA是所述衬底的掺杂，ND是所述沟道的掺杂，εs是硅的介电常数，而q是基本电荷。
11.一种场效应晶体管，包括：
衬底中的沟道；
所述衬底中在所述沟道两端的源极区/漏极区；
所述沟道上的栅极绝缘层，其中，所述沟道的掺杂、所述衬底的掺杂和/或所述沟道的深度被配置成可在所述场效应晶体管的阈电压条件下，在所述栅极绝缘层中和在邻近所述栅极绝缘层的沟道中产生接近零的垂直电场；以及
在所述栅极绝缘层上的栅极，所述栅极被配置成可提供接近于硅的中间能带隙的栅极逸出功。
12.如权利要求11所述的场效应晶体管，其中：所述栅极包含多晶硅-锗。
13.如权利要求12所述的场效应晶体管，其中：所述栅极还包含远离所述栅极绝缘层的在所述多晶硅-锗上的多晶硅层。
14.如权利要求11所述的场效应晶体管，其中：所述栅极被配置成可提供在硅的中间能带隙上下约0.3eV范围内的栅极逸出功。
15.如权利要求11所述的场效应晶体管，其中：所述栅极被配置成可提供约4.7eV的栅极逸出功。
16.如权利要求1所述的场效应晶体管，其中：所述沟道的掺杂、所述衬底的掺杂和/或所述沟道的深度根据下式选择：
x i = N A N D + N A 2 ϵ s q [ [ 1 N A + 1 N D ] ]
其中：xi是所述沟道的深度，NA是所述衬底的掺杂，ND是所述沟道的掺杂，εs是硅的介电常数，而q是基本电荷。
17.一种场效应晶体管，包括：
衬底中的应变硅沟道；
所述衬底中在所述应变硅沟道两端的源极区/漏极区；
所述沟道上的栅极绝缘层；以及
在所述栅极绝缘层上的栅极，所述栅极被配置成可提供接近于硅的中间能带隙的栅极逸出功。
18.如权利要求17所述的场效应晶体管，还包括：在所述衬底和应变硅沟道之间的松弛硅-锗缓冲层，所述缓冲层被配置成可将应变施加到所述应变硅沟道上。
19.如权利要求7所述的场效应晶体管，其中：所述栅极包含多晶硅-锗。
20.如权利要求19所述的场效应晶体管，其中：所述栅极还包含远离所述栅极绝缘层的在所述多晶硅-锗上的多晶硅层。
21.如权利要求17所述的场效应晶体管，其中：所述栅极被配置成可提供在硅的中间能带隙上下约0.3eV范围内的栅极逸出功。
22.如权利要求17所述的场效应晶体管，其中：所述栅极被配置成可提供约4.7eV的栅极逸出功。
23.一种制造场效应晶体管的方法，包括：
在硅衬底上外延生长松弛硅-锗缓冲层；
在所述松弛硅-锗缓冲层上外延生长应变硅沟道；
在所述衬底中的所述应变硅沟道两端形成源极区/漏极区；
在所述应变硅沟道上形成栅极绝缘层，其中，所述应变硅沟道的掺杂、所述衬底的掺杂和/或所述应变硅沟道的深度被配置成可在所述场效应晶体管的阈电压条件下，在所述栅极绝缘层中和在邻近所述栅极绝缘层的应变硅沟道中产生接近零的垂直电场；以及
在所述栅极绝缘层上形成栅极，所述栅极被配置成可提供接近于硅的中间能带隙的栅极逸出功。
24.如权利要求23所述的方法，其中，形成源极区/漏极区的工序包括：在所述松弛硅-锗缓冲层的外延生长和/或所述应变硅沟道的外延生长期间，有选择地外延生长所述源极区/漏极区。
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WO (1) WO2006062869A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7193279B2 (en) * 2005-01-18 2007-03-20 Intel Corporation Non-planar MOS structure with a strained channel region
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7271457B2 (en) * 2005-03-04 2007-09-18 Bae Systems Information And Electronic Systems Integration Inc. Abrupt channel doping profile for fermi threshold field effect transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7342244B2 (en) * 2006-07-19 2008-03-11 Tokyo Electron Limited Spintronic transistor
US20090134476A1 (en) * 2007-11-13 2009-05-28 Thunderbird Technologies, Inc. Low temperature coefficient field effect transistors and design and fabrication methods
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US20100123206A1 (en) * 2008-11-18 2010-05-20 Thunderbird Technologies, Inc. Methods of fabricating field effect transistors including titanium nitride gates over partially nitrided oxide and devices so fabricated
US8809784B2 (en) 2010-10-21 2014-08-19 Raytheon Company Incident radiation detector packaging
KR102223971B1 (ko) * 2014-06-11 2021-03-10 삼성전자주식회사 결정성의 다중-나노시트 스트레인 채널 전계 효과 트랜지스터 및 그 제조 방법
US9960284B2 (en) * 2015-10-30 2018-05-01 Globalfoundries Inc. Semiconductor structure including a varactor
KR102639769B1 (ko) * 2018-11-22 2024-02-26 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
TWI805947B (zh) 2019-10-21 2023-06-21 美商應用材料股份有限公司 水平gaa奈米線及奈米平板電晶體

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4990974A (en) * 1989-03-02 1991-02-05 Thunderbird Technologies, Inc. Fermi threshold field effect transistor
US5222039A (en) * 1990-11-28 1993-06-22 Thunderbird Technologies, Inc. Static random access memory (SRAM) including Fermi-threshold field effect transistors
US5369295A (en) * 1992-01-28 1994-11-29 Thunderbird Technologies, Inc. Fermi threshold field effect transistor with reduced gate and diffusion capacitance
US5440160A (en) * 1992-01-28 1995-08-08 Thunderbird Technologies, Inc. High saturation current, low leakage current fermi threshold field effect transistor
US5525822A (en) * 1991-01-28 1996-06-11 Thunderbird Technologies, Inc. Fermi threshold field effect transistor including doping gradient regions
US5786620A (en) * 1992-01-28 1998-07-28 Thunderbird Technologies, Inc. Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same
US5814869A (en) * 1992-01-28 1998-09-29 Thunderbird Technologies, Inc. Short channel fermi-threshold field effect transistors
US5194923A (en) * 1992-01-28 1993-03-16 Thunderbird Technologies, Inc. Fermi threshold field effect transistor with reduced gate and diffusion capacitance
US5543654A (en) * 1992-01-28 1996-08-06 Thunderbird Technologies, Inc. Contoured-tub fermi-threshold field effect transistor and method of forming same
US5367186A (en) * 1992-01-28 1994-11-22 Thunderbird Technologies, Inc. Bounded tub fermi threshold field effect transistor
US5371396A (en) * 1993-07-02 1994-12-06 Thunderbird Technologies, Inc. Field effect transistor having polycrystalline silicon gate junction
US5698884A (en) * 1996-02-07 1997-12-16 Thunderbird Technologies, Inc. Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same
WO1998013880A1 (en) * 1996-09-25 1998-04-02 Advanced Micro Devices, Inc. POLY-Si/POLY-SiGe GATE FOR CMOS DEVICES
US5952701A (en) * 1997-08-18 1999-09-14 National Semiconductor Corporation Design and fabrication of semiconductor structure having complementary channel-junction insulated-gate field-effect transistors whose gate electrodes have work functions close to mid-gap semiconductor value
US6373112B1 (en) * 1999-12-02 2002-04-16 Intel Corporation Polysilicon-germanium MOSFET gate electrodes
JP4056195B2 (ja) * 2000-03-30 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6555872B1 (en) * 2000-11-22 2003-04-29 Thunderbird Technologies, Inc. Trench gate fermi-threshold field effect transistors
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6974735B2 (en) * 2001-08-09 2005-12-13 Amberwave Systems Corporation Dual layer Semiconductor Devices
US7138310B2 (en) * 2002-06-07 2006-11-21 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
JP2004079757A (ja) 2002-08-16 2004-03-11 Fujitsu Ltd Ｃｍｏｓ半導体装置
US6703648B1 (en) * 2002-10-29 2004-03-09 Advanced Micro Devices, Inc. Strained silicon PMOS having silicon germanium source/drain extensions and method for its fabrication
US6803611B2 (en) * 2003-01-03 2004-10-12 Texas Instruments Incorporated Use of indium to define work function of p-type doped polysilicon
JP4371705B2 (ja) * 2003-05-20 2009-11-25 キヤノン株式会社 走査型画像表示装置
US7078742B2 (en) * 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US7138292B2 (en) * 2003-09-10 2006-11-21 Lsi Logic Corporation Apparatus and method of manufacture for integrated circuit and CMOS device including epitaxially grown dielectric on silicon carbide
US6982208B2 (en) * 2004-05-03 2006-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method for producing high throughput strained-Si channel MOSFETS
US20050280081A1 (en) * 2004-06-16 2005-12-22 Massachusetts Institute Of Technology Semiconductor devices having bonded interfaces and methods for making the same
US7791107B2 (en) * 2004-06-16 2010-09-07 Massachusetts Institute Of Technology Strained tri-channel layer for semiconductor-based electronic devices

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