KR20160136824A - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 기판 상에 형성된 제1 핀, 상기 기판 상에, 상기 제1 핀과 교차하도록 형성되는 게이트 전극, 상기 게이트 전극의 양측에, 상기 제1 핀의 측면과 접하도록 형성되는 에피텍셜층, 및 상기 제1 핀의 상면 및 상기 에피텍셜층의 일부와 접하도록 형성되는 금속합금층을 포함하되, 상기 제1 핀의 제1 영역의 도핑 농도는, 상기 제1 영역보다 아래에 위치하는 상기 제1 핀의 제2 영역의 도핑 농도보다 높게 형성된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 반도체 핀(fin)을 형성하고 반도체 핀의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
다만, 로직 디바이스의 고집적화에 따른 디자인 룰이 스케일 다운됨에 따라, 컨택 저항이 반도체 장치의 성능에 미치는 영향이 높아지고 있다.
본 발명이 해결하려는 과제는, 컨택 계면의 배리어 하이트(barrie height)를 감소시킴으로써, 컨택 저항을 개선시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은, 기판 상에 형성된 제1 핀, 상기 기판 상에, 상기 제1 핀과 교차하도록 형성되는 게이트 전극, 상기 게이트 전극의 양측에, 상기 제1 핀의 측면과 접하도록 형성되는 에피텍셜층, 및 상기 제1 핀의 상면 및 상기 에피텍셜층의 일부와 접하도록 형성되는 금속합금층을 포함하되, 상기 제1 핀의 제1 영역의 도핑 농도는, 상기 제1 영역보다 아래에 위치하는 상기 제1 핀의 제2 영역의 도핑 농도보다 높게 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은, 상기 금속합금층과 접하도록 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은, 저 에너지의 IIP(Insert Ion Implant), PLAD(plasma doping), GPD(gas phased doping) 공정에 의해, 도핑 농도가 증가할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은, 상기 금속합금층의 하부에만 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극의 적어도 일측벽에 형성되는 스페이서를 더 포함하고, 상기 에피텍셜층은, 상기 스페이서의 측벽, 및 상기 금속합금층의 측벽과 접하도록 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속합금층은, 상기 스페이서와 이격되어 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속합금층 상에 형성되는 컨택을 더 포함하고, 상기 금속합금층의 상면 전체는, 상기 컨택의 하면에 모두 접하도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속합금층은, 실리사이드를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속합금층은, Ti 또는 Co를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판 상에 형성되는 제1 층간 절연막과, 상기 제1 층간 절연막 및 상기 게이트 전극 상에 형성되는 제2 층간 절연막을 더 포함하되, 상기 금속합금층의 상면은, 상기 제1 층간 절연막의 상면보다 낮게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극과 오버랩되는 상기 제1 핀의 상면은, 상기 금속합금층의 하면보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속합금층의 상면은, 상기 에피텍셜층보다 높게 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은, 기판 상에 형성된 제1 핀, 상기 기판 상에, 상기 제1 핀과 교차하도록 형성되는 게이트 전극, 상기 게이트 전극의 양측에, 상기 제1 핀을 둘러싸도록 형성되는 에피텍셜층, 상기 에피텍셜층 상에 형성되는 금속합금층, 및 상기 금속합금층 상에 형성되는 컨택을 포함하되, 상기 에피텍셜층의 제1 영역의 도핑 농도는, 상기 제1 영역보다 아래에 위치하는 상기 에피텍셜층의 제2 영역의 도핑 농도보다 높게 형성된다.
본 발명의 몇몇 실시예에서, 상기 금속합금층의 상면 전체는, 상기 컨택의 하면에 모두 접하도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속합금층의 상면의 넓이는, 상기 에피텍셜층의 상면의 넓이보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극의 양 측벽에 형성되는 스페이서를 더 포함하고, 상기 에피텍셜층은, 상기 스페이서의 측벽과 접하고, 상기 금속합금층은, 상기 스페이서의 측벽과 이격되도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은, 상기 금속합금층과 접하도록 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속합금층은, 실리사이드를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은, 기판 상에 형성된 제1 핀 및 제2 핀, 상기 기판 상에, 상기 제1 핀 및 상기 제2 핀과 교차하도록 형성되는 게이트 전극, 상기 게이트 전극의 양측에, 상기 제1 핀 및 상기 제2 핀과 접하도록 형성되는 에피텍셜층, 및 상기 에피텍셜층의 상면과 접하도록 형성되는 금속합금층을 포함하되, 상기 금속합금층과 접하는 상기 에피텍셜층의 제1 영역의 도핑 농도는, 상기 제1 영역과 다른 상기 에피텍셜층의 제2 영역의 도핑 농도보다 높게 형성된다.
본 발명의 몇몇 실시예에서, 상기 금속합금층은, 상기 제1 핀 및 상기 제2 핀의 상면과 접하고, 상기 에피텍셜층은, 상기 제1 핀 및 상기 제2 핀의 측면과 접하며, 상기 제1 핀의 제1 영역의 도핑 농도는, 상기 제1 영역보다 아래에 위치하는 상기 제1 핀의 제2 영역의 도핑 농도보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극의 양 측벽에 형성되는 스페이서를 더 포함하고, 상기 에피텍셜층은, 상기 스페이서의 측벽, 및 상기 금속합금층의 측벽과 접하도록 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속합금층은, 상기 스페이서와 이격되도록 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀의 상기 제1 영역은 상기 금속합금층과 접할 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속합금층의 상면은, 상기 에피텍셜층의 상면보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 에피텍셜층은, 상기 제1 핀 및 상기 제2 핀의 상면과 접하고, 상기 제1 핀 및 상기 제2 핀의 각각의 상면 및 양 측면을 둘러싸도록 형성되며, 상기 금속합금층은, 상기 에피텍셜층의 상면과 접할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극의 양 측벽에 형성되는 스페이서를 더 포함하고, 상기 에피텍셜층은, 상기 스페이서의 측벽과 접하고, 상기 금속합금층은, 상기 스페이서의 측벽과 이격되도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 에피텍셜층과 접하는 상기 제1 핀의 상면은, 상기 게이트 전극과 접하는 상기 제1 핀의 상면과 동일 평면 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속합금층 상에 형성되는 컨택을 더 포함하되, 상기 금속합금층의 상면 전체는, 상기 컨택의 하면에 모두 접하도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속합금층 상에 형성되는 컨택을 더 포함하고, 상기 에피텍셜층은, 상기 제1 핀 및 상기 제2 핀의 상면에만 접하고, 상기 금속합금층은, 상기 에피텍셜층의 상면과 접하며, 상기 금속합금층의 상면 전체는, 상기 컨택의 하면에 모두 접하도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 에피텍셜층은, 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속합금층은, 일정한 두께로 상기 에피텍셜층 상에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 에피텍셜층의 하면은, 상기 게이트 전극과 접하는 상기 제1 핀의 상면보다 낮게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극의 양 측벽에 형성되는 스페이서를 더 포함하고, 상기 에피텍셜층은, 상기 스페이서의 측벽과 접하고, 상기 금속합금층은, 상기 스페이서의 측벽과 이격되도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속합금층은, 실리사이드를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 에피텍셜층의 상기 제1 영역은, 저 에너지의 IIP(Insert Ion Implant), PLAD(plasma doping), GPD(gas phased doping) 공정에 의해, 도핑 농도가 증가할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극의 양 측벽에 형성되는 스페이서와, 상기 게이트 전극 하부에 상기 제1 핀 및 상기 제2 핀과 접하도록 형성되는 게이트 절연막을 더 포함하되, 상기 게이트 절연막은, 상기 스페이서의 측벽 및 상기 제1 및 제2 핀의 상면을 따라 컨포멀하게 형성되고, 상기 게이트 전극은, 상기 게이트 절연막의 상면을 따라 컨포멀하게 형성되는 금속층을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2, 도 3 및 도 4는 각각 도 1의 반도체 장치의 A - A, B - B, C - C를 따라서 절단한 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 7, 및 도 8은 각각 도 6의 반도체 장치의 A - A, C - C를 따라서 절단한 단면도이다.
도 9는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 11, 도 12 및 도 13은 각각 도 10의 반도체 장치의 A - A, B - B, C - C를 따라서 절단한 단면도이다.
도 14는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15, 및 도 16은 각각 도 14의 반도체 장치의 A - A, C - C를 따라서 절단한 단면도이다.
도 17은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18, 및 도 19는 각각 도 17의 반도체 장치의 A - A, C - C를 따라서 절단한 단면도이다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24 내지 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 27 내지 도 37은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 19를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2, 도 3 및 도 4는 각각 도 1의 반도체 장치의 A - A, B - B, C - C를 따라서 절단한 단면도이다.
우선, 도 1 내지 도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(10)는, 기판(100), 제1 핀(F1), 게이트 전극(147), 스페이서(151), 에피텍셜층(160), 금속합금층(180), 컨택(190), 제1 층간 절연막(131), 제2 층간 절연막(132) 등을 포함할 수 있다.
구체적으로, 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
제1 핀(F1)은 제1 방향을 따라서 길게 연장될 수 있다. 제1 핀(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 소자 분리막(110)은 제1 핀(F1)의 측면과 기판(100)의 상면을 덮을 수 있다.
게이트 전극(147)은 제1 핀(F1) 상에, 제1 핀(F1)과 교차하도록 형성될 수 있다. 예를 들어, 게이트 전극(147)은 제1 방향과 수직한 제2 방향으로 연장될 수 있다.
게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(147)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(145)은 제1 핀(F1)과 게이트 전극(147) 사이에 형성될 수 있다. 도 3에 도시된 것과 같이, 게이트 절연막(145)은 제1 핀(F1)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(145)은 게이트 전극(147)과 소자 분리막(110) 사이에 배치될 수 있다. 이러한 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(145)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
스페이서(151)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
에피텍셜층(160)은 게이트 전극(147)의 양측에, 제1 핀(F1) 상에 형성될 수 있다.
한편, 에피텍셜층(160)은 다양한 형상일 수 있다. 에피텍셜층(160)은 제1 핀(F1)의 일부를 둘러싸도록 형성될 수 있다. 예를 들어, 에피텍셜층(160)은 제1 핀(F1)의 측벽에만 접하도록 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 또한, 에피텍셜층(160)은 금속합금층(180)과 접할 수 있다. 에피텍셜층(160)은 본 발명의 반도체 장치(1)의 소오스 또는 드레인으로 동작할 수 있다.
에피텍셜층(160)은 제1 영역(160a)과 제2 영역(160b)을 포함할 수 있다. 에피텍셜층(160)의 제1 영역(160a)는 도핑 영역(172)에 포함될 수 있다. 제2 영역(160b)은 에피텍셜층(160)의 제1 영역(160a)을 제외한 나머지 영역이 될 수 있다. 제1 영역(160a)의 도핑 농도는, 제2 영역(160b)의 도핑 농도보다 높게 형성될 수 있다. 제1 영역(160a)은, 저 에너지의 IIP(Insert Ion Implant), PLAD(plasma doping), GPD(gas phased doping) 공정 등에 의해, 도핑 농도가 제2 영역(160b)보다 증가될 수 있다. 상기 도핑 공정은 B18 또는 B36을 포함하는 혼합가스를 이용할 수 있다. 또한, 저 에너지를 이용한 도핑 공정을 통하여, 제1 영역(160a)은 1~2nm 깊이로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 영역(160a)의 상면은, 제1 핀(F1)의 상면과 동일 평면에 배치되도록 형성될 수 있다. 제1 영역(160a)은 금속합금층(180)과 접할 수 있다. 또한, 제1 영역(160a)은, 금속합금층(180) 하부에만 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 제1 실시예에 따른 반도체 장치(10)가 PMOS 트랜지스터인 경우, 에피텍셜층(160)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 장치(10)가 NMOS 트랜지스터인 경우, 에피텍셜층(160)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 에피텍셜층(160)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
제1 핀(F1)도 에피텍셜층(160)과 마찬가지로, 제1 영역(F1a)과 제2 영역(F1b)을 포함할 수 있다. 제1 핀(F1)의 제1 영역(F1a)은 도핑 영역(172)에 포함될 수 있다. 제1 영역(F1a)의 도핑 농도는, 제2 영역(F1b)의 도핑 농도보다 높게 형성될 수 있고, 제2 영역(F1b)은 제1 영역(F1a)보다 아래에 위치할 수 있다. 제1 영역(F1a)은, 저 에너지의 IIP, PLAD, GPD 공정에 의해, 도핑 농도가 제2 영역(F1b)보다 증가될 수 있다. 상기 도핑 공정은 B18 또는 B36을 포함하는 혼합가스를 이용할 수 있다. 또한, 저 에너지를 이용한 도핑 공정을 통하여, 제1 영역(F1a)은 1~2nm 깊이로 형성될 수 있다. 제1 핀(F1)의 제1 영역(F1a)은 에피텍셜층(160)의 제1 영역(F1a)과 인접하고, 동일 깊이로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 영역(F1a)은 금속합금층(180)과 접할 수 있다. 제1 핀(F1)의 제1 영역(F1a)이 제2 영역(F1b)보다 높은 도핑 농도를 가짐에 따라, 금속합금층(180)과 제1 핀(F1) 사이의 쇼트키 배리어 하이트(shottky barrier height; 이하 SBH)는 감소될 수 있고, 숏 채널 효과(short channel effet; 이하 SCE)는 개선될 수 있다. 이에 따라 본 발명의 반도체 장치의 성능은 개선될 수 있다.
금속합금층(180)은 에피텍셜층(160) 및 제1 핀(F1) 상에 형성될 수 있다. 금속합금층(180)은 에피텍셜층(160)의 일부, 및 제1 핀(F1)의 상면과 접할 수 있다.
금속합금층(180)은 실리사이드를 포함할 수 있다. 구체적으로, 금속합금층(180)은, Ti 또는 Co를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 후술하겠으나, 에피텍셜층(160) 상에 도금(plating) 방식으로 금속층을 형성하고, 열처리하여 에피텍셜층(160)과 금속층을 반응시켜 실리사이드를 형성함으로써, 금속합금층(180)을 완성할 수 있다. 도금 방식을 이용하기 때문에, 에피텍셜층(160)의 형상에 무관하게, 에피텍셜층(160)의 내측면 및 제1 핀(F1)의 상면에 실리사이드가 형성될 수 있다. 금속층의 종류에 따라서, 무전해 도금 (electroless plating) 또는 전해 도금(electro-plating)을 이용할 수 있다.
금속합금층(180)은 에피텍셜층(160)의 둘레를 따라 형성되며, 제1 핀(F1)과 컨택(190)에 직접 접촉하도록 형성될 수 있다.
컨택(190)은 배선과 에피텍셜층(160) 또는 제1 핀(F1)을 전기적으로 연결한다. 컨택(190)은 예를 들어, Al, Cu, W 등이 사용될 수 있으나 이에 한정되지 않는다. 컨택(190)은 제1 층간 절연막(131)과 제2 층간 절연막(132)을 관통하여 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 도 4에 도시된 것처럼, 제1 층간 절연막(131)의 상면은, 게이트 전극(147)의 상면과 나란할 수 있다. 평탄화 공정(예를 들어, CMP 공정)을 통해서 제1 층간 절연막(131)과 게이트 전극(147)의 상면이 나란해 질 수 있다. 제2 층간 절연막(132)은 게이트 전극(147)을 덮도록 형성될 수 있다. 제1 층간 절연막(131) 및 제2 층간 절연막(132)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
도 4를 참조하면, 스페이서(151)는 게이트 전극(147)의 적어도 일측벽에 형성될 수 있다. 예를 들어, 스페이서(151)는 게이트 전극(147)의 양측벽에 형성될 수 있다.
에피텍셜층(160)은, 스페이서(151)의 측벽, 및 금속합금층(180)의 측벽과 접하도록 배치될 수 있다. 즉, 에피텍셜층(160)은 스페이서(151) 및 금속합금층(180) 사이의 제1 핀(F1) 상에 배치될 수 있다. 금속합금층(180)의 상면은 에피텍셜층(160)의 상면보다 높고, 게이트 전극(147)의 상면보다 낮게 형성될 수 있다. 또한, 금속합금층(180)의 상면은 제1 층간 절연막(131)의 상면보다 낮게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
금속합금층(180)은 스페이서(151)와 이격되도록 배치될 수 있다. 즉, 금속합금층(180)과 스페이서(151) 사이에는 제1 층간 절연막(131)이 배치될 수 있다.
금속합금층(180)은 컨택(190)과 접하도록 형성될 수 있다. 금속합금층(180)은 컨택(190) 하부에 위치할 수 있으며, 금속합금층(180)의 상면 전체는, 컨택(190)의 하면에 모두 접하도록 형성될 수 있다.
도핑 영역(172)은 금속합금층(180)과 접한 제1 핀(F1)의 부분에만 형성될 수 있다. 도핑 영역(172)은 약 1~2nm의 두께로 금속합금층(180)의 하부에 형성될 수 있으며, 스페이서(151)의 하부와는 오버랩되지 않을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
금속합금층(180)은 제1 핀(F1)과 컨택(190)을 직접 접촉하도록 형성될 수 있다. 금속합금층(180)과 직접적으로 접촉하는 제1 핀(F1)의 제1 영역(F1a)의 경우, 제2 영역(F1b)보다 높은 도핑 농도를 가질 수 있다. 또한, 금속합금층(180)과 직접적으로 접촉하는 에피텍셜층(160)의 제1 영역(160a)의 경우, 제2 영역(160b)보다 높은 도핑 농도를 가질 수 있다. 따라서, 본 발명의 제1 실시예에 따른 반도체 장치(10)의 경우, 금속합금층(180)과 제1 핀(F1) 사이의 계면, 또는 금속합금층(180)와 에피텍셜층(160) 사이의 계면에서, 쇼트키 배리어 하이트(SBH)는 감소되고, 숏 채널 효과(SCE)도 개선될 수 있다. 이에 따라, 본 발명의 반도체 장치의 성능은 향상될 수 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(11)에 있어서, 금속합금층(180)과 컨택(190)은, 컨택 리세스(171)가 식각된 이후에 생성될 수 있다. 컨택 리세스(171)를 형성하기 위해, 에피텍셜층(160)을 식각하는 과정에서, 제1 핀(F1)의 일부도 함께 식각될 수 있다.
이에 따라, 게이트 전극(147)과 오버랩되는 제1 핀(F1)의 상면은, 금속합금층(180)의 하면보다 높게 형성될 수 있다. 즉, 소오스 또는 드레인으로 동작하는 금속합금층(180) 하부에 위치하는 제1 핀의 상면은, 채널로 동작하는 게이트 전극(147) 하부의 제1 핀(F1) 영역의 상면보다 제1 깊이(D1)만큼 낮게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이 경우에도, 금속합금층(180)과 접하는 제1 핀(F1)의 제1 영역(F1a)의 도핑 농도는, 제1 영역(F1a) 하부에 위치하는 제2 영역(F1b)의 도핑 농도보다 높게 형성될 수 있다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 7, 및 도 8은 각각 도 6의 반도체 장치의 A - A, C - C를 따라서 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 6 내지 도 8을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(21)는, 기판(100), 제1 핀(F1), 게이트 전극(147), 스페이서(151), 에피텍셜층(161), 금속합금층(181), 컨택(190) 등을 포함할 수 있다.
에피텍셜층(161)은 게이트 전극(147)의 양측에, 제1 핀(F1) 상에 형성될 수 있다. 한편, 에피텍셜층(161)은 다양한 형상일 수 있다. 예를 들어, 에피텍셜층(161)은 원 형상, 또는 다각형 형상일 수 있다. 에피텍셜층(161)은 제1 핀(F1)의 상부를 둘러싸도록 형성될 수 있다. 예를 들어, 에피텍셜층(161)은 제1 핀(F1)의 측벽 및 상면과 접하도록 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 또한, 에피텍셜층(161)은 금속합금층(181)과 접할 수 있다. 에피텍셜층(161)은 본 발명의 반도체 장치(21)의 소오스 또는 드레인으로 동작할 수 있다.
본 발명의 반도체 장치(21)가 PMOS 트랜지스터인 경우, 에피텍셜층(161)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 장치(21)가 NMOS 트랜지스터인 경우, 에피텍셜층(161)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 에피텍셜층(161)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
또한, 에피텍셜층(161)은 제1 영역(161a)과 제2 영역(161b)을 포함할 수 있다. 에피텍셜층(161)의 제1 영역(161a)는 금속합금층(181)의 하부에 배치될 수 있다. 제2 영역(161b)은 에피텍셜층(161)의 제1 영역(161a)을 제외한 나머지 영역이 될 수 있다. 제1 영역(161a)의 도핑 농도는, 제2 영역(161b)의 도핑 농도보다 높게 형성될 수 있다. 제1 영역(161a)은, 저 에너지의 IIP, PLAD, GPD 공정 등에 의해, 도핑 농도가 제2 영역(161b)보다 증가될 수 있다. 상기 도핑 공정은 B18 또는 B36을 포함하는 혼합가스를 이용할 수 있다. 또한, 저 에너지를 이용한 도핑 공정을 통하여, 제1 영역(161a)은 1~2nm 깊이로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 에피텍셜층(161)의 제1 영역(161a)은 금속합금층(181)과 접할 수 있다. 제1 핀(F1)의 제1 영역(161a)이 제2 영역(161b)보다 높은 도핑 농도를 가짐에 따라, 금속합금층(181)과 에피텍셜층(161) 사이의 쇼트키 배리어 하이트(SBH)는 감소될 수 있고, 숏 채널 효과(SCE)도 개선될 수 있다. 이에 따라 본 발명의 반도체 장치의 성능은 개선될 수 있다.
금속합금층(181)은 에피텍셜층(161) 상에 형성될 수 있다. 금속합금층(181)은 에피텍셜층(161)의 일부에 접할 수 있다. 에피텍셜층(161)의 제1 영역(161a)은, 금속합금층(181) 하부에만 형성될 수 있다. 도 7에 도시된 것과 같이, 금속합금층(181)은 에피텍셜층(161)의 상면을 따라 일정한 두께로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
금속합금층(181)은 실리사이드를 포함할 수 있다. 구체적으로, 금속합금층(181)은, Ti 또는 Co를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 금속합금층(181)은 에피텍셜층(161) 상에 도금(plating) 방식으로 금속층을 형성하고, 열처리하여 에피텍셜층(161)과 금속층을 반응시켜 실리사이드를 형성함으로써 생성될 수 있다. 도금 방식을 이용하기 때문에, 에피텍셜층(161)의 형상에 무관하게, 에피텍셜층(161)의 상면에 실리사이드가 형성될 수 있다. 금속층의 종류에 따라서, 무전해 도금(electroless plating) 또는 전해 도금(electro-plating)을 이용할 수 있다.
컨택(190)은 배선과 에피텍셜층(161)을 전기적으로 연결한다. 컨택(190)은 예를 들어, Al, Cu, W 등이 사용될 수 있으나 이에 한정되지 않는다. 컨택(190)은 제1 층간 절연막(131)과 제2 층간 절연막(132)을 관통하여 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 도 8에 도시된 것처럼, 제1 층간 절연막(131)의 상면은, 게이트 전극(147)의 상면과 나란할 수 있다. 평탄화 공정(예를 들어, CMP 공정)을 통해서 제1 층간 절연막(131)과 게이트 전극(147)의 상면이 나란해 질 수 있다. 제2 층간 절연막(132)은 게이트 전극(147)을 덮도록 형성될 수 있다. 제1 층간 절연막(131) 및 제2 층간 절연막(132)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
도 8를 참조하면, 스페이서(151)는 게이트 전극(147)의 적어도 일측벽에 형성될 수 있다. 예를 들어, 스페이서(151)는 게이트 전극(147)의 양측벽에 형성될 수 있다.
에피텍셜층(161)은, 스페이서(151)의 측벽 및 금속합금층(181)의 하면과 접하도록 배치될 수 있다.
금속합금층(181)은 스페이서(151)와 이격되도록 배치될 수 있다. 즉, 금속합금층(181)과 스페이서(151) 사이에는 제1 층간 절연막(131)이 배치될 수 있다. 금속합금층(181)의 상면은 게이트 전극(147)의 상면보다 낮게 형성될 수 있다. 금속합금층(181)의 상면은 제1 층간 절연막(131)의 상면보다 낮게 형성될 수 있다. 또한, 금속합금층(181)의 상면 넓이는, 에피텍셜층(161)의 상면의 넓이보다 작을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
금속합금층(181)은 컨택(190)과 접하도록 형성될 수 있다. 금속합금층(181)은 컨택(190) 하부에 위치할 수 있으며, 금속합금층(181)의 상면 전체는, 컨택(190)의 하면에 모두 접하도록 형성될 수 있다.
금속합금층(181)은 에피텍셜층(161)과 컨택(190)을 직접 접촉하도록 형성될 수 있다. 금속합금층(181)과 직접적으로 접촉하는 에피텍셜층(161)의 제1 영역(161a)의 경우, 제2 영역(161b)보다 높은 도핑 농도를 가질 수 있다. 따라서, 본 발명의 반도체 장치(21)의 경우, 금속합금층(181)와 에피텍셜층(161) 사이의 계면에서, 쇼트키 배리어 하이트(SBH)는 감소되고, 숏 채널 효과(SCE)는 개선될 수 있다. 이에 따라, 본 발명의 반도체 장치의 성능은 향상될 수 있다.
도 9는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 9를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(22)에 있어서, 에피텍셜층(162)의 상부는, 도 9에 나타난 것과 같이, 두 빗면(162L)이 만나는 형태로 형성될 수 있다.
금속합금층(182)은 에피텍셜층(162)의 두 빗면(162L) 상에 접하도록 형성될 수 있다. 에피텍셜층(162)의 제1 영역(162a)은, 금속합금층(181) 하부에만 형성될 수 있다. 금속합금층(182)은 에피텍셜층(162)의 상면을 따라 컨포멀하게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이 경우에도, 금속합금층(182)과 접하는 에피텍셜층(162)의 제1 영역(162a)의 도핑 농도는, 에피텍셜층(162)의 나머지 영역인 제2 영역(162b)의 도핑 농도보다 높게 형성될 수 있다. 또한, 금속합금층(182)은 컨택(190)의 하부에만 형성될 수 있다. 즉, 금속합금층(182)과 컨택(190)은 컨택 리세스(171) 안쪽에만 형성될 수 있다.
도 10은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 11, 도 12 및 도 13은 각각 도 10의 반도체 장치의 A - A, B - B, C - C를 따라서 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 10 내지 도 13을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(31)는, 기판(100), 제1 핀(F1), 제2 핀(F2), 게이트 전극(147), 스페이서(151), 에피텍셜층(163), 금속합금층(183), 컨택(193) 등을 포함할 수 있다.
구체적으로, 제1 핀(F1) 및 제2 핀(F2)은 제1 방향을 따라서 서로 이격되도록 길게 연장될 수 있다. 제1 핀(F1)과 제2 핀(F2)은 평행하게 배치될 수 있으나, 본 발명이 이에 한정되지 않는다. 제1 핀(F1) 및 제2 핀(F2)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 소자 분리막(110)은 제1 핀(F1) 및 제2 핀(F2)의 측벽과 기판(100)의 상면을 덮을 수 있다.
게이트 전극(147)은 제1 핀(F1) 및 제2 핀(F2) 상에, 제1 핀(F1) 및 제2 핀(F2)과 교차하도록 형성될 수 있다. 예를 들어, 게이트 전극(147)은 제1 방향에 수직한 제2 방향으로 연장될 수 있다.
에피텍셜층(163)은 게이트 전극(147)의 양측에, 제1 핀(F1) 및 제2 핀(F2) 상에 형성될 수 있다. 에피텍셜층(163)은 제1 핀(F1) 및 제2 핀(F2)의 일부를 둘러싸도록 형성될 수 있다. 예를 들어, 도 10에 나타난 것처럼, 에피텍셜층(163)은 제1 핀(F1) 및 제2 핀(F2)의 측벽에만 접하도록 형성될 수 있다. 에피텍셜층(163)은 제1 핀(F1)과 제2 핀(F2) 사이에도 형성될 수 있고, 에피텍셜층(163)의 일면은 제1 핀(F1) 및 제2 핀(F2)의 상면과 동일 평면상에 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 에피텍셜층(163)은 본 발명의 반도체 장치(31)의 소오스 또는 드레인으로 동작할 수 있다.
에피텍셜층(163)은 제1 영역(163a)과 제2 영역(163b)을 포함할 수 있다. 에피텍셜층(163)의 제1 영역(163a)는 도핑 영역(172)에 포함될 수 있다. 제2 영역(163b)은 에피텍셜층(163)의 제1 영역(163a)을 제외한 나머지 영역이 될 수 있다. 제1 영역(163a)의 도핑 농도는, 제2 영역(163b)의 도핑 농도보다 높게 형성될 수 있다. 제1 영역(163a)은, 저 에너지의 IIP, PLAD, GPD 공정 등에 의해, 도핑 농도가 제2 영역(163b)보다 증가될 수 있다. 상기 도핑 공정은 B18 또는 B36을 포함하는 혼합가스를 이용할 수 있다. 또한, 저 에너지를 이용한 도핑 공정을 통하여, 제1 영역(163a)은 1~2nm 깊이로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 영역(163a)은 금속합금층(183)과 접할 수 있다. 또한, 제1 영역(163a)은, 금속합금층(183) 하부에만 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 핀(F1)도 에피텍셜층(163)과 마찬가지로, 제1 영역(F1a)과 제2 영역(F1b)을 포함할 수 있다. 제1 핀(F1)의 제1 영역(F1a)도 도핑 영역(172)에 포함될 수 있다. 제1 영역(F1a)의 도핑 농도는, 제2 영역(F1b)의 도핑 농도보다 높게 형성될 수 있고, 제2 영역(F1b)은 제1 영역(F1a)보다 아래에 위치할 수 있다. 제1 영역(F1a)은, 저 에너지의 IIP, PLAD, GPD 공정에 의해, 도핑 농도가 제2 영역(F1b)보다 증가될 수 있다. 상기 도핑 공정은 B18 또는 B36을 포함하는 혼합가스를 이용할 수 있다. 또한, 저 에너지를 이용한 도핑 공정을 통하여, 제1 영역(F1a)은 1~2nm 깊이로 형성될 수 있다. 제1 핀(F1)의 제1 영역(F1a)은 에피텍셜층(163)의 제1 영역(F1a)과 인접하고, 동일 깊이로 형성될 수 있다. 제2 핀(F2)은 제1 핀(F1)과 실질적으로 동일하게 형성될 수 있다.
도핑 영역(172)은 금속합금층(183)과 접할 수 있다. 도핑 영역(172)이 주변 영역보다 높은 도핑 농도를 가짐에 따라, 금속합금층(183)과 제1 핀(F1), 및 금속합금층(183)과 제2 핀(F2) 사이의 쇼트키 배리어 하이트(SBH)는 감소될 수 있고, 숏 채널 효과(SCE)는 개선될 수 있다. 이에 따라 본 발명의 반도체 장치의 컨택 저항이 개선될 수 있으며, 반도체 장치의 전체 퍼포먼스도 함께 개선될 수 있다.
금속합금층(183)은 에피텍셜층(163), 제1 핀(F1) 및 제2 핀(F2) 상에 형성될 수 있다. 금속합금층(183)은 에피텍셜층(163)의 일부, 제1 핀(F1)의 상면, 및 제2 핀(F2)의 상면과 접할 수 있다.
금속합금층(183)은 실리사이드를 포함할 수 있다. 구체적으로, 금속합금층(183)은, Ti 또는 Co를 포함할 수 있다. 금속합금층(183)은 컨택 리세스(171) 내에서, 에피텍셜층(163)의 둘레를 따라 형성되며, 제1 핀(F1), 제2 핀(F2) 및 컨택(193)에 직접 접촉하도록 형성될 수 있다.
컨택(193)은 배선과 에피텍셜층(163), 제1 핀(F1) 또는 제2 핀(F2)을 전기적으로 연결한다. 컨택(193)은 제1 층간 절연막(131)과 제2 층간 절연막(132)을 관통하여 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 도 13에 도시된 것처럼, 제1 층간 절연막(131)의 상면은, 게이트 전극(147)의 상면과 나란할 수 있다. 제2 층간 절연막(132)은 게이트 전극(147)을 덮도록 형성될 수 있다.
도 13을 참조하면, 스페이서(151)는 게이트 전극(147)의 적어도 일측벽에 형성될 수 있다.
에피텍셜층(163)은, 스페이서(151)의 측벽, 및 금속합금층(183)의 측벽과 접하도록 배치될 수 있다. 즉, 에피텍셜층(163)은 스페이서(151) 및 금속합금층(183) 사이의 제1 핀(F1) 상에 배치될 수 있다. 금속합금층(183)의 상면은 에피텍셜층(163)의 상면보다 높고, 게이트 전극(147)의 상면보다 낮게 형성될 수 있다. 또한, 금속합금층(183)의 상면은 제1 층간 절연막(131)의 상면보다 낮게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
금속합금층(183)은 스페이서(151)와 이격되도록 배치될 수 있다. 즉, 금속합금층(183)과 스페이서(151) 사이에는 제1 층간 절연막(131)이 배치될 수 있다.
금속합금층(183)은 컨택(193)과 접하도록 형성될 수 있다. 금속합금층(183)은 컨택(193) 하부에 위치할 수 있으며, 금속합금층(183)의 상면 전체는, 컨택(193)의 하면에 모두 접하도록 형성될 수 있다.
도핑 영역(172)은 약 1~2nm의 두께로 금속합금층(183)의 하부에 형성될 수 있으며, 스페이서(151)의 하부와는 오버랩되지 않을 수 있다.
금속합금층(183)은 제1 핀(F1)과 컨택(193)을 직접 접촉하도록 형성될 수 있다. 금속합금층(183)과 직접적으로 접촉하는 제1 핀(F1)의 제1 영역(F1a)의 경우, 제2 영역(F1b)보다 높은 도핑 농도를 가질 수 있다. 또한, 금속합금층(183)과 직접적으로 접촉하는 에피텍셜층(163)의 제1 영역(163a)의 경우, 제2 영역(163b)보다 높은 도핑 농도를 가질 수 있다. 따라서, 본 발명의 제5 실시예에 따른 반도체 장치(31)의 경우, 금속합금층(183)과 제1 및 제2 핀(F1, F2) 사이의 계면, 또는 금속합금층(183)와 에피텍셜층(163) 사이의 계면에서, 쇼트키 배리어 하이트(SBH)는 감소되고, 숏 채널 효과(SCE)도 개선될 수 있다. 이에 따라, 본 발명의 반도체 장치의 성능은 향상될 수 있다.
도 14는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 15, 및 도 16은 각각 도 14의 반도체 장치의 A - A, C - C를 따라서 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 14 내지 도 16을 참조하면, 도 14 내지 도 16을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(32)는, 기판(100), 제1 핀(F1), 제2 핀(F2), 게이트 전극(147), 스페이서(151), 에피텍셜층(164), 금속합금층(184), 컨택(194) 등을 포함할 수 있다.
에피텍셜층(164)은 게이트 전극(147)의 양측에, 제1 핀(F1) 및 제2 핀(F2) 상에 형성될 수 있다. 한편, 에피텍셜층(164)은 다양한 형상일 수 있다. 예를 들어, 에피텍셜층(164)은 도 14에 도시된 바와 같이, 다각형 형상일 수 있다. 에피텍셜층(164)은 제1 핀(F1) 및 제2 핀(F2)의 상부를 둘러싸도록 형성될 수 있다. 예를 들어, 에피텍셜층(164)은 제1 핀(F1) 및 제2 핀(F2)의 측벽 및 상면과 접하도록 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 또한, 에피텍셜층(164)은 금속합금층(184)과 접할 수 있다. 에피텍셜층(164)은 본 발명의 반도체 장치(32)의 소오스 또는 드레인으로 동작할 수 있다.
또한, 에피텍셜층(164)은 제1 영역(164a)과 제2 영역(164b)을 포함할 수 있다. 에피텍셜층(164)의 제1 영역(164a)는 금속합금층(184)의 하부에 배치될 수 있다. 제2 영역(164b)은 에피텍셜층(164)의 제1 영역(164a)을 제외한 나머지 영역이 될 수 있다. 제1 영역(164a)의 도핑 농도는, 제2 영역(164b)의 도핑 농도보다 높게 형성될 수 있다. 제1 영역(164a)은, 저 에너지의 IIP, PLAD, GPD 공정 등에 의해, 도핑 농도가 제2 영역(164b)보다 증가될 수 있다. 상기 도핑 공정은 B18 또는 B36을 포함하는 혼합가스를 이용할 수 있다. 또한, 저 에너지를 이용한 도핑 공정을 통하여, 제1 영역(164a)은 1~2nm 깊이로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 에피텍셜층(164)의 제1 영역(164a)은 금속합금층(184)과 접할 수 있다. 제1 핀(F1)의 제1 영역(164a)이 제2 영역(164b)보다 높은 도핑 농도를 가짐에 따라, 금속합금층(184)과 에피텍셜층(164) 사이의 페르미 레벨(Fermi Level Pinning; FLP)은 완화되고, 쇼트키 배리어 하이트(SBH)는 감소될 수 있으며, 숏 채널 효과(SCE)도 개선될 수 있다. 이에 따라 본 발명의 반도체 장치의 성능은 개선될 수 있다.
금속합금층(184)은 에피텍셜층(164) 상에 형성될 수 있다. 금속합금층(184)은 에피텍셜층(164)의 일부에 접할 수 있다. 에피텍셜층(164)의 제1 영역(164a)은, 금속합금층(184) 하부에만 형성될 수 있다. 금속합금층(184)은 컨택(194)의 하부에만 위치할 수 있다. 도 15에 도시된 것과 같이, 금속합금층(184)은 에피텍셜층(164)의 상면을 따라 일정한 두께로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
금속합금층(184)은 실리사이드를 포함할 수 있다. 구체적으로, 금속합금층(184)은, Ti 또는 Co를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
컨택(194)은 배선과 에피텍셜층(164)을 전기적으로 연결한다. 컨택(194)은 예를 들어, Al, Cu, W 등이 사용될 수 있으나, 이에 한정되지 않는다. 컨택(194)은 제1 층간 절연막(131)과 제2 층간 절연막(132)을 관통하여 형성될 수 있다. 예를 들어, 도 16에 도시된 것처럼, 제1 층간 절연막(131)의 상면은, 게이트 전극(147)의 상면과 나란할 수 있다. 제2 층간 절연막(132)은 게이트 전극(147)을 덮도록 형성될 수 있다. 제1 층간 절연막(131) 및 제2 층간 절연막(132)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
도 16를 참조하면, 스페이서(151)는 게이트 전극(147)의 적어도 일측벽에 형성될 수 있다. 예를 들어, 스페이서(151)는 게이트 전극(147)의 양측벽에 형성될 수 있다.
에피텍셜층(164)은, 스페이서(151)의 측벽 및 금속합금층(184)의 하면과 접하도록 배치될 수 있다.
금속합금층(184)은 스페이서(151)와 이격되도록 배치될 수 있다. 즉, 금속합금층(184)과 스페이서(151) 사이에는 제1 층간 절연막(131)이 배치될 수 있다. 금속합금층(184)의 상면은 제1 층간 절연막(131)의 상면보다 낮게 형성될 수 있다. 또한, 금속합금층(184)의 상면 넓이는, 에피텍셜층(164)의 상면의 넓이보다 작을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
금속합금층(184)은 컨택(194) 하부에 위치할 수 있으며, 금속합금층(184)의 상면 전체는, 컨택(194)의 하면에 모두 접하도록 형성될 수 있다.
금속합금층(184)은 에피텍셜층(164)과 컨택(194)을 직접 접촉하도록 형성될 수 있다. 금속합금층(184)과 직접적으로 접촉하는 에피텍셜층(164)의 제1 영역(164a)의 경우, 제2 영역(164b)보다 높은 도핑 농도를 가질 수 있다. 따라서, 본 발명의 반도체 장치(32)의 경우, 금속합금층(184)와 에피텍셜층(164) 사이의 계면에서, 쇼트키 배리어 하이트(SBH)는 감소되고, 숏 채널 효과(SCE)는 개선될 수 있다. 이에 따라, 본 발명의 반도체 장치의 성능은 향상될 수 있다.
도 17는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 18, 및 도 19는 각각 도 17의 반도체 장치의 A - A, C - C를 따라서 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 17 내지 도 19를 참조하면, 도 17 내지 도 19를 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(33)는, 기판(100), 제1 핀(F1), 제2 핀(F2), 게이트 전극(147), 스페이서(151), 에피텍셜층(165), 금속합금층(185), 컨택(195) 등을 포함할 수 있다.
에피텍셜층(165)은 게이트 전극(147)의 양측에, 제1 핀(F1) 및 제2 핀(F2) 상에 형성될 수 있다. 한편, 에피텍셜층(165)은 다양한 형상일 수 있다. 예를 들어, 에피텍셜층(165)은 도 17에 도시된 바와 같이, 다이아몬드 형상일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 에피텍셜층(165)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
에피텍셜층(165)은 제1 핀(F1) 및 제2 핀(F2)의 상면에만 접하도록 항셩될 수 있다. 에피텍셜층(165)은 금속합금층(185)과 접할 수 있다. 에피텍셜층(165)은 본 발명의 반도체 장치(32)의 소오스 또는 드레인으로 동작할 수 있다.
또한, 에피텍셜층(165)은 제1 영역(165a)과 제2 영역(165b)을 포함할 수 있다. 에피텍셜층(165)의 제1 영역(165a)는 금속합금층(185)의 하부에 배치될 수 있다. 제2 영역(165b)은 에피텍셜층(165)의 제1 영역(165a)을 제외한 나머지 영역이 될 수 있다. 제1 영역(165a)의 도핑 농도는, 제2 영역(165b)의 도핑 농도보다 높게 형성될 수 있다. 제1 영역(165a)은, 저 에너지의 IIP, PLAD, GPD 공정 등에 의해, 도핑 농도가 제2 영역(165b)보다 증가될 수 있다. 상기 도핑 공정은 B18 또는 B36을 포함하는 혼합가스를 이용할 수 있다. 또한, 저 에너지를 이용한 도핑 공정을 통하여, 제1 영역(165a)은 1~2nm 깊이로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 에피텍셜층(165)의 제1 영역(165a)은 금속합금층(185)과 접할 수 있다. 제1 핀(F1)의 제1 영역(165a)이 제2 영역(165b)보다 높은 도핑 농도를 가짐에 따라, 금속합금층(185)과 에피텍셜층(165) 사이의 페르미 레벨(Fermi Level Pinning; FLP)은 완화되고, 쇼트키 배리어 하이트(SBH)는 감소될 수 있으며, 숏 채널 효과(SCE)도 개선될 수 있다. 이에 따라 본 발명의 반도체 장치의 성능은 개선될 수 있다.
금속합금층(185)은 에피텍셜층(165) 상에 형성될 수 있다. 금속합금층(185)은 에피텍셜층(165)의 일부에 접할 수 있다. 에피텍셜층(165)의 제1 영역(165a)은, 금속합금층(185) 하부에만 형성될 수 있다. 금속합금층(185)은 컨택(195)의 하부에만 위치할 수 있다. 도 17에 도시된 것과 같이, 금속합금층(185)은 에피텍셜층(165)의 상면을 따라 일정한 두께로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
금속합금층(185)은 실리사이드를 포함할 수 있다. 구체적으로, 금속합금층(185)은, Ti 또는 Co를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 19를 참조하면, 스페이서(151)는 게이트 전극(147)의 적어도 일측벽에 형성될 수 있다. 예를 들어, 스페이서(151)는 게이트 전극(147)의 양측벽에 형성될 수 있다.
에피텍셜층(165)은, 스페이서(151)의 측벽 및 금속합금층(185)의 하면과 접하도록 배치될 수 있다. 또한, 에피텍셜층(165)은 제1 핀(F1)의 측벽과 접하도록 형성될 수 있다. 에피텍셜층(165)의 하면은, 게이트 전극(147)과 오버랩되는 제1 핀(F1)의 상면보다 낮게 형성될 수 있다.
금속합금층(185)은 스페이서(151)와 이격되도록 배치될 수 있다. 즉, 금속합금층(185)과 스페이서(151) 사이에는 제1 층간 절연막(131)이 배치될 수 있다. 금속합금층(185)의 상면은 제1 층간 절연막(131)의 상면보다 낮게 형성될 수 있다. 또한, 금속합금층(185)의 상면 넓이는, 에피텍셜층(165)의 상면의 넓이보다 작을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
금속합금층(185)은 컨택(195) 하부에 위치할 수 있으며, 금속합금층(185)의 상면 전체는, 컨택(195)의 하면에 모두 접하도록 형성될 수 있다.
금속합금층(185)은 에피텍셜층(165)과 컨택(195)을 직접 접촉하도록 형성될 수 있다. 금속합금층(185)과 직접적으로 접촉하는 에피텍셜층(165)의 제1 영역(165a)의 경우, 제2 영역(165b)보다 높은 도핑 농도를 가질 수 있다. 따라서, 본 발명의 반도체 장치(33)의 경우, 금속합금층(185)와 에피텍셜층(165) 사이의 계면에서, 쇼트키 배리어 하이트(SBH)는 감소되고, 숏 채널 효과(SCE)는 개선될 수 있다. 이에 따라, 본 발명의 반도체 장치의 성능은 향상될 수 있다.
도 20은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 21은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고 차이점을 위주로 설명하도록 한다.
먼저, 도 20를 참조하면, 반도체 장치(13)는 로직 영역(410)과 SRAM 형성 영역(420)을 포함할 수 있다. 로직 영역(410)에는 제11 트랜지스터(411)가 배치되고, SRAM 형성 영역(420)에는 제12 트랜지스터(421)가 배치될 수 있다. 예를 들어, 제11 트랜지스터(411)와 제12 트랜지스터(421)는 본 발명의 몇몇 실시예에 따른 반도체 장치(10, 11, 21, 22, 31-33)가 될 수 있다.
본 발명의 몇몇 실시예에서, 제11 트랜지스터(411)와 제12 트랜지스터(421)의 도전형은 서로 다를 수 있다. 이에 따라, 예를 들어, 제11 트랜지스터(411)로 NMOS 트랜지스터가 채용될 경우, 제12 트랜지스터(421)로는 PMOS 트랜지스터가 채용될 수 있다. 또한 본 발명의 다른 몇몇 실시예에서, 제11 트랜지스터(411)와 제12 트랜지스터(421)의 도전형은 동일할 수 있다.
다음, 도 21을 참조하면, 반도체 장치(14)는 로직 영역(410)을 포함하되, 로직 영역(410) 내에는 서로 다른 제13 및 제14 트랜지스터(412, 422)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제13 및 제14 트랜지스터(412, 422)가 배치될 수도 있다.
한편, 도 21에서는, 예시적으로 로직 영역(410)과 SRAM형성 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 22은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 22을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(10, 11, 21, 22, 31-33) 중 어느 하나를 채용할 수 있다.
도 23는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 23를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(99b)가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(98b)는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24 내지 도 26는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 24은 태블릿 PC(1200)을 도시한 도면이고, 도 25은 노트북(1300)을 도시한 도면이며, 도 26은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~6, 13~14) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이하에서, 도 27 내지 도 37을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조방법에 대해 설명하도록 한다.
도 27 내지 도 37은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 이하에서는 도 1 내지 도 4에 나타난 본 발명의 제1 실시예에 따른 반도체 장치(10)를 예로 들어 설명하도록 한다.
도 27을 참조하면, 기판(100) 상에 제1 핀(F1)을 형성한다.
구체적으로, 기판(100) 상에 마스크 패턴을 형성한 후, 식각 공정을 진행하여 제1 핀(F1)을 형성한다. 제1 핀(F1)은 제1 방향을 따라 연장될 수 있다. 이어서, 기판(100)의 상면과 제1 핀(F1)의 하부에 소자 분리막(110)을 형성한다. 소자 분리막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
한편, 소자 분리막(110) 위로 돌출된 제1 핀(F1)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 소자 분리막(110) 형성 후, 리세스 공정없이 소자 분리막(110)에 의하여 노출된 제1 핀(F1)의 상면을 씨드로 하는 에피 공정에 의하여 제1 핀(F1)의 일부가 형성될 수 있다.
또한, 제1 핀(F1)에 문턱 전압 조절용 도핑이 수행될 수 있다. 반도체 장치(10)가 NMOS 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 반도체 장치(10)가 PMOS 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
이어서, 도 28을 참조하면, 마스크 패턴(2104)를 이용하여 식각 공정을 진행하여, 제1 핀(F1)과 교차하는 제2 방향으로 연장되는 더미 게이트 절연막(141), 더미 게이트 전극(143)을 형성한다. 예를 들어, 더미 게이트 절연막(141)은 실리콘 산화막일 수 있고, 더미 게이트 전극(143)은 폴리 실리콘일 수 있다.
이어서, 더미 게이트 전극(143)의 적어도 일측에 스페이서(151)를 형성할 수 있다. 스페이서(151)는 더미 게이트 전극(143)의 측벽에 형성되고, 마스크 패턴(2104)의 상면을 노출할 수 있다. 스페이서(151)는 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
이어서, 더미 게이트 전극(143)의 양 측에 에피텍셜층(160)을 형성한다. 에피텍셜층(160)은 에피 공정에 의해서 형성할 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치(10)가 n형 트랜지스터인지, p형 트랜지스터인지에 따라서, 에피텍셜층(160)의 물질이 달라질 수 있다. 또한, 필요에 따라서, 에피 공정시 불순물을 인시츄 도핑할 수도 있다. 에피텍셜층(160)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
도 29를 참조하면, 도 28의 결과물 상에, 제1 층간 절연막(131)을 형성한다. 제1 층간 절연막(131)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나일 수 있다.
이어서, 더미 게이트 전극(143)의 상면이 노출될 때까지, 제1 층간 절연막(131)을 평탄화한다. 그 결과, 마스크 패턴(2104)이 제거되고 더미 게이트 전극(143)의 상면이 노출될 수 있다.
이어서, 더미 게이트 절연막(141) 및 더미 게이트 전극(143)을 제거한다. 더미 게이트 절연막(141) 및 더미 게이트 전극(143)의 제거함에 따라, 소자 분리막(110)을 노출하는 트렌치(123)가 형성된다.
도 30을 참조하면, 트렌치(123) 내에 게이트 절연막(145) 및 게이트 전극(147)을 형성한다.
게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(145)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 게이트 절연막(145)은 트렌치(123)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다.
게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
도 31을 참조하면, 도 30의 결과물 상에, 제2 층간 절연막(132)을 형성한다. 제2 층간 절연막(132)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나일 수 있다.
이어서, 제1 층간 절연막(131)과 제2 층간 절연막(132)을 관통하고, 에피텍셜층(161)의 일부 또는 제1 핀(F1)의 일부(즉, 상면)를 노출하는 컨택리세스(171)를 형성한다.
도 32는 도 31의 A - A를 자른 단면도이다.
도 32를 참조하면, 컨택 리세스(171)는 제1 층간 절연막(131)과 제2 층간 절연막(132)을 관통하도록 형성되며, 에피텍셜층(161)의 일부 또는 제1 핀(F1)의 상면을 노출시키도록 형성된다. 컨택 리세스(171)는 단면 형상이 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상인 것이 도시되어 있으나, 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 컨택 리세스(171)의 단면 형상은 사각형으로 변형될 수도 있다.
이어서, 도 33을 참조하면, 저 에너지의 IIP(Insert Ion Implant), PLAD(plasma doping), GPD(gas phased doping) 공정을 통하여, 컨택 리세스(171)에 의해 노출된 제1 핀(F1)의 상면 또는 에피텍셜층(161)의 일부에 불순물을 도핑한다. 이를 통해, 컨택 리세스(171)에 의해 노출된 영역은, 주변부보다 높은 도핑 농도를 갖게 된다. 상기 도핑 공정은 B18 또는 B36을 포함하는 혼합가스를 이용할 수 있다. 또한, 저 에너지를 이용한 도핑 공정을 통하여, 도핑 영역(172)은 1~2nm 깊이로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 34를 참조하면, 컨택 리세스(171)의 하부에 더미 에피텍셜층(173)을 형성한다. 더미 에피텍셜층(173)은 에피 공정에 의해서 형성할 수 있다. 또한, 반도체 장치(10)가 n형 트랜지스터인지, p형 트랜지스터인지에 따라서, 더미 에피텍셜층(173)의 물질이 달라질 수 있다. 또한, 필요에 따라서, 에피 공정시 불순물을 인시츄 도핑할 수도 있다.
이어서, 도 35를 참조하면, 더미 에피텍셜층(173) 상에 금속층(175)을 형성한다.
구체적으로, 금속층(175)은 컨택 리세스(171)의 측벽과, 더미 에피텍셜층(173)의 상면을 따라 컨포멀하게 형성될 수 있다. 이와 같이 금속층(175)을 형성하는 것은 무전해도금(electroless plating)을 이용할 수 있다. 무전해 도금은 커버리지(coverage) 특성이 뛰어나다. 무전해 도금은 선택성(selectivity)가 없기 때문에, 실리사이드를 형성한 후에 미반응 금속층을 제거할 필요가 있다(도 37 참조). 한편, 금속층(175)은 전해 도금을 이용하여 형성할 수도 있다. 전해 도금은 선택성(selectivity)이 있기 때문에, 실리사이드를 형성한 후에 미반응 금속층을 제거할 필요가 없다.
또한, 본 발명의 반도체 장치(10)가 n형 트랜지스터인지, p형 트랜지스터인지에 따라서, 금속층(175)의 물질이 달라질 수 있다. 예를 들어, 반도체 장치(10)가 n형 트랜지스터인 경우에, 금속층(175)은 예를 들어, Co, Cr, W, Mo, Ta, Er, NiP 일 수 있으나, 이에 한정되지 않는다. 반도체 장치(10)가 p형 트랜지스터인 경우에, 금속층(175)은 예를 들어, Pt, Pd, NiB, NiPt 일 수 있으나, 이에 한정되지 않는다. 전술한 비전해 도금/전해 도금이 가능한 물질들이 필요에 따라서 사용될 수 있다.
이어서, 도 36을 참조하면, 열처리하여, 에피텍셜층(160)과 금속층(175)을 반응시켜 금속합금층(180)(즉, 실리사이드)을 형성한다. 열처리의 온도/시간 등은 금속층(175)의 물질, 금속합금층(180)의 두께 등 여러가지 조건에 따라 조절될 수 있다.
이어서, 도 37을 참조하면, 열처리할 때 미반응한 금속층(175)을 제거한다.
이어서, 도 2를 참조하면, 금속합금층(180) 상에 컨택(190)을 형성한다. 컨택(190)은 컨택 리세스(171)를 매립하도록 형성될 수 있다. 이를 통해, 컨택(190)은 제1 층간 절연막(131)과 제2 층간 절연막(132)을 관통하여 형성될 수 있으나, 이에 한정되지 않는다. 평탄화 공정(예를 들어, CMP 공정)을 통해서 컨택(190)과 제2 층간 절연막(132)의 상면은 동일 평면 상에 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자분리막
147: 게이트 전극 151: 스페이서
160: 에피텍셜층 172: 도핑 영역
180: 금속합금층 190: 컨택

Claims (10)

  1. 기판 상에 형성된 제1 핀;
    상기 기판 상에, 상기 제1 핀과 교차하도록 형성되는 게이트 전극;
    상기 게이트 전극의 양측에, 상기 제1 핀의 측면과 접하도록 형성되는 에피텍셜층; 및
    상기 제1 핀의 상면 및 상기 에피텍셜층의 일부와 접하도록 형성되는 금속합금층을 포함하되,
    상기 제1 핀의 제1 영역의 도핑 농도는, 상기 제1 영역보다 아래에 위치하는 상기 제1 핀의 제2 영역의 도핑 농도보다 높게 형성되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 영역은, 상기 금속합금층과 접하도록 배치되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 게이트 전극의 적어도 일측벽에 형성되는 스페이서를 더 포함하고,
    상기 에피텍셜층은, 상기 스페이서의 측벽, 및 상기 금속합금층의 측벽과 접하도록 배치되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 금속합금층 상에 형성되는 컨택을 더 포함하고,
    상기 금속합금층의 상면 전체는, 상기 컨택의 하면에 모두 접하도록 형성되는 반도체 장치.
  5. 기판 상에 형성된 제1 핀 및 제2 핀;
    상기 기판 상에, 상기 제1 핀 및 상기 제2 핀과 교차하도록 형성되는 게이트 전극;
    상기 게이트 전극의 양측에, 상기 제1 핀 및 상기 제2 핀과 접하도록 형성되는 에피텍셜층; 및
    상기 에피텍셜층의 상면과 접하도록 형성되는 금속합금층을 포함하되,
    상기 금속합금층과 접하는 상기 에피텍셜층의 제1 영역의 도핑 농도는, 상기 제1 영역과 다른 상기 에피텍셜층의 제2 영역의 도핑 농도보다 높게 형성되는 반도체 장치.
  6. 제 5항에 있어서,
    상기 금속합금층은, 상기 제1 핀 및 상기 제2 핀의 상면과 접하고,
    상기 에피텍셜층은, 상기 제1 핀 및 상기 제2 핀의 측면과 접하며,
    상기 제1 핀의 제1 영역의 도핑 농도는, 상기 제1 영역보다 아래에 위치하는 상기 제1 핀의 제2 영역의 도핑 농도보다 높게 형성되는 반도체 장치.
  7. 제 5항에 있어서,
    상기 에피텍셜층은, 상기 제1 핀 및 상기 제2 핀의 상면과 접하고, 상기 제1 핀 및 상기 제2 핀의 각각의 상면 및 양 측면을 둘러싸도록 형성되며,
    상기 금속합금층은, 상기 에피텍셜층의 상면과 접하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 게이트 전극의 양 측벽에 형성되는 스페이서를 더 포함하고,
    상기 에피텍셜층은, 상기 스페이서의 측벽과 접하고,
    상기 금속합금층은, 상기 스페이서의 측벽과 이격되도록 형성되는 반도체 장치.
  9. 제 5항에 있어서,
    상기 금속합금층 상에 형성되는 컨택을 더 포함하고,
    상기 에피텍셜층은, 상기 제1 핀 및 상기 제2 핀의 상면에만 접하고,
    상기 금속합금층은, 상기 에피텍셜층의 상면과 접하며,
    상기 금속합금층의 상면 전체는, 상기 컨택의 하면에 모두 접하도록 형성되는 반도체 장치.
  10. 제 5항에 있어서,
    상기 에피텍셜층의 상기 제1 영역은, 저 에너지의 IIP(Insert Ion Implant), PLAD(plasma doping), GPD(gas phased doping) 공정에 의해, 도핑 농도가 증가하는 반도체 장치.
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