KR20160026663A - 소스/드레인 구조체 위에 콘택을 구비한 반도체 구조체 및 이의 형성 방법 - Google Patents

소스/드레인 구조체 위에 콘택을 구비한 반도체 구조체 및 이의 형성 방법 Download PDF

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KR20160026663A
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앤드류 조셉 켈리
유수케 오니키
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 구조체 및 이를 제조하는 방법이 제공된다. 방법은 기판에 소스/드레인 구조체를 형성하는 단계와 소스/드레인 구조체 위에 금속층을 형성하는 단계를 포함한다. 반도체 구조체를 제조하는 방법은 금속층의 일부가 소스/드레인 구조체와 반응하여 소스/드레인 구조체 상에 금속제층을 형성하도록 어닐링 공정을 수행하는 단계를 더 포함한다. 반도체 구조체를 제조하는 방법은 금속제층 상에서 금속층의 반응되지 않은 부분을 제거하도록 에칭 공정을 수행하는 단계와 금속제층 위에 콘택을 형성하는 단계를 더 포함한다. 또한, 에칭 공정은 에칭 용액을 이용하는 단계를 포함하고, 에칭 용액은, (a) H2SO4, HCl, HF, H3PO4 또는 NH4OH를 포함하는 제1 성분; 및 (b) 프로필렌 카보네이트, 에틸렌 카보네이트, 디에틸 카보네이트, 아세토니트릴 또는 그 조합을 포함하는 제2 성분을 포함한다.

Description

소스/드레인 구조체 위에 콘택을 구비한 반도체 구조체 및 이의 형성 방법{SEMICONDUCTOR STRUCTURE WITH CONTACT OVER SOURCE/DRAIN STRUCTURE AND METHOD FOR FORMING THE SAME}
[우선권 및 교차 참조]
본 출원은, 전문이 본 명세서에 편입되는, 2014년 8월 29일 출원되고, 발명의 명칭이 "Semiconductor structure with strained source and drain structure and method for forming the same"인 미국 가출원 제62/043,836호의 이익을 주장한다.
[기술분야]
본 발명은 소스/드레인 구조체를 갖는 반도체 구조체 및 이의 형성 방법에 관한 것이다.
반도체 소자는 개인용 컴퓨터, 휴대 전화기, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 애플리케이션에서 사용된다. 반도체 소자는 일반적으로 절연층 또는 유전층, 도전층 및 반도체 재료층을 반도체 기판 위에 순차적으로 부착하고, 회로 컴포넌트 및 요소를 그 상에 형성하기 위하여 리소그라피(lithography)를 이용하여 다양한 재료층을 패터닝함으로써 제조된다.
컴퓨터에서 증가된 성능을 위한 중요한 추진 요인 중 하나는 높은 수준의 회로 집적이다. 이것은 제공된 칩에서 소자 크기를 소형화하거나 축소함으로써 달성된다. 허용 오차(tolerance)는 칩에서 크기를 축소할 수 있게 하는데 있어서 중요한 역할을 한다.
그러나, 기존의 반도체 제조 공정이 일반적으로 의도된 목적에 적합하지만, 소자의 다운 스케일링이 계속됨에 따라, 모든 면에서 완전히 만족스럽지는 않다.
본 개시 내용의 양태들은 이어지는 발명을 실시하기 위한 구체적인 내용으로부터 첨부된 도면과 함께 숙독될 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징은 배율에 맞추어 작도되지 않은 것이 강조된다. 사실, 다양한 특징의 치수는 논의의 명료성을 위하여 임의로 증가되거나 또는 감소될 수 있다.
도 1a 내지 1m은 일부 실시예에 따른 반도체 구조체를 형성하는 다양한 스테이지의 사시도 및 단면도이다.
도 2a 내지 2f는 일부 실시예에 따른 반도체 구조체를 형성하는 다양한 스테이지의 단면도이다.
도 3은 일부 실시예에 따른 반도체 구조체의 단면도이다.
도 4는 일부 실시예에 따른 나노와이어(nanowire) 전계 효과 트랜지스터 구조체의 단면도이다.
도 5a 내지 5c는 일 실시예에 따른 SPRES(synchrotron radiation photo emission spectroscopy)이다.
도 6a 및 6b는 예와 비교예에 따른 Ge 및 NiGe의 동전위 분극(potentiodynamic polarization) 곡선을 각각 도시한다.
다음의 개시 내용은 제공된 내용의 다양한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 컴포넌트 및 장치의 특정 예가 본 개시 내용을 간략화하기 위하여 아래에서 설명된다. 물론, 이들은 단순히 예이며, 한정하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제2 특징 위 또는 그 상의 제1 특징의 형성은 제1 및 제2 특징이 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한, 제1 및 제2 특징이 직접 접촉하지 않을 수 있도록, 추가 특징들이 제1 및 제2 특징 사이에 형성될 수 있는 특징을 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 도면 부호 및/또는 기호를 반복할 수 있다. 이러한 반복은 단순 명료의 목적을 위한 것이며, 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 말하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간과 관련된 용어는 도면에서 도시된 바와 같이 한 요소 또는 특징의 다른 요소(들) 또는 특징(들)에 대한 관계를 설명하기 위해, 설명의 용이성을 위해 여기에서 사용될 수 있다. 공간과 관련된 용어는 도면에 도시된 배향에 더하여 사용 또는 동작 중인 장치의 상이한 배향을 아우르도록 의도된다. 장치는 달리(90도 회전되거나 다른 배향 배향으로) 배향될 수 있으며, 여기에서 사용된 공간적으로 상대적인 기술어(descriptor)가 이에 따라 유사하게 해석될 수 있다.
반도체 구조체에 대한 실시예가 본 개시 내용의 일부 실시예에 따라 제공된다. 반도체 구조체는 소스/드레인 구조체를 포함하고, 금속제층(metallic layer)이 소스/드레인 구조체 위에 형성된다. 금속제층은, 소스/드레인 구조체 위에 금속층(metal layer)을 형성하고, 소스/드레인 구조체와 반응하도록 금속층을 어닐링하고, 반응되지 않은 금속층을 제거함으로써 형성될 수 있다. 또한, 에칭 용액(etching solvent)는 소스/드레인 구조체를 손상시키지 않고 반응되지 않은 금속층을 제거하는데 사용될 수 있다.
도 1a 내지 1m은 일부 실시예에 따른 반도체 구조체(100a)를 형성하는 다양한 스테이지의 사시도 및 단면도이다. 더욱 구체적으로는, 도 1a의 (1)은 다양한 제조 스테이지 중 하나에서의 반도체 구조체(100a)의 사시도이고, 도 1a의 (2)는 일부 실시예에 따라 도 1a의 (1)에서의 a-a' 선을 따라 취해진 반도체 구조체(100a)의 단면도이다.
도 1a의 (1) 및 (2)에 도시된 바와 같이, 기판(102)이 일부 실시예에 따라 제공된다. 기판(102)은 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수 있다. 이 대신에 또는 이에 더하여, 기판(102)은 기본 반도체 재료, 복합 반도체 재료 및/또는 합금 반도체 재료를 포함할 수 있다. 기본 반도체 재료의 예는 크리스탈 실리콘, 폴리크리스탈라인 실리콘, 비정질 실리콘, 게르마늄 및/또는 다이아몬드를 포함할 수 있지만, 이에 한정되지 않는다. 복합 반도체 재료의 예는 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함할 수 있지만, 이에 한정되지 않는다. 합금 반도체 재료는 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함할 수 있지만, 이에 한정되지 않는다.
또한, 기판(102)은 도핑된 영역, 중층 유전층(ILD: interlayer dielectric layer), 도전 특징부 및/또는 분리 구조체와 같은 구조체를 포함할 수 있다. 또한, 기판(102)은 패터닝되는 단일 또는 다중 금속층을 더 포함할 수 있다. 예를 들어, 금속층은 실리콘층, 유전층 및/또는 도핑된 폴리 실리콘층을 포함할 수 있다.
일부 실시예에 따라 도 1a의 (1) 및 (2)에 도시된 바와 같이, 유전층(104)과 마스크층(106)이 기판(102) 위에 형성되고, 감광층(photo-sensitive layer)이 마스크층(104) 위에 형성된다. 유전층(104)은 기판(102)과 마스크층(106) 사이의 접착층으로서 사용될 수 있다. 또한, 유전층(104)은 마스크층(106)을 에칭하기 위한 에칭 정지층으로서 사용될 수도 있다. 일부 실시예에서, 유전층(104)은 실리콘 산화물로 이루어진다. 일부 다른 실시예에서 다른 부착(deposition) 공정이 사용될 수 있지만, 유전층(104)은 열 산화 공정을 이용하여 형성될 수 있다.
마스크층(106)은 후속 포토리소그라피(photolithography) 공정 동안 하드 마스크(hard mask)로서 사용될 수 있다. 일부 실시예에서, 마스크층(106)은 실리콘 질화물로 이루어진다. 일부 다른 실시예에서 다른 부착 공정이 사용될 수 있지만, 마스크층(106)은 저압 화학 기상 증착(LPCVD: low-pressure chemical vapor deposition) 또는 플라즈마 강화 화학 기상 증착(PECVD: plasma enhanced chemical vapor deposition)을 이용하여 형성될 수 있다.
다음으로, 일부 실시예에 따라 도 1b의 (1) 및 (2)에 도시된 바와 같이, 핀(fin) 구조체(110)가 감광층(108)을 통해 마스크층(106), 유전층(104) 및 기판(102)을 순차적으로 에칭함으로써 형성된다. 그 후에, 감광층(108)은 제거된다.
감광층(108)이 제거된 후에, 일부 실시예 따라 도 1c의 (1) 및 (2)에 도시된 바와 같이, 절연층(112)이 기판(102) 위에 핀 구조체(110)를 덮도록 형성된다. 일부 실시예에서, 절연층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불화물 도핑 규산염 유리(FSG: fluoride-doped silicate glass) 또는 다른 로우-K(low-K) 유전 재료로 이루어진다. 다른 실시예에서 다른 부착 공정이 사용될 수 있지만, 절연층(112)은 고밀도 플라즈마(HDP: high-density-plasma) CVD 공정을 이용하여 형성될 수 있다.
절연층(112)이 형성된 후에, 일부 실시예에 따라 도 1d의 (1) 및 (2)에 도시된 바와 같이, 핀 구조체(110)의 상부 표면을 노출시키도록 화학 기계 연마(CMP: chemical mechanical polishing) 공정이 수행된다. 도 1d의 (1)에 도시된 바와 같이, 마스크층(106)과 유전층(104)이 제거된다.
다음으로, 일부 실시예에 따라 도 1e의 (1) 및 (2)에 도시된 바와 같이, 핀 구조체(11)의 상부 부분을 노출시키도록 절연층(112)이 리세스된다(recessed). 절연층(112)은 습식 에칭 공정 또는 건식 에칭 공정에 의해 리세스될 수 있다.
그 후, 일부 실시예에 따라 도 1f의 (1) 및 (2)에 도시된 바와 같이, 게이트 구조체(114)가 핀 구조체(110) 위에 형성된다. 도 1f의 (1)에 도시된 바와 같이, 게이트 구조체(114)가 핀 구조체(110)를 가로질러 형성되고, 절연층(112) 위에 연장한다. 일부 실시예에서, 게이트 구조체(114)는 게이트 유전층(116)과 게이트 전극층(118)을 포함한다.
일부 실시예에서, 게이트 유전층(116)은 금속 산화물, 금속 질화물, 금속 규산염, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 규산염 또는 금속의 산화질화물과 같은 하이-k(high-k) 유전 재료로 이루어진다. 하이-k 유전 재료의 예는 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산화질화물(HfSiON), 하프늄 탄탈룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 실리콘 질화물, 실리콘 산화질화물, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금 또는 다른 적용 가능한 유전 재료를 포함하지만 이에 한정되지 않는다.
게이트 전극층(118)은 게이트 유전층(116) 위에 형성된다. 게이트 전극층(118)은 단층 또는 다층 구조체를 포함할 수 있다. 일부 실시예에서, 게이트 전극층(118)은 폴리실리콘으로 이루어진다. 일부 실시예에서, 게이트 전극층(118)은 일함수 금속층과 금속 게이트 전극층을 포함한다. 일함수 금속층은 적절한 일함수를 갖도록 튜닝될 수 있다. 예를 들어, PMOS 소자를 위한 P-형 일함수 금속(P-금속)이 요구되면, P-형 일함수 재료가 사용될 수 있다. P-형 일함수 재료의 예는 티타늄 질화물(TiN), 텅스텐 질화물(WN), 텅스텐(W), 루테늄(Ru), 팔라듐(Pd), 플래티넘(Pt), 코발트(Co), 니켈(Ni), 도전성 금속 산화물 및/또는 다른 적용 가능한 재료를 포함하지만, 이에 한정되지 않는다.
한편, NMOS 소자를 위한 N-형 일함수 금속(N-금속)이 요구되면, N-형 일함수 재료가 사용될 수 있다. N-형 금속 재료의 예는 티타늄 알루미늄화물(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄화질화물 탄탈룸(TaCN), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈룸(Ta), 알루미늄(Al), 금속 탄화물(예를 들어, 하프늄 탄화물(HfC), 지르코늄 탄화물(ZrC), 티타늄 탄화물(TiC), 알루미늄 탄화물 (AlC)), 알루미늄화물 및/또는 다른 적용 가능한 재료를 포함하지만, 이에 한정되지 않는다.
금속 게이트 전극층이 일함수 금속층 위에 형성될 수 있고, 알루미늄, 구리, 텅스텐, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈룸 질화물, 니켈 규화물, 코발트 규화물, TaC, TaSiN, TaCN, TiAl, TiAlN 또는 다른 적용 가능한 재료와 같은 도전성 재료로 이루어질 수 있다.
게이트 구조체(114)는 부착(deposition), 포토리소그라피 패터닝 및 에칭 공정을 포함하는 절차에 의해 형성될 수 있다. 부착 공정은 화학 기상 증착(CVD: chemical vapor deposition), 물리 기상 증착(PVD: physical vapor deposition), 원자층 증착(ALD: atomic layer deposition), 고밀도 CVD(HDPCVD: high density plasma CVD), 금속 유기 CVD(MOCVD: metal organic CVD) 또는 플라즈마 강화 CVD(PECVD)를 포함할 수 있다. 포토리소그라피 패터닝 공정은 포토레지스트 코팅(예를 들어, 스핀-온(spin-on) 코팅), 소프트 베이킹, 마스크 어닐링, 노광, 노광후(post-exposure) 베이킹, 포토레지스트 현상, 린싱(rinsing), 건조(예를 들어, 하드 베이킹) 및/또는 다른 적용 가능한 공정을 포함할 수 있다. 에칭 공정은 건식 에칭, 습식 에칭 및/또는 다른 에칭 방법(예를 들어, 반응성 이온 에칭(reactive ion etching))을 포함할 수 있다.
일부 실시예에 따라 도 1f의 (1)에 도시된 바와 같이, 밀봉층(sealing layer)(120)이 게이트 구조체(114)의 측벽 상에 형성된다. 밀봉층(120)은 후속 처리 동안 손상 또는 손실로부터 게이트 구조체(114)를 보호할 수 있고, 또한 후속 처리 동안 산화를 방지할 수 있다. 일부 실시예에서, 밀봉층(120)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 실리콘 탄화물 또는 다른 적용 가능한 유전 재료로 이루어진다. 밀봉층(120)은 단일 층 또는 여러 층을 포함할 수 있다.
게이트 구조체(114)가 형성된 후에, 일부 실시예에 따라 도 1g의 (1) 및 (2)에 도시된 바와 같이, 리세스(122)를 형성하도록 게이트 구조체(114)에 인접한 핀 구조체(110)의 일부가 에칭된다. 도 1a의 (1)에 도시된 바와 같이, 게이트 구조체(114)와 밀봉층(120)은 핀 구조체(110)가 에칭될 때 하드 마스크로서 사용된다. 따라서, 리세스(122)는 게이트 구조체(114)에 인접한 핀 구조체(110)의 일부 내에 형성된다.
리세스(122)가 형성된 후에, 일부 실시예에 따라 도 1h의 (1) 및 (2)에 도시된 바와 같이, 소스/드레인 구조체(124)가 기판(102) 위에 핀 구조체(110)의 리세스(122) 내에 형성된다. 일부 실시예에서, 소스/드레인 구조체(124)는 기판(102) 위에 다이아몬드 형상의 구조를 갖는 융기된(raised) 소스/드레인 구조체이다. 도 1h의 (2)에 도시된 바와 같이, 소스/드레인 구조체(124)는 일부 실시예에 따라 기판(102) 위에 상부 부분(124a)과 하부 부분(125b)을 가진다.
일부 실시예에서, 소스/드레인 구조체(124)는 에피택셜(epitaxial(epi)) 공정에 의해 핀 구조체(110)의 리세스(122) 내에 변형 재료(strained material)를 성장시켜 형성된다. 또한, 변형 재료의 격자 상수(lattice constant)는 기판(102)의 격자 상수와 상이할 수 있다. 일부 실시예에서, 소스/드레인 구조체(124)는 Ge, SiGe, InAs, InGaAs, InSb, GaAs, GaSb, InAlP, InP 또는 이들의 조합을 포함한다.
소스/드레인 구조체(124)가 형성된 후에, 일부 실시예에 따라 도 1i에 도시된 바와 같이, 소스/드레인 구조체(124)를 덮도록 금속층(126)이 형성된다. 도 1i에 도시된 바와 같이, 금속층(126)은 소스/드레인 구조체(124)의 상부 부분(124a) 위에 형성된다. 일부 실시예에서, 금속층(126)은 Ni, Ti, Al, Sn, Co, Pd 또는 Pt.로 이루어진다. 금속층(126)은 임의의 적용 가능한 부착 공정에 의해 형성될 수 있다.
금속층(126)이 소스/드레인 구조체(124)의 상부 부분(124a) 위에 형성된 후에, 일부 실시예에 따라 도 1j에 도시된 바와 같이, 금속제층(128)을 형성하도록 어닐링 공정이 수행된다. 더욱 구체적으로는, 어닐링 공정 동안, 금속층(126)의 일부가 소스/드레인 구조체(124)의 상부 부분(124a)과 반응하여, 금속제층(128)이 소스/드레인 구조체(124) 위에 형성된다. 즉, 금속제층(128)은 금속층(126)의 재료와 소스/드레인 구조체(124)의 재료를 반응시켜 형성된다. 따라서, 소스/드레인 구조체(124)의 상부 부분(124a)이 Ge로 이루어지고 금속층(126)이 Ni로 이루어질 때, 결과에 따른 금속제층(128)은 NiGe로 이루어질 것이다. 금속제층(128)의 예시적인 재료는 NiGe, NiSiGe, CoInAs, TiInGaAs, TiGe, Ni2Ge, NiGe2, TiGe2, Ti2Ge, NiInAs, TiInAs, Ni2InAs, Ti2InAs, Co2InAs, NiGaAs, Ni2GaAs, TiGaAs, CoGaAs 또는 그 밖에 유사한 것을 포함하지만 이에 한정되지 않는다.
금속제층(128)이 형성된 후에, 일부 실시예에 따라 도 1k에 도시된 바와 같이, 금속층(126)의 반응되지 않은 부분을 제거하도록 에칭 공정(129)이 수행된다. 일부 실시예에서, 에칭 공정은 대략 20℃ 내지 대략 150℃ 범위의 온도로 수행된다. 일부 실시예에서, 에칭 공정(129)은 에칭 용액을 사용하는 단계를 포함한다.
일부 실시예에서, 에칭 공정에서 사용되는 에칭 용액은 (a) H2SO4, HCl, HF, H3PO4 또는 NH4OH를 포함하는 제1 성분; 및 (b) 프로필렌 카보네이트(PC: propylene carbonate), 에틸렌 카보네이트(EC: ethylene carbonate), 디에틸 카보네이트(DEC: diethyl carbonate), 아세토니트릴(acetonitrile) 또는 그 조합을 포함하는 제2 성분을 포함한다. 일부 실시예에서, 에칭 용액은 H2SO4 및 프로필렌 카보네이트을 포함한다. 에칭 용액은 반응되지 않은 금속층(126)과 금속제층(128)과 소스/드레인 구조체(124)에 관하여 양호한 선택성을 갖는다. 즉, 에칭 용액을 사용함으로써, 반응되지 않은 금속층(126)은 제거되지만 금속제층(128)과 소스/드레인 구조체(124)는 제거되지 않을 것이다. 또한, 에칭 용액은 안전하고 환경 친화적(예를 들어, 친환경적)이며, 용이하게 획득될 수 있다.
일부 실시예에서, 에칭 용액에서의 제2 성분에 대한 제1 성분의 부피비는 대략 0.05:100 내지 대략 1:10의 범위에 있다. 일부 실시예에서, 에칭 공정(129)에서 사용되는 에칭 용액은 0.05 (부피)% 내지 10 (부피)%의 제1 성분과 90 (부피)% 내지 99.5(부피)%의 제2 성분을 갖는다. 에칭 용액이 너무 많은 제1 성분을 함유하면, 에칭 공정(129) 동안의 선택성은 더 나빠질 수 있고, 소스/드레인 구조체는 에칭 공정(129) 동안 부식될 수 있다. 한편, 에칭 용액이 너무 적은 제1 성분을 함유하면, 제1 성분이 더 적어짐에 따라 Ni 에칭률(etching rate)이 감소할 것이다.
일부 실시예에서, 에칭 공정(129)에서 사용되는 에칭 용액은, (a) H2SO4, HCl, HF, H3PO4 또는 NH4OH를 포함하는 제1 성분; (b) 프로필렌 카보네이트(PC), 에틸렌 카보네이트(EC), 디에틸 카보네이트(DEC), 아세토니트릴 또는 그 조합을 포함하는 제2 성분; 및 (c) H2O2 또는 오존을 포함하는 제3 성분을 포함한다.
전술한 바와 같이, 에칭 용액은 반응되지 않은 금속층(126)과 금속제층(128)과 소스/드레인 구조체(124)에 관하여 양호한 선택성을 갖는다. 또한, 에칭 용액이 H2O2와 같은 제3 성분을 더 포함할 때, 일부 실시예에 도 1k에 도시된 바와 같이, 산화막(130)이 소스/드레인 구조체(124)의 측벽 상에 형성된다. 일부 실시예에서, 산화막(130)의 두께는 대략 0.2 nm 내지 대략 2 nm 범위에 있다. 또한, 산화막(130)은 일부 실시예에 따라 반응되지 않은 금속층(126)이 제거된 후에 금속제층(128) 위에도 형성된다.
일부 실시예에서, 에칭 용액에서의 제3 성분에 대한 제1 성분의 부피비는 대략 0.05:0.0001 내지 대략 1:0.1의 범위에 있다. 일부 실시예에서, 에칭 용액에서의 제3 성분에 대한 제2 성분에 대한 제1 성분의 부피비는 대략 0.05:10:0.0001 내지 대략 1:10:0.1의 범위에 있다. 일부 실시예에서, 에칭 용액은 0.05 (부피)% 내지 1 (부피)%의 제1 성분, 89 (부피)% 내지 99.9499 (부피)%의 제2 성분 및 0.0001 (부피)% 내지 0.1 (부피)%의 제3 성분을 포함한다.
에칭 용액이 너무 많은 제3 성분을 함유하면, 금속층(126)과 금속제층(128)에 관하여 선택성이 더 나빠진다. 한편, 에칭 용액이 너무 적은 제3 성분을 함유하면, 산화막(130)이 소스/드레인 구조체(124)의 모든 노출된 표면이 아닌 소스/드레인 구조체(124)의 일부 표면 상에서만 형성될 수 있고, 따라서 소스/드레인 구조체 부식의 위험이 증가할 수 있다.
산화막(130)이 금속제층(128) 위에 형성되는 실시예에서, 일부 실시예에 따라 도 1l에 도시된 바와 같이, 금속제층(128) 위에 형성된 산화막(130)을 제거하도록 클리닝 공정이 수행된다. 일부 실시예에서, 클리닝 공정은 Ar 스퍼터링 공정이다. 일부 실시예에서, 클리닝 공정은 습식 에칭 공정이다. 도 1l에 도시된 바와 같이, 금속제층(128) 위에 형성된 산화막(130)과 소스/드레인 구조체(124)의 하부 부분(124b)의 측벽 상에 형성된 산화막(130)은 모두 일부 실시예에 따라 클리닝 공정에 의해 제거된다. 도 1l에 도시된 바와 같이, 산화막(130)이 제거된 후에 함몰부(dent)(125)가 소스/드레인 구조체(124)의 하부 부분(124b)의 측벽에 형성된다.
그러나, 일부 실시예에서, 금속제층(128) 위에 형성된 산화막(130)은 클리닝 공정에 의해 제거되지만, 소스/드레인 구조체(124)의 하부 부분(124b)의 측벽 상에 형성된 산화막(130)은 제거되지 않는다. 이 경우에, 산화막(130)은 소스/드레인 구조체(124)의 함몰부(125) 내에 남는다.
다음으로, 일부 실시예에 따라 도 1m에 도시된 바와 같이, 기판(102) 위에 소스/드레인 구조체(124)를 형성하도록 중층 유전층(ILD: interlayer dielectric layer)(130)이 형성된다. 중층 유전층(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 테트라에톡시실란(TEOS : tetraethoxysilane), 포스포실리케이트 유리(PSG: phosphosilicate glass), 보로포스포실리케이트 유리(BPSG: borophosphosilicate glass), 로우-k 유전 재료 및/또는 다른 적용 가능한 유전 재료와 같은 복수의 유전 재료로 이루어진 복수의 층을 포함할 수 있다. 로우-k 유전 제로의 예는 불화계 실리카 유리(FSG: fluorinated silica glass), 탄소 도핑된 실리콘 산화물, 비정질 불화계 탄소, 파릴린, bis-벤조사이클로뷰텐(BCB: bis-benzocyclobutene) 또는 폴리이미드를 포함하지만 이에 한정되지 않는다. 중층 유전층(132)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 스핀-온 코팅 또는 다른 적용 가능한 공정에 의해 형성될 수 있다.
중층 유전층(ILD)(132)이 형성된 후에, 일부 실시예에 따라 도 1m에 도시된 바와 같이, 콘택(134)이 중층 유전층(132)을 통해 형성된다. 콘택(134)은 소스/드레인 구조체(124) 위에 중층 유전층(132) 내에 콘택 트렌치를 형성하고, 도전성 재료로 콘택 트렌치를 채워 형성될 수 있다.
일부 실시예에서, 콘택(134)을 만드는데 사용되는 도전성 재료는 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 니켈 규화물(NiS), 코발트 규화물(CoSi), 탄탈룸 탄화물(TaC), 탄탈룸 규화질화물(TaSiN), 탄탈룸 탄화질화물(TaCN), 티타늄 알루미늄화물(TiAl), 티타늄 알루미늄화질화물(TiAlN), 다른 적용 가능한 재료와 같은 또는 이들의 조합을 포함한다. 일부 실시예에서, 콘택(134)은 티타늄 질화물층 위에 형성된 텅스텐과 티타늄 질화물층을 포함한다.
또한, 콘택(134)은 라이너(liner) 및/또는 배리어층(barrier layer)을 더 포함할 수 있다. 예를 들어, 라이너(미도시)는 콘택 트렌치의 측벽 및 하부에 형성될 수 있다. 라이너는, 임의의 다른 적용 가능한 유전체가 대신에 사용될 수 있지만, 테트라에톡시실란(TEOS) 또는 실리콘 질화물일 수 있다. 라이너는, 물리 기상 정착 또는 열 공정(thermal process)과 같은 다른 적용 가능한 공정이 대신에 사용될 수 있지만, 플라즈마 강화 화학 기상 증착(PECVD)을 이용하여 형성될 수 있다. 배리어층(미도시)은 라이너(있는 경우) 위에 형성될 수 있고, 개구부의 측벽 및 하부를 덮을 수 있다. 배리어층은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 플라즈마 강화 CVD(PECVD), 플라즈마 강화 물리 기상 증착(PEPVD: plasma enhanced physical vapor deposition), 원자층 증착(ALD) 또는 임의의 다른 적용 가능한 부착 공정과 같은 공정을 이용하여 형성될 수 있다. 배리어층은, 탈탈룸, 티타늄, 티타늄 질화물 또는 그 밖의 유사한 것과 같은 다른 재료도 역시 사용될 수 있지만, 탄탈룸 질화물로 이루어질 수 있다.
도 2a 내지 2f는 일부 실시예에 따른 반도체 구조체(100b)를 형성하는 다양한 스테이지의 단면도이다. 반도체 구조체(100b)를 형성하는데 사용되는 방법 및 재료는 도 1a 내지 도 1m에 도시된 반도체 구조체(100a)를 형성하는데 사용되는 것과 유사하거나 동일하고, 동일하거나 유사한 방법 및 재료는 여기에서 반복되지 않는다.
더욱 구체적으로는, 도 1a 내지 1h에 도시되고 전술된 방법 및 재료는 반도체 구조체(100b)를 형성하는 데에도 사용될 수 있다. 그러나, 소스/드레인 구조체(124)가 형성된 후(도 1h의 (2)에 도시된 바와 같이)이지만 금속층(126)이 형성되기 전에, 일부 실시예에 따라 도 2a에 도시된 바와 같이, 기판(102) 위에 소스/드레인 구조체(124)를 덮도록 중층 유전층(132)이 형성된다.
또한, 콘택 트렌치(226)가 소스/드레인 구조체(124) 위에 중층 유전층(132) 내에 형성되어, 일부 실시예에 따라 도 2a에 도시된 바와 같이, 소스/드레인 구조체(124)가 콘택 트렌치(226)에 의해 노출된다. 콘택 트렌치(226)는 에칭 공정에 의해 형성될 수 있다.
소스/드레인 구조체(124)를 노출하도록 콘택 트렌치(226)가 형성된 후에, 일부 실시예에 따라 도 2b에 도시된 바와 같이, 소스/드레인 구조체(124) 위에 금속층(126)이 형성된다. 일부 실시예에서, 금속층(126)은 콘택 트렌치(226) 내에 금속 재료를 부착함으로써 형성되고, 따라서, 금속층(126)이 소스/드레인 구조체(124)의 상부 부분(124a) 위에 형성되지만 소스/드레인 구조체(124) 아래에 있는 절연층(112)의 부분 위에는 형성되지 않는다.
금속층(126)이 소스/드레인 구조체(124) 위에 형성된 후에, 도 1j 내지 1l에 도시되고 전술된 것과 유사한 공정이 수행된다. 더욱 구체적으로는, 일부 실시예 따라 도 2c에 도시된 바와 같이, 금속제층(128)을 형성하도록 어닐링 공정이 수행된다.
금속제층(128)이 형성된 후에, 일부 실시예 따라 도 2d에 도시된 바와 같이, 금속층(126)의 반응되지 않은 부분을 제거하도록 에칭 공정(129)이 수행된다. 전술한 바와 같이, 에칭 공정(129)은, 일부 실시예에 따라, H2SO4와 같은 제1 성분, 프로필렌 카보네이트와 같은 제2 성분 및 H2O2와 같은 제3 성분을 포함하는 에칭 용액을 이용하는 단계를 포함한다. 에칭 용액이 제3 성분을 포함할 때, 일부 실시예 따라 도 2d에 도시된 바와 같이, 산화막(130)이 소스/드레인 구조체(124)의 측벽 상에 그리고 금속제층(128) 위에 형성된다.
산화막(130)이 금속제층(128) 위에 형성되는 실시예에서, 일부 실시예 따라 도 2e에 도시된 바와 같이, 금속제층(128) 위에 형성된 산화막(130)을 제거하도록 클리닝 공정이 수행된다. 일부 실시예에서, 클리닝 공정은 Ar 스퍼터링 공정이다. 도 2e에 도시된 바와 같이, 금속제층(128) 위에 형성된 산화막(130)이 클리닝 공정에 의해 제거되더라도, 일부 실시예에 따라 소스/드레인 구조체(124)의 하부 부분(124b)의 측벽 상에 형성된 산화막(130)은 클리닝 공정에 의해 제거되지 않는다.
금속제층(128) 위에 형성된 산화막(130)이 제거된 후에, 일부 실시예 따라 도 2f에 도시된 바와 같이, 콘택 트렌치(226)를 채우도록 도전성 재료가 사용되어, 콘택(134)이 콘택 트렌치(226) 내에 형성된다. 도 2f에 도시된 바와 같이, 일부 실시예 따라, 콘택(134)은 소스/드레인 구조체(124)의 하부 부분(124b)의 측벽 상에 형성된 산화막(130)과 직접 접촉한다.
도 3은 일부 실시예에 따른 반도체 구조체(100c)의 단면도이다. 반도체 구조체(100c)는, 소스/드레인 구조체(124)의 하부 부분(124b)의 측벽 상에 형성된 산화막(130)이 제거된 것을 제외하고는 도 2f에 도시된 반도체 구조체(100b)와 유사하다.
더욱 구체적으로는, 도 2a 내지 2d에 도시되고 전술된 방법 및 재료는 반도체 구조체(100c)를 형성하는 데에도 사용될 수 있다. 그러나, 에칭 공정(129)이 수행된 후에, 금속제층(128) 위에 형성된 산화막(130)과 소스/드레인 구조체(124)의 하부 부분(124b)의 측벽 상에 형성된 산화막(130)을 모두 제거하도록 클리닝 공정이 수행된다. 일부 실시예서, 클리닝 공정은 습식 에칭 공정이다.
도 3에 도시된 바와 같이, 소스/드레인 구조체(124)의 하부 부분(124b)의 측벽 상에 형성된 산화막(130)이 제거되는 실시예에서, 콘택(134)은 소스/드레인 구조체(124)의 하부 부분(124b)과 직접 접촉한다. 또한, 소스/드레인 구조체(124)는 하부 부분(124b)에 함몰부(125)를 갖는다.
도 1a 내지 3에 도시된 반도체 구조체가 핀 전계 효과 트랜지스터(FinFET: fin field effect transistors)이지만, 본 개시 내용의 개념은 한정하는 것으로 의도되지 않는다는 것이 주목되어야 한다. 즉, 에칭 공정(129)과 같은 전술한 방법 및 재료는 평면 금속 산화물 반도체 전계 효과 트랜지스터(planar MOSFET: planar metal-oxide-semiconductor field effect transistor) 또는 나노와이어(nanowire) 전계 효과 트랜지스터를 형성하는 데에도 사용될 수 있다.
도 4는 일부 실시예에 따른 나노와이어 전계 효과 트랜지스터 구조체(400)의 단면도이다. 나노와이어 전계 효과 트랜지스터 구조체(400)는 나노와이어 구조체(410)를 포함하고, 나노와이어 구조체(410)는 소스 구조체(424')와 드레인 구조체(424")를 포함한다. 일부 실시예에서, 드레인 구조체(424")는 도 2f에 도시된 소스/드레인 구조체(124)와 유사한 다이아몬드 형상의 구조체를 가진다. 일부 실시예에서, 소스 구조체(424')와 드레인 구조체(424")는 나노와이어 구조체(410) 내의 융기된(raised) 소스/드레인 구조체이다.
또한, 드레인 구조체(424")는 상부 부분(424"a)과 하부 부분(424"b)을 가진다. 일부 실시예에 따라 금속제층(438)이 드레인 구조체(424")의 상부 부분(424"a) 위에 형성된다. 금속제층(438)은 전술한 금속제층(128)과 동일하거나 유사할 수 있다. 예를 들어, 금속제층(438)도 드레인 구조체(424") 위에 금속층을 형성하고, 금속층을 어닐링하고, 에칭 용액을 이용하여 반응되지 않은 금속층을 제거함으로써 형성될 수 있다. 반응되지 않은 금속층을 제거하는데 사용되는 에칭 용액은 전술한 에칭 공정(129)에 사용되는 것과 동일할 수 있다.
더하여, 일부 실시예에 따라, 산화막(430)이 드레인 구조체(424")의 하부 부분(424"b)의 측벽 위에 형성된다. 산화막(430)은 산화막(130)과 동일하거나 유사할 수 있다.
금속제층(438)이 형성된 후에, 일부 실시예에 따라 도 4에 도시된 바와 같이, 콘택(438)이 드레인 구조체(424") 위의 금속제층(438) 위에 형성된다. 콘택(438)은 전술한 콘택(134)과 동일하거나 유사할 수 있다. 일부 실시예에서, 콘택(438)은 드레인 패드이다.
도 4에 도시된 바와 같이, 나노와이어 전계 효과 트랜지스터 구조체(400)는, 소스 구조체(424')에 인접하게 형성된, 규화물과 같은 소스 금속제층(442) 및 소스 스페이서(440)를 더 포함한다. 또한, 소스 구조체(424')와 드레인 구조체(424") 사이에 위치 설정된 나노와이어 구조체(410)의 채널 영역은 중층(444), 하이 k 유전층(446) 및 금속 게이트 구조체(448)에 의해 둘러싸인다. 드레인 스페이서(450)가 드레인 구조체(424")에 인접하게 형성되고, 게이트 스페이서(452)가 금속 게이트 구조체(448)에 인접하게 형성된다.
도 1a 내지 4가 명확함을 위하여 본 개시 내용의 개념을 더 양호하게 예시하도록 단순화되었다는 것이 주목되어야 한다. 추가 특징이 반도체 구조체(100a 내지100c) 및 나노와이어 전계 효과 트랜지스터 구조체(400)에 추가될 수 있고, 후술되는 특징의 일부는 다른 실시예에서 대체되거나 제거될 수 있다.
전술한 바와 같이, 에칭 공정(129)이 반응되지 않은 금속층(126)을 제거하는데 사용되고, 에칭 공정(129)은 일부 실시예에 따라 에칭 용액을 이용하는 단계를 포함한다. 에칭 공정(129)에 사용되는 에칭 용액은 금속층(126)(예를 들어, Ni층)과 소스/드레인 구조체(124)(예를 들어, Ge 구조체)에 관하여 양호한 선택성을 가진다. 또한, 에칭 용액은 소스/드레인 구조체(124)의 부식을 방지할 수 있다.
더욱 구체적으로는, HCl(aq.)이 전술한 반응되지 않은 금속층을 제거하는데 사용되면, Ge/NiGe 또는 SiGe/NiSiGe와 같은 2개의 이종(dissimilar) 금속 또는 반도체 재료가 노출될 때 전식(galvanic corrosion)이 발생할 수 있다. 그러나, 전술되고 에칭 공정(129)에서 사용되는 에칭 용액은 부식을 방지할 수 있다.
또한, 일부 실시예에 따라 산화막(130)이 형성된다. 산화막(130)은 소스/드레인 구조체(124)를 위한 패시베이션층(passivation layer)으로 간주될 수 있다. 따라서, 소스/드레인 구조체(124)의 하부 부분(124b)에서 보호층을 형성하기 위한 추가 공정은 필요하지 않다.
그러나, GeO2 필름과 같은 산화막은 에칭제로서 사용될 수 있는 대부분의 산성 용액에서 녹는 경향이 있다. 산화막이 산성 용액에서 계속 용해된다면, 소스/드레인 구조체는 부식되거나 손상될 것이다. 따라서, 에칭 공정(129)에서 사용되는 에칭 용액은 수소 결합 네트워크(hydrogen bonding networks) 없이 비양자성(aprotic)이어서, 옥시아니언(oxyanion)인 산화막은 에칭 용엑에서 낮은 용해도를 가질 것이다. 예를 들어, 에칭 용액은 프로필렌 카보네이트(PC)와 같은 상대적으로 많은 양의 제2 성분을 포함하고, 산화막(130)은 그 내에서 낮은 용해도를 가질 것이다. 또한, PC는 Ni2+와 같은 금속 이온을 안정화하고 에칭 용액에서의 분해 반응 생성물의 형성을 방지할 수도 있다.
또한, 에칭 공정(129)은 복잡한 공정을 수행하거나 특이한 화학품을 이용하지 않고 원래 제조 공정 내에서 용이하게 구현될 수 있다. 따라서, 제조 비용은 감소될 수 있다.
반도체 구조체를 형성하는 실시예가 제공된다. 반도체 구조체는 소스/드레인 구조체, 소스/드레인 구조체 위에 형성된 금속제층 및 금속제층 위에 형성된 콘택을 포함한다. 금속층은 소스/드레인 구조체 위에 금속층을 형성하고, 금속층을 어닐링하고, 반응되지 않은 금속층을 제거함으로써 형성된다. 반응되지 않은 금속층은 H2SO4와 같은 제1 성분과 프로필렌 카보네이트와 같은 제2 성분을 포함하는 에칭 용액을 이용하는 에칭 공정에 의해 제거된다. 에칭 용액은 금속층과 소스/드레인 구조체에 관하여 양호한 선택성을 가지며, 소스/드레인 구조체의 부식을 방지할 수 있다.
일부 실시예에서, 반도체 구조체를 제조하는 방법이 제공된다. 반도체 구조체를 제조하는 방법은 기판에 소스/드레인 구조체를 형성하는 단계와 소스/드레인 구조체 위에 금속층을 형성하는 단계를 포함한다. 반도체 구조체를 제조하는 방법은 금속층의 일부가 소스/드레인 구조체와 반응하여 소스/드레인 구조체 상에 금속제층을 형성하도록 어닐링 공정을 수행하는 단계를 더 포함한다. 반도체 구조체를 제조하는 방법은 금속제층 상에서 금속층의 반응되지 않은 부분을 제거하도록 에칭 공정을 수행하는 단계와 금속제층 위에 콘택을 형성하는 단계를 더 포함한다. 또한, 에칭 공정은 에칭 용액을 이용하는 단계를 포함하고, 에칭 용액은, (a) H2SO4, HCl, HF, H3PO4 또는 NH4OH를 포함하는 제1 성분; 및 (b) 프로필렌 카보네이트(PC: propylene carbonate), 에틸렌 카보네이트(EC: ethylene carbonate), 디에틸 카보네이트(DEC: diethyl carbonate), 아세토니트릴(acetonitrile) 또는 그 조합을 포함하는 제2 성분을 포함한다.
일부 실시예에서, 반도체 구조체를 제조하는 방법이 제공된다. 반도체 구조체를 제조하는 방법은, 기판 위에 상부 부분과 하부 부분을 갖는 융기된 소스/드레인 구조체를 형성하는 단계와, 융기된 소스/드레인 구조체의 상부 부분 위에 금속층을 형성하는 단계를 포함한다. 반도체 구조체를 제조하는 방법은 금속층의 일부가 융기된 소스/드레인 구조체의 상부 부분과 반응하여 금속제층을 형성하도록 어닐링 공정을 수행하는 단계를 더 포함한다. 반도체 구조체를 제조하는 방법은 금속제층 상에서 금속층의 반응되지 않은 부분을 제거하도록 에칭 공정을 수행하는 단계와, 금속제층 위에 콘택을 형성하는 단계를 더 포함한다. 또한, 에칭 공정은 에칭 용액을 이용하는 단계를 포함하고, 에칭 용액은, (a) H2SO4, HCl, HF, H3PO4 또는 NH4OH를 포함하는 제1 성분; 및 (b) 프로필렌 카보네이트(PC), 에틸렌 카보네이트(EC), 디에틸 카보네이트(DEC), 아세토니트릴 또는 그 조합을 포함하는 제2 성분을 포함한다.
일부 실시예에서, 반도체 구조체가 제공된다. 반도체 구조체는, 기판과, 기판 위에 형성된 상부 부분과 하부 부분을 갖는 융기된(raised) 소스/드레인 구조체를 포함한다. 반도체 구조체는, 융기된 소스/드레인 구조체의 상부 부분 위에 형성된 금속제층과, 금속제층을 덮는 콘택을 포함한다. 또한, 융기된 소스/드레인 구조체는 하부 부분에 함몰부(dent)를 갖는다.
[예 1]
Si로 이루어진 블랭킷(blanket) 웨이퍼가 제공되었다. 에피택시(epitaxy) 성장 공정에 의해 블랭킷 웨이퍼 위에 Ge 층이 형성되었다. Ge 층이 형성된 후에, Ni 층이 Ge 층 상에 부착되었다. 어닐링 공정이 Ni 층 상에 수행되어 NiGe 층을 형성하였다. 어닐링 공정 후에, 에칭 공정이 수행되어 70℃에서 반응되지 않은 Ni 층을 제거하였다. 에칭 공정은 H2SO4, H2O2 및 프로필렌 카보네이트를 100:1:10000의 부피비로 포함하는 에칭 용액을 이용하는 단계를 포함하였다.
도 5a 내지 5c는 NiGe 층이 형성된 후의 웨이퍼의 SPRES(synchrotron radiation photo emission spectroscopy)이다. 더욱 구체적으로는, 도 5a는 Ge 3d의 결합 에너지(binding energy)를 도시하고, 도 5b는 O 1s의 에너지 손실을 도시하고, 도 5c는 원자가 전자대(valence band)(VB) 스펙트럼을 도시한다. 도 5a에서의 Ge4+ 성분은 GeO2가 Ge 표면에서 성공적으로 형성되었다는 것을 나타낸다. 또한, GeO2의 밴드갭(bandgap)과 GeO2/Ge의 원자가 전자대 오프셋은, 도 5b 및 5c에 도시된 바와 같이, 각각 5.4 eV 및 4.0 eV이었다. 즉, 반응되지 않은 Ni는 성공적으로 제거되었고, 에칭 공정 후에 GeO2가 Ge 층 상에 형성되었다.
[비교예]
Si로 이루어진 블랭킷 웨이퍼가 제공되었다. 에피택시 성장 공정에 의해 블랭킷 웨이퍼 위에 Ge 층이 형성되었다. Ge 층이 형성된 후에, Ni 층이 Ge 층 상에 부착되었다. 어닐링 공정이 Ni 층 상에 수행되어 NiGe 층을 형성하였다. 어닐링 공정 후에, 에칭 공정이 수행되어 70℃에서 반응되지 않은 Ni 층을 제거하였다. 에칭 공정은 H2O에 의해 희석된 1% H2SO4를 포함하는 에칭 용액을 이용하는 단계를 포함하였다.
[예 2]
Si로 이루어진 블랭킷 웨이퍼가 제공되었다. 에피택시 성장 공정에 의해 블랭킷 웨이퍼 위에 Ge 층이 형성되었다. Ge 층이 형성된 후에, Ni 층이 Ge 층 상에 부착되었다. 어닐링 공정이 Ni 층 상에 수행되어 NiGe 층을 형성하였다. 어닐링 공정 후에, 에칭 공정이 수행되어 70℃에서 반응되지 않은 Ni 층을 제거하였다. 에칭 공정은 프로필렌 카보네이트에 의해 희석된 1% H2SO4를 포함하는 에칭 용액을 이용하는 단계를 포함하였다.
도 6a 및 6b는 예 2와 비교예에서의 Ge 및 NiGe의 동전위 분극(potentiodynamic polarization) 곡선을 각각 도시한다. Ag/AgCl이 기준 전극으로서 사용되었다. 도 6a 및 6b에 도시된 바와 같이, 도 2(즉, H2SO4/PC 혼합물)는 0.5 nm보다 적은 억제된 재료 손실을 나타내는 양호하게 억제된 양극 전류(anodic current)를 보여주었다. 한편, 증가된 전류가 비교예(즉, H2SO4/H2O 혼합물)에서 관찰되었다.
또한, 개방 회로 전위(OCP: open circuit potential) 및 OCP + 0.5 V 사이에서의 계산된 재료 손실양은 10 nm보다 많았다. 전류 강하 지점에서, 재료는 완전히 에칭되었다. 따라서, PC를 포함한 예 2의 에칭 용액은 비교예보다 더 나은 에칭 능력을 보여주었다.
전술한 바는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 여기에서 소개된 실시예들의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 획득하기 위하여 다른 공정 및 구조를 설계하거나 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 이러한 균등한 구조가 본 개시 내용의 기술적 사상 및 범위에부터 벗어나지 않고, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 할 수 있다는 것을 이해하여야 한다.

Claims (10)

  1. 반도체 구조체를 제조하기 위한 방법에 있어서,
    기판에 소스/드레인 구조체를 형성하는 단계;
    상기 소스/드레인 구조체 위에 금속층을 형성하는 단계;
    상기 금속층의 일부가 상기 소스/드레인 구조체와 반응하여 상기 소스/드레인 구조체 상에 금속제층을 형성하도록 어닐링 공정을 수행하는 단계;
    상기 금속제층 상에서 상기 금속층의 반응되지 않은 부분을 제거하도록 에칭 공정을 수행하는 단계; 및
    상기 금속제층 위에 콘택(contact)을 형성하는 단계
    를 포함하고,
    상기 에칭 공정은 에칭 용액을 이용하는 단계를 포함하고,
    상기 에칭 용액은,
    (a) H2SO4, HCl, HF, H3PO4 또는 NH4OH를 포함하는 제1 성분; 및
    (b) 프로필렌 카보네이트(PC: propylene carbonate), 에틸렌 카보네이트(EC: ethylene carbonate), 디에틸 카보네이트(DEC: diethyl carbonate), 아세토니트릴(acetonitrile) 또는 그 조합을 포함하는 제2 성분
    을 포함하는, 반도체 구조체를 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 에칭 용액에서의 상기 제2 성분에 대한 상기 제1 성분의 부피비는 0.05:100 내지 1:10의 범위에 있는 것인, 반도체 구조체를 제조하기 위한 방법.
  3. 제1항에 있어서,
    상기 에칭 용액은 (c) H2O2 또는 오존을 포함하는 제3 성분을 더 포함하는 것인, 반도체 구조체를 제조하기 위한 방법.
  4. 제3항에 있어서,
    상기 에칭 용액에서의 상기 제3 성분에 대한 상기 제1 성분의 부피비는 0.05:0.0001 내지 1:0.1의 범위에 있는 것인, 반도체 구조체를 제조하기 위한 방법.
  5. 제3항에 있어서,
    상기 에칭 용액에서의 상기 제3 성분에 대한 상기 제2 성분에 대한 상기 제1 성분의 부피비는 0.05:10:0.0001 내지 1:10:0.1의 범위에 있는 것인, 반도체 구조체를 제조하기 위한 방법.
  6. 제3항에 있어서,
    상기 에칭 공정 후에 상기 소스/드레인 구조체의 측벽 상에 산화막이 형성되는 것인, 반도체 구조체를 제조하기 위한 방법.
  7. 제1항에 있어서,
    상기 소스/드레인 구조체는 상기 기판 위의 핀 구조체 또는 나노와이어 구조체 내에 형성되는 융기된(raised) 소스/드레인 구조체인 것인, 반도체 구조체를 제조하기 위한 방법.
  8. 제1항에 있어서,
    상기 에칭 공정은 20℃ 내지 150℃ 범위의 온도로 수행되는 것인, 반도체 구조체를 제조하기 위한 방법.
  9. 반도체 구조체를 제조하기 위한 방법에 있어서,
    기판 위에 상부 부분과 하부 부분을 갖는 융기된(raised) 소스/드레인 구조체를 형성하는 단계;
    상기 융기된 소스/드레인 구조체의 상기 상부 부분 위에 금속층을 형성하는 단계;
    상기 금속층의 일부가 상기 융기된 소스/드레인 구조체의 상기 상부 부분과 반응하여 금속제층을 형성하도록 어닐링 공정을 수행하는 단계;
    상기 금속제층 상에서 상기 금속층의 반응되지 않은 부분을 제거하도록 에칭 공정을 수행하는 단계; 및
    상기 금속제층 위에 콘택을 형성하는 단계
    를 포함하고,
    상기 에칭 공정은 에칭 용액을 이용하는 단계를 포함하고,
    상기 에칭 용액은,
    (a) H2SO4, HCl, HF, H3PO4 또는 NH4OH를 포함하는 제1 성분; 및
    (b) 프로필렌 카보네이트(PC: propylene carbonate), 에틸렌 카보네이트(EC: ethylene carbonate), 디에틸 카보네이트(DEC: diethyl carbonate), 아세토니트릴(acetonitrile) 또는 그 조합을 포함하는 제2 성분
    을 포함하는, 반도체 구조체를 제조하기 위한 방법.
  10. 반도체 구조체에 있어서,
    기판;
    상기 기판 위에 형성된 상부 부분과 하부 부분을 갖는 융기된(raised) 소스/드레인 구조체;
    상기 융기된 소스/드레인 구조체의 상기 상부 부분 위에 형성된 금속제층;
    상기 금속제층을 덮는 콘택
    을 포함하고,
    상기 융기된 소스/드레인 구조체는 상기 하부 부분에 함몰부(dent)를 갖는, 반도체 구조체.
KR1020150093715A 2014-08-29 2015-06-30 소스/드레인 구조체 위에 콘택을 구비한 반도체 구조체 및 이의 형성 방법 KR101882055B1 (ko)

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US14/525,888 US9385197B2 (en) 2014-08-29 2014-10-28 Semiconductor structure with contact over source/drain structure and method for forming the same
US14/525,888 2014-10-28

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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032912B2 (en) 2014-12-31 2018-07-24 Stmicroelectronics, Inc. Semiconductor integrated structure having an epitaxial SiGe layer extending from silicon-containing regions formed between segments of oxide regions
US9929242B2 (en) * 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9530869B2 (en) * 2015-03-10 2016-12-27 Globalfoundries Inc. Methods of forming embedded source/drain regions on finFET devices
US9548361B1 (en) 2015-06-30 2017-01-17 Stmicroelectronics, Inc. Method of using a sacrificial gate structure to make a metal gate FinFET transistor
US9679899B2 (en) 2015-08-24 2017-06-13 Stmicroelectronics, Inc. Co-integration of tensile silicon and compressive silicon germanium
US9564358B1 (en) * 2015-09-09 2017-02-07 International Business Machines Corporation Forming reliable contacts on tight semiconductor pitch
US9947755B2 (en) * 2015-09-30 2018-04-17 International Business Machines Corporation III-V MOSFET with self-aligned diffusion barrier
US9722079B2 (en) * 2015-10-15 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
US10032884B2 (en) 2015-10-22 2018-07-24 International Business Machines Corporation Unmerged epitaxial process for FinFET devices with aggressive fin pitch scaling
TWI707403B (zh) * 2016-01-06 2020-10-11 聯華電子股份有限公司 半導體元件及其製作方法
CN106952909B (zh) * 2016-01-06 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP6656082B2 (ja) * 2016-05-19 2020-03-04 東京エレクトロン株式会社 酸化膜除去方法および除去装置、ならびにコンタクト形成方法およびコンタクト形成システム
US9870926B1 (en) * 2016-07-28 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9647120B1 (en) 2016-10-19 2017-05-09 International Business Machines Corporation Vertical FET symmetric and asymmetric source/drain formation
WO2018080513A1 (en) 2016-10-28 2018-05-03 Intel Corporation Local interconnect for group iv source/drain regions
US10008497B2 (en) 2016-11-29 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10297690B2 (en) * 2016-12-30 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a contact structure for a FinFET semiconductor device
DE102017124779A1 (de) 2016-12-30 2018-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und ihr Herstellungsverfahren
CN110240906A (zh) * 2018-03-07 2019-09-17 中国科学院苏州纳米技术与纳米仿生研究所 Iii-v族半导体刻蚀液及其制备方法和应用
US10714578B2 (en) * 2018-05-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming recesses in source/drain regions and devices formed thereof
US10982335B2 (en) * 2018-11-15 2021-04-20 Tokyo Electron Limited Wet atomic layer etching using self-limiting and solubility-limited reactions
KR20210042222A (ko) 2019-10-08 2021-04-19 삼성전자주식회사 반도체 소자
US11380768B2 (en) * 2020-05-28 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11515165B2 (en) 2020-06-11 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11915941B2 (en) 2021-02-11 2024-02-27 Tokyo Electron Limited Dynamically adjusted purge timing in wet atomic layer etching
US20220278197A1 (en) * 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN113394269A (zh) * 2021-06-10 2021-09-14 上海集成电路制造创新中心有限公司 源漏接触金属的工艺方法、器件及其制备方法
US11802342B2 (en) 2021-10-19 2023-10-31 Tokyo Electron Limited Methods for wet atomic layer etching of ruthenium
US11866831B2 (en) 2021-11-09 2024-01-09 Tokyo Electron Limited Methods for wet atomic layer etching of copper

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562726B1 (en) * 1999-06-29 2003-05-13 Micron Technology, Inc. Acid blend for removing etch residue
US20080224238A1 (en) * 2007-03-13 2008-09-18 International Business Machines Corporation ADVANCED HIGH-k GATE STACK PATTERNING AND STRUCTURE CONTAINING A PATTERNED HIGH-k GATE STACK
KR101220522B1 (ko) * 2010-08-23 2013-01-18 한국표준과학연구원 다공성 다층 금속박막을 이용한 실리콘 나노선 어레이 제조방법
KR20140095297A (ko) * 2013-01-24 2014-08-01 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204791A (ja) * 1997-11-17 1999-07-30 Toshiba Corp 半導体装置及びその製造方法
WO2005019499A1 (ja) 2003-08-20 2005-03-03 Daikin Industries, Ltd. 金属変質層の除去液及び金属変質層の除去方法
US6972253B2 (en) 2003-09-09 2005-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dielectric barrier layer in damascene structure
JP5015533B2 (ja) * 2006-09-22 2012-08-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8278191B2 (en) * 2009-03-31 2012-10-02 Georgia Tech Research Corporation Methods and systems for metal-assisted chemical etching of substrates
US8241971B2 (en) * 2009-09-17 2012-08-14 International Business Machines Corporation MOSFET with a nanowire channel and fully silicided (FUSI) wrapped around gate
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8362575B2 (en) * 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
JP5255009B2 (ja) 2010-02-26 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US8263451B2 (en) 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US8609495B2 (en) 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8421159B2 (en) 2010-08-02 2013-04-16 International Business Machines Corporation Raised source/drain field effect transistor
US8389397B2 (en) 2010-09-14 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing UBM undercut in metal bump structures
US8524570B2 (en) 2010-09-27 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for improving gate contact
JP5279807B2 (ja) 2010-12-08 2013-09-04 株式会社東芝 半導体装置およびその製造方法
CN102832126A (zh) * 2011-06-13 2012-12-19 中国科学院微电子研究所 一种半导体结构及其制造方法
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8975672B2 (en) * 2011-11-09 2015-03-10 United Microelectronics Corp. Metal oxide semiconductor transistor and manufacturing method thereof
KR101560112B1 (ko) 2011-12-20 2015-10-13 인텔 코포레이션 콘택 저항의 감소를 위한 자가-정렬된 콘택 금속화
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8866195B2 (en) 2012-07-06 2014-10-21 Taiwan Semiconductor Manufacturing Co., Ltd. III-V compound semiconductor device having metal contacts and method of making the same
US9136383B2 (en) 2012-08-09 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
CN103915483B (zh) * 2012-12-28 2019-06-14 瑞萨电子株式会社 具有被改造以减少漏电流的沟道芯部的场效应晶体管及制作方法
US9859429B2 (en) 2013-01-14 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9006071B2 (en) * 2013-03-27 2015-04-14 International Business Machines Corporation Thin channel MOSFET with silicide local interconnect
KR20150000546A (ko) * 2013-06-24 2015-01-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9093298B2 (en) 2013-08-22 2015-07-28 Texas Instruments Incorporated Silicide formation due to improved SiGe faceting
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9177805B2 (en) * 2014-01-28 2015-11-03 GlobalFoundries, Inc. Integrated circuits with metal-insulator-semiconductor (MIS) contact structures and methods for fabricating same
US9490129B2 (en) * 2014-05-08 2016-11-08 GlobalFoundries, Inc. Integrated circuits having improved gate structures and methods for fabricating same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562726B1 (en) * 1999-06-29 2003-05-13 Micron Technology, Inc. Acid blend for removing etch residue
US20080224238A1 (en) * 2007-03-13 2008-09-18 International Business Machines Corporation ADVANCED HIGH-k GATE STACK PATTERNING AND STRUCTURE CONTAINING A PATTERNED HIGH-k GATE STACK
KR101220522B1 (ko) * 2010-08-23 2013-01-18 한국표준과학연구원 다공성 다층 금속박막을 이용한 실리콘 나노선 어레이 제조방법
KR20140095297A (ko) * 2013-01-24 2014-08-01 삼성전자주식회사 반도체 장치 및 그 제조 방법

Also Published As

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