TWI613731B - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法 Download PDF

Info

Publication number
TWI613731B
TWI613731B TW104128301A TW104128301A TWI613731B TW I613731 B TWI613731 B TW I613731B TW 104128301 A TW104128301 A TW 104128301A TW 104128301 A TW104128301 A TW 104128301A TW I613731 B TWI613731 B TW I613731B
Authority
TW
Taiwan
Prior art keywords
source
forming
layer
drain structure
etching
Prior art date
Application number
TW104128301A
Other languages
English (en)
Other versions
TW201608640A (zh
Inventor
安德魯 約瑟夫 凱利
鬼木悠丞
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201608640A publication Critical patent/TW201608640A/zh
Application granted granted Critical
Publication of TWI613731B publication Critical patent/TWI613731B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • H01L29/0676Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41791Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66439Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/775Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • H01L29/068Nanowires or nanotubes comprising a junction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供一種半導體裝置結構及其形成方法。上述半導體結構的形成方法包括在基板上形成源極/汲極結構,並在源極/汲極結構上形成金屬層。上述半導體結構的形成方法更包括進行回火製程使金屬層的一部份與源極/汲極結構反應以在源極/汲極結構上形成金屬化層。更包括進行蝕刻製程以移除該金屬化層上的金屬層之未反應的部分,且在金屬化層上形成接觸插塞。此外,蝕刻製程包括使用蝕刻溶劑,且該蝕刻溶劑包括(a)第一成分,H2SO4、HCl、HF、H3PO4或氨NH4OH;以及(b)第二成分,包括碳酸丙烯酯、乙烯碳酸酯、碳酸二乙酯、乙腈或前述之組合。

Description

半導體結構及其形成方法
本發明係有關於一種半導體結構及其形成方法,且特別是有關於一種具源極/汲極結構的半導體結構及其形成方法。
半導體裝置應用於各種電子裝置,例如個人電腦、手機、數位相機等各式電子儀器。半導體裝置的形成通常包括在半導體基板上依序沉積絕緣層或介電層、導電層及半導體層材料,並利用微影圖案化各種材料層,以在基板上形成電路元件。
提升裝置表現的方法之一為藉由縮小在給定晶片上的裝置尺寸,以提高電路的積體程度。此係藉由在給定晶片上微型化或縮小裝置尺寸。在進行晶片尺寸的縮小上,容忍度扮演了重要的角色。
然而,雖然現有的半導體製程已可達到部分應用上的需求,但隨著元件尺寸的縮小,其表現仍未在所有層面上令人滿意。
在一些實施例中,提供一種半導體結構的形成方法。上述半導體結構的形成方法包括在一基板上形成一源極/ 汲極結構,並在該源極/汲極結構上形成一金屬層。上述半導體結構的形成方法更包括進行一回火製程使該金屬層的一部份與該源極/汲極結構反應以在該源極/汲極結構上形成一金屬化層。上述半導體結構的形成方法更包括進行一蝕刻製程以移除該金屬化層上的該金屬層之未反應的部分,且在該金屬化層上形成一接觸插塞。此外,蝕刻製程包括使用蝕刻溶劑,且該蝕刻溶劑包括(a)第一成分,包括硫酸(H2SO4)、鹽酸(HCl)、氫氟酸(HF)、磷酸(H3PO4)或氨水(NH4OH);以及(b)第二成分,包括碳酸丙烯酯(propylene carbonate)、乙烯碳酸酯(ethylene carbonate)、碳酸二乙酯(diethyl carbonate)、乙腈(acetonitrile)或前述之組合。
在一些實施例中,提供一種半導體結構的形成方法。上述半導體結構的形成方法包括在一基板上形成具有一頂部分及一底部分的一突起的源極/汲極結構。上述半導體結構的形成方法更包括在該突起的源極/汲極結構的該頂部分上形成一金屬層,且進行一回火製程使得該金屬層的一部分與該突起的源極/汲極結構的該頂部分反應以形成一金屬化層。上述半導體結構的形成方法更包括進行一蝕刻製程以移除該金屬化層上的該金屬層之未反應的部分,且在該金屬化層上形成一接觸插塞。此外,該蝕刻製程包括使用一蝕刻溶劑,且該蝕刻溶劑包括:(a)一第一成分,包括硫酸(H2SO4)、鹽酸(HCl)、氫氟酸(HF)、磷酸(H3PO4)或氨水(NH4OH);以及(b)一第二成分,包括碳酸丙烯酯(propylene carbonate)、乙烯碳酸酯(ethylene carbonate)、碳酸二乙酯(diethyl carbonate)、乙腈(acetonitrile) 或前述之組合。
在一些實施例中,提供一種半導體結構。上述半導體結構包括基板以及突起的源極/汲極結構,其具有一頂部分及一底部分形成在該基板上。上述半導體結構更包括金屬化層,形成在該突起的源極/汲極結構的該頂部分上,以及金屬插塞,覆蓋該金屬化層。此外,在該突起的源極/汲極結構的該底部分具有一凹陷。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂,下文特舉出較佳實施例,並配合所附圖式,作詳細說明如下:
100a、100b、100c‧‧‧半導體結構
102‧‧‧基板
104‧‧‧介電層
106‧‧‧罩幕層
108‧‧‧感光層
110‧‧‧鰭狀結構
112‧‧‧絕緣層
114‧‧‧閘極結構
116‧‧‧閘極介電層
118‧‧‧閘極電極層
120‧‧‧密封層
122‧‧‧凹槽
124‧‧‧源極/汲極結構
124a、424”a‧‧‧頂部分
124b、424”b‧‧‧底部分
126‧‧‧金屬層
128、428‧‧‧金屬化層
129‧‧‧蝕刻製程
125‧‧‧凹陷
130、430‧‧‧氧化物膜
132‧‧‧層間介電層
134、438‧‧‧接觸插塞
226‧‧‧接觸插塞溝槽
400‧‧‧奈米柱場效電晶體結構
410‧‧‧奈米柱結構
424’‧‧‧源極結構
424"‧‧‧汲極結構
440‧‧‧源極間隙物
442‧‧‧源極金屬化層
444‧‧‧中間層
446‧‧‧高介電常數介電層
448‧‧‧金屬閘極結構
450‧‧‧汲極間隙物
452‧‧‧閘極間隙物
第1A-1至1M為在一些實施例中形成半導體結構的各階段立體圖及剖面圖。
第2A至2F圖顯示在一些實施例中形成半導體結構100b的各階段剖面圖。
第3圖顯示在一些實施例中的半導體結構的剖面圖。
第4圖為在一些實施例中奈米柱場效電晶體結構的剖面圖。
第5A至5C圖為在晶圓上形成鎳鍺層之後的同步輻射光電子能譜。
第6A及6B圖分別顯示在實施例2及比較例中鍺及鎳鍺的動電位極化曲線(potentiodynamic polarization curves)。
以下描述本揭露的實施例的利用及製造。然而,應了解的是,上述實施例可用於各種廣泛的特定內容。所描述特定的實施例僅用以說明,但並不用以限定本揭露之範圍。
應了解以下揭露了應用於本揭露的不同元件的許多不同的實施例或例子。以下所描述的元件及排列的特定例子僅用於簡化本揭露。這些例子當然只是例子,而非以此為限。此外,在第二製程之前進行第一製程這樣的描述中,可包括在第一製程之後緊接著進行第二製程這樣的實施例,也可包括在第一及第二製程之間進行額外的製程的實施例。為了簡化即清楚,各種元件可任意繪製為不同尺寸。此外,形成第一元件在第二元件上或之上的描述,可包括第一及第二元件直接接觸或間接接觸的實施例。
描述一些不同的實施例。在各種視圖及說明的實施例中,利用類似的元件符號標示類似的元件。應了解的是,在此方法的其他實施例中,可在方法之前、之中及之後提供額外的操作,且所描述的一些操作可取代或省略。
在本揭露一些實施例中提供一種半導體結構及其形成方法。半導體結構包括源極/汲極結構,且金屬化層(metallic layer)形成在源極/汲極結構上。可藉由在源極/汲極結構上形成金屬層、回火金屬層以使其與源極/汲極結構反應以及移除未反應的金屬層以形成金屬化層。此外,可利用蝕刻製程移除未反應的金屬層而不會損害源極/汲極結構。
第1A-1至1M圖為在一些實施例中形成半導體結構100a的各階段立體圖及剖面圖。更詳細而言,第1A-1圖為在一 些實施例中,製作半導體結構100a的一個階段的立體圖,而第1A-2圖為在一些實施例中,在第1A-1圖中的半導體結構100a沿著線a-a’的剖面圖。
如第1A-1圖及第1A-2圖所示,在一些實施例中,接收基板102。基板102可為半導體晶圓,例如為矽晶圓。基板102或者或額外可包括元素半導體材料(elementary semiconductor materials)、化合物半導體材料(compound semiconductor materials)、及/或合金半導體材料(alloy semiconductor materials)。元素半導體材料例如為結晶矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、鍺、及/或鑽石,但並非以此為限。化合物半導體材料例如為碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium arnimonide),但並非以此為限。合金半導體材料例如為矽鍺(SiGe)、鎵砷磷(GaAsP)、鋁銦砷(AlInAs)、鋁鎵砷(AlGaAs)、鎵銦砷(GaInAs)、鎵銦磷(GaInP)、及/或鎵銦砷磷(GaInAsP),但並非以此為限。
此外,基板102可包括其他結構如摻雜區、層間介電層、導體元件及/或隔離結構。此外,基板102可更包括單一或多種材料層以進行圖案化。例如,材料層可包括矽層、介電層及/或摻雜多晶矽層。
在一些實施例中,在基板102上形成介電層104及罩幕層106,且在罩幕層106上形成感光層108,如第1A-1及1A-2 圖所示。介電層104可作為基板102及罩幕層106之間的接合層。此外,介電層104也可作為在蝕刻罩幕層106時的蝕刻停止層。在一些實施例中,以氧化矽形成介電層104。可利用熱氧化製程形成介電層104,但在一些其他實施例中也可用其他沉積製程。
罩幕層106可在後續光微影製程中用作為硬罩幕。在一些實施例中,以氮化矽形成罩幕層106。罩幕層106的形成可利用低壓化學氣相沉積或電漿強化化學氣相沉積,但在一些其他實施例中也可利用其他的沉積製程。
接著,在一些實施例中,藉由透過感光層108依序蝕刻罩幕層106、介電層104及基板102以形成鰭狀結構110,如第1B-1及1B-2圖。而後移除感光層108。
在一些實施例中,在移除感光層108之後,在基板102上形成絕緣層112以覆蓋鰭狀結構110,如第1C-1及1C-2圖所示。在一些實施例中,利用氧化矽、氮化矽、氮氧化矽、氟矽玻璃(FSG)、或其他低介電常數介電材料形成絕緣層112。可利用高密度電漿化學氣相沉積製程形成絕緣層112,但在其他實施例中也可利用其他沉積製程。
在一些實施例中,在形成絕緣層112之後,進行化學機械研磨製程以暴露出鰭狀結構110的頂表面,如第1D-1及1D-2圖所示。如第1D-1圖所示,移除罩幕層106及介電層104。
接著,在一些實施例中,凹陷絕緣層112以暴露出鰭狀結構110的頂部分,如第1E-1及1E-2圖所示。可利用濕蝕刻製程或乾蝕刻製程凹陷絕緣層112。
而後,在一些實施例中,在鰭狀結構119上形成閘極結構114,如第1F-1及1F-2圖所示。如第1F-1圖所示,閘極結構114形成跨過鰭狀結構並延伸至絕緣層112上。在一些實施例中,閘極結構114包括閘極介電層116及閘極電極層118。
在一些實施例中,以高介電常數材料形成閘極介電層116,例如金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物或金屬的氮氧化物。高介電常數介電材料例如包括氧化鉿(hafnium oxide;HfO2)、氧化矽鉿(hafnium silicon oxide;HfSiO)、氮氧化矽鉿(hafnium silicon oxynitride;HfSiON)、氧化鉭鉿(hafnium tantalum oxide;HfTaO)、氧化鈦鉿(hafnium titanium oxide;HfTiO)、氧化鋯鉿(hafnium zirconium oxide;HfZrO)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、氧化鋯(zirconium oxide)、氧化鈦(titanium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-氧化鋁(hafnium dioxide-alumina;HfO2-Al2O3)合金、或其他適合的介電材料,但並非以此為限。
閘極電極層118形成在閘極介電層116上。閘極電極層118可包括單層或多層結構。在一些實施例中,以多晶矽形成閘極電極層118。在一些實施例中,閘極電極層118包括功函數金屬層及金屬閘極電極層。可調整功函數金屬層以達到適當的功函數。例如,如欲得到P型金氧半(PMOS)裝置的P型功函數金屬(P-metal),可利用P型金屬材料。P型功函數金屬例如包括氮化鈦(TiN)、氮化鎢(WN)、鎢、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、導體金屬氧化物及/或其他適用的材料,但並 非以此為限。
相對的,如欲得到N型金氧半(NMOS)裝置的N型功函數金屬(N-metal),可利用N型金屬材料。N型功函數金屬例如包括鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮碳化鉭(TaCN)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化物(aluminide)及/或其他適合的材料。
金屬閘極電極層可形成在功函數金屬層上,且以導體材料形成,例如鋁、銅、鎢、鈦、鉭、氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)、矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、碳化鉭(TaC)、氮矽化鉭(TaSiN)、氮碳化鉭(TaCN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、或其他適合的材料。
形成閘極結構114的製程可包括沉積、光微影圖案化及蝕刻製程。沉積製程科包括化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(high density plasma CVD;HDPCVD)、金屬有機化學氣相沉積(metal organic CVD;MOCVD)、或電漿強化化學氣相沉積(plasma enhanced CVD;PECVD)。光微影圖案化製程可包括光阻塗佈(例如:旋轉塗佈)、軟烤、罩幕對準、曝光、曝光後烤(post-exposure baking)、光阻顯影、清洗、乾燥(例如:硬烤)、及/或其他適合的製程。蝕刻製程可包括乾蝕刻、濕蝕刻、及/或其他蝕刻方法(例如:反應性離子蝕刻(reactive ion etching))。
在一些實施例中,在閘極結構114的側壁上形成密 封層(sealing layer)120,如第1F-1圖所示。密封層120可保護閘極結構114使其不受後續製程的損害或氧化。在一些實施例中,形成密封層120的材料包括氮化矽、氧化矽、氮氧化矽、碳化矽、或其他適合的介電材料。密封層120可包括單一層或多層。
在一些實施例中,在形成閘極結構114之後,蝕刻鰭狀結構110靠近閘極結構114的部份以形成凹槽122,如第1G-1及1G-2圖所示。如第1G-1圖所示,在蝕刻鰭狀結構110時,閘極結構114及密封層120被用作硬罩幕。因此,凹槽122形成在鰭狀結構110中鄰近閘極結構114的部分。
在一些實施例中,在形成凹槽122之後,在基板102上的鰭狀結構110的凹槽122中形成源極/汲極結構124,如第1H-1及1H-2圖所示。在一些實施例中,源極/汲極結構124為在基板102上具有鑽石狀結構的突出的源極/汲極結構。如第1H-2圖所示,在一些實施例中,源極/汲極結構124具有在基板102上的頂部分124a及底部分124b。
在一些實施例中,源極/汲極結構124的形成係利用磊晶成長製程在鰭狀結構110的凹槽122中成長應力材料。此外,應力才得晶格常數可與基板102的晶格常數不同。在一些實施例中,源極/汲極結構124包括鍺、矽鍺、銦砷、銦鎵砷、銦銻、鎵砷、鎵銻、銦鋁磷、銦磷或前述之組合。
在一些實施例中,在形成源極/汲極結構124之後,形成金屬層126以覆蓋在源極/汲極結構124上,如第1I圖所示。如第1I圖所示,金屬層126形成在源極/汲極結構124的頂部分 124a上。在一些實施例中,利用鎳、鈦、鋁、錫、鈷、鈀或鉑形成金屬層126。可利用任何適當的沉積製程形成金屬層126。
在一些實施例中,在源極/汲極結構124的頂部分124a上形成金屬層126之後,進行回火製程以形成金屬化層128,如第1J圖所示。更詳細而言,在回火製程中,金屬層126的一部分與源極/汲極結構124的頂部分124a反應,使得金屬化層128形成在源極/汲極結構124上。亦即,藉由金屬層126的材料及源極/汲極結構124的材料之間的反應形成金屬化層128。因此,當以鍺形成源極/汲極結構124的頂部分124a並以鎳形成金屬層126時,所產生的金屬化層128將為鎳鍺。金屬化層128的例子包括NiGe、NiSiGe、CoInAs、TiInGaAs、TiGe、Ni2Ge、NiGe2、TiGe2、Ti2Ge、NiInAs、TiInAs、Ni2InAs、Ti2InAs、Co2InAs、NiGaAs、Ni2GaAs、TiGaAs、CoGaAs等,但並非以此為限。
在一些實施例中,在形成金屬化層128之後,進行蝕刻製程129以移除金屬層126未反應的部分,如第1K圖所示。在一些實施例中,進行蝕刻製程的溫度介於約20度(℃)至約150度。在一些實施例中,蝕刻製程129包括使用蝕刻溶劑。
在一些實施例中,在蝕刻製程129中使用的蝕刻溶劑包括(a)第一成分,包括硫酸(H2SO4)、鹽酸(HCl)、氫氟酸(HF)、磷酸(H3PO4)或氨水(NH4OH);以及(b)第二成分,包括碳酸丙烯酯(propylene carbonate)、乙烯碳酸酯(ethylene carbonate)、碳酸二乙酯(diethyl carbonate)、乙腈(acetonitrile)或前述之組合。在一些實施例中,蝕刻溶劑包括硫酸及碳酸丙 烯酯。蝕刻溶劑對未反應的金屬層126及金屬化層128及源極/汲極結構124具有良好的蝕刻選擇性。亦即,藉由利用上述蝕刻溶劑,可移除未反應的金屬層126,但不會移除金屬化層128及源極/汲極結構124。此外,上述蝕刻溶劑為安全且環保的,且容易取得。
在一些實施例中,在上述蝕刻溶劑中第一成分對第二成分的體積比介於約0.05:100至約1:10。在一些實施例中,在蝕刻製程129中所用的蝕刻溶劑包括0.05(vol)%至10(vol)%的第一成分及90(vol)%至99.5(vol)%的第二成分。若蝕刻溶劑中的第一成分含量太高時,在蝕刻製程129中的蝕刻選擇性可能會變差,使得源極/汲極結構可能在蝕刻製程129中被腐蝕。另一方面,若蝕刻溶劑中所含的第一成分太少時,金屬層(如:鎳)的蝕刻速率可能會降低。
在一些實施例中,在蝕刻製程129中所使用的蝕刻溶劑包括(a)第一成分,包括硫酸(H2SO4)、鹽酸(HCl)、氫氟酸(HF)、磷酸(H3PO4)或氨水(NH4OH);(b)第二成分,包括碳酸丙烯酯(propylene carbonate)、乙烯碳酸酯(ethylene carbonate)、碳酸二乙酯(diethyl carbonate)、乙腈(acetonitrile)或前述之組合;以及(c)第三成分,包括過氧化氫(H2O2)或臭氧。
如前述,上述蝕刻溶劑對未反應的金屬層126、金屬化層128及源極/汲極結構124具有良好的蝕刻選擇性。此外,在一些實施例中,當蝕刻溶劑中更包括第三成分(如過氧化氫)時,會在源極/汲極結構124的側壁上形成氧化物膜130,如第1K圖所示。在一些實施例中,氧化物膜130的厚度可介於 約0.2nm至約2nm。此外,在一些實施例中,在移除未反應的金屬層126之後,氧化物膜130也可形成在金屬化層128上。
在一些實施例中,在蝕刻溶劑中第一成分對第三成分的體積比介於約0.05:0.0001至約1:0.1。在一些實施例中,在蝕刻溶劑中第一成分對第二成分對第三成分的體積比介於約0.01:10:0.0001至約1:10:0.1。在一些實施例中,蝕刻溶劑包括0.05(vol)%至1(vol)%的第一成分、89(vol)%至99.9499(vol)%的第二成分以及0.0001(vol)%至0.1(vol)%的第三成分。
若蝕刻溶劑中含有太多的第三成分,其對金屬層126及金屬化層128的蝕刻選擇性可能會變差。另一方面,若蝕刻溶劑中的第三成分太少,氧化物膜130可能僅形成於源極/汲極結構124的一些表面上,但並未形成於源極/汲極結構124所有暴露出來的表面上,因此可能提高源極/汲極結構124被腐蝕的風險。
在具有氧化物膜130形成在金屬化層128的一些實施例中,進行清潔製程以移除形成在金屬化層128上的氧化物膜130,如第1L圖所示。在一些實施例中,清潔製程為氬氣的濺射(spluttering)製程。在一些實施例中,清潔製程為濕蝕刻製程。如第1L圖所示,在一些實施例中,形成在金屬化層128上的氧化物膜130及形成在源極/汲極結構124的底部分124b的側壁上的氧化物膜130結被清潔製程所移除。如第1L圖所示,在移除氧化物膜130之後,在源極/汲極結構124的底部分124b的側壁上形成有凹陷125。
然而,應注意的是,在一些其他實施例中,利用 清潔製程移除形成在金屬化層128上的氧化物膜130,但形成在源極/汲極結構124的底部分124b的側壁上的氧化物膜130並未被移除。在這樣的實施例中,氧化物膜130被留在源極/汲極結構124的凹陷125中。
接著,在一些實施例中,在基板102上形成層間介電層132以覆蓋源極/汲極結構124,如第1M圖所示。層間介電層132可包括多種介電材料形成的多層結構,例如氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass;PSG)、硼磷矽玻璃(borophosphosilicate glass;BPSG)、低介電材料、或其他適用的介電材料。低介電材料例如包括氟矽玻璃(Fluorinated Silicate Glass;FSG)、碳摻雜氧化矽(carbon doped silicon oxide)、非晶氟化碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、苯環丁烯(bis-benzocyclobutenes;BCB)、或聚乙醯胺(polyimide),但並非以此為限。層間介電層132的形成可利用化學氣相沉積、物理氣象沉積、原子層沉積、旋轉塗佈、或其他適合的製程。
在一些實施例中,在形成層間介電層132之後,形成接觸插塞134穿過層間介電層132,如第1M圖所示。接觸拆塞134的形成可包括在層間介電層132中在源極/汲極結構124上形成接觸插塞溝槽,並在接觸插塞溝槽中填入導體材料。
在一些實施例中,用以形成接觸插塞134的導體材料包括鋁、銅、鎢、鈦、鉭、氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)、矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、碳化鉭(TaC)、氮矽化鉭(TaSiN)、氮碳化鉭(TaCN)、 鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、其他適合的導體材料、或前述之組合。在一些實施例中,接觸插塞134包括氮化鈦層及形成在氮化鈦層上的鎢。
此外,接觸插塞134可更包括襯層(圖中未顯示)及/或阻障層。例如,可在接觸插塞溝槽的側壁及底部形成襯層。襯層可為氧化矽或氮化矽,但也可為其他任何適用的介電材料。襯層的形成可利用電漿強化化學氣相沉積(PECVD)製程,但也可利用其他製程,如物理氣相沉積或熱製程。阻障層可形成於襯層上(若形成有襯層時),且可在溝槽的側壁及底部。阻障層的形成可利用如化學氣相沉積製程、物理氣相沉積製程、電漿強化化學氣相沉積製程、電漿強化物理氣相沉積製程、原子層沉積製程或其他任何適用的沉積製程。可以氮化鉭形成阻障層,但也可利用其他材料形成,如鉭、鈦、氮化鈦等。
第2A至2F圖顯示在一些實施例中形成半導體結構100b的各階段剖面圖。形成半導體結構100b的方法及材料可類似於,或相等於,在第1A-1至1M圖所示形成半導體結構100a的方法及材料,相同或相似的方法或材料在此不重述。
更詳細而言,第1A-1至1H-2圖所示及描述的方法及材料也可用於形成半導體結構100b。然而,在一些實施例中,在形成源極/汲極結構124之後(如第1H-2圖所示)但在形成金屬層126之前,在基板102上形成層間介電層132以覆蓋源極/汲極結構124,如第2A圖所示。
此外,在一些實施例中,在源極/汲極結構124上層間介電層132中形成接觸插塞溝槽226,使得源極/汲極結構124 被接觸插塞溝槽226所暴露出來,如第2A圖所示。可利用蝕刻製程形成接觸插塞溝槽226。
在一些實施例中,在形成接觸插塞溝槽226以暴露出源極/汲極結構124之後,在源極/汲極結構124上形成金屬層126,如第2B圖所示。在一些實施例中,金屬層126的形成包括在接觸插塞溝槽226中沉積金屬材料,因此金屬層126形成在源極/汲極結構124的頂部分124a上,但並未形成在絕緣層112位於源極/汲極結構124下方的部分上。
在源極/汲極結構124上形成金屬層126之後,進行類似第1J至1L圖所示製程(如前述)。更詳細而言,在一些實施例中,進行回火製程以形成金屬化層128,如第2C圖所示。
在形成金屬化層128之後,在一些實施例中,進行蝕刻製程129以移除金屬層126未反應的部分,如第2D圖所示。如前述,在一些實施例中,蝕刻製程包括利用蝕刻溶劑,此蝕刻溶劑包括第一成分(如:硫酸)、第二成分(如:碳酸丙烯酯)以及第三成分(如:過氧化氫)。在一些實施例中,當蝕刻溶劑包括第三成分時,會在源極/汲極結構124的側壁上及金屬化層128上形成氧化物膜130,如第2D圖所示。
在一些實施例中,在氧化物膜130形成在金屬化層128上的實施例中,進行清潔製程以移除形成在金屬化層128上的氧化物膜130,如第2E圖所示。在一些實施例中,清潔製程為氬氣濺射製程。如第2E圖所示,在一些實施例中,雖然藉由清潔製程移除形成在金屬化層128上的氧化物膜130,但形成在源極/汲極結構124的底部分124b的側壁上的氧化物膜130並未 被清潔製程移除。
在一些實施例中,在移除金屬化層128上的氧化物膜130之後,利用導體材料填入接觸插塞溝槽226,以在接觸插塞溝槽226中形成接觸插塞134,如第2F圖所示。如第2F圖所示,在一些實施例中,接觸插塞134與形成在源極/汲極結構124的底部分124b的側壁上的氧化物膜130直接接觸。
第3圖顯示在一些實施例中的半導體結構100c的剖面圖。半導體結構100c除了在源極/汲極結構124的底部分124b的側壁上所形成的氧化物膜130被一除了之外,其餘皆類似於第2F圖所示的半導體結構100b。
更詳細而言,第2A至2D圖所示及所描述的方法及材料也可用以形成半導體結構100c。然而,在進行蝕刻製程129之後,進行清潔製程以移除形成在金屬化層128上的氧化物膜,並移除形成在源極/汲極結構124的底部分124b的側壁上的氧化物膜130。在一些實施例中,上述清潔製程為濕蝕刻製程。
如第3圖所示,在源極/汲極結構124的底部分124b的側壁上的氧化物膜130被移除的實施例中,接觸插塞134與源極/汲極結構124的底部分124b直接接觸。此外,源極/汲極結構124的底部分124b具有凹陷125。
應注意的是,雖然第1A至3圖所示半導體結構為鰭式場效電晶體,本揭露之概念並非以此為限。亦即,上述方法及材料亦可用以形成平面金氧半場效電晶體(planar metal-oxide semiconductor field effect transistor)或奈米柱場效電晶體。
第4圖為在一些實施例中奈米柱場效電晶體結構400的剖面圖。奈米柱場效電晶體結構400包括奈米柱結構410,且奈米柱結構410包括源極結構424’及汲極結構424”。在一些實施例中,汲極結構424”具有類似於第2F圖所示的源極/汲極結構124的鑽石狀結構。在一些實施例中,源極結構424’及汲極結構424”為在奈米柱結構410中的突起的源極/汲極結構。
此外,汲極結構424”具有頂部分424”a及底部分424”b。在一些實施例中,金屬化層428形成在汲極結構424”的頂部分424”a上。金屬化層428可相同於,或類似於,前述之金屬化層138。例如,也可藉由在汲極結構424”上形成金屬層、對金屬層進行回火、利用蝕刻溶劑移除為反應的金屬層,以形成金屬化層428。用來移除未反應的金屬層的蝕刻溶劑也可與前述用於蝕刻製程129的蝕刻溶劑相同。
此外,在一些實施例中,在汲極結構424”的底部分424”b的側壁上形成氧化物膜430。氧化物膜430可與氧化物膜130相同或相似。
在一些實施例中,在形成金屬化層428之後,在汲極結構424”上的金屬化層428上形成接觸插塞438,如第4圖所示。接觸插塞438可與前述接觸插塞134相同或相似。在一些實施例中,接觸插塞438為汲極墊(drain pad)。
如第4圖所示,奈米柱場效電晶體結構400更包括形成在源極結構424’附近的源極間隙物440及源極金屬化層442,如矽化物。此外,位於源極結構424’及汲極結構424”之 間的奈米柱結構410的通道區被中間層(inter-layer)444、高介電常數介電層446及金屬閘極結構448所圍繞。汲極間隙物450形成於鄰近汲極結構424”的部分,且閘極間隙物452形成於鄰近金屬閘極結構448的部分。
應注意的是,為了更清楚瞭解本揭露之概念,第1A至4圖已被簡化。在半導體結構100a至100c及奈米柱場效電晶體400可加入額外的元件,且部分上述元件在一些其他實施例中可被取代或省略。
如前述,在一些實施例中,使用蝕刻製程129以移除未反應的金屬層126,且蝕刻製程129包括使用蝕刻溶劑。在蝕刻製程129中所使用的蝕刻溶劑對金屬層126(如:鎳層)及源極/汲極結構124(例如:鍺結構)有良好的蝕刻選擇性。此外,上述蝕刻溶劑可抑制源極/汲極結構124的腐蝕。
更詳細而言,若用鹽酸(水溶液)移除前述未反應的金屬層,當暴露於兩個不相似的金屬或半導體材料時(如:鍺/鎳鍺或矽鍺/鎳矽鍺)可能會發生伽凡尼腐蝕(galvanic corrosion)。然而,前述用於蝕刻製程129中的蝕刻溶劑可抑制腐蝕的發生。
此外,在一些實施例中,形成氧化物膜130。氧化物膜130可看作為源極/汲極結構124的保護層。因此,不需要額外的製程來形成源極/汲極結構124的底部部分124b的保護層。
然而,氧化物膜(如氧化鍺膜)在大多數用作蝕刻溶劑的酸性溶液中易於溶解。若上述氧化物膜持續溶解於酸性溶 液中,將導致源極/汲極結構的腐蝕及損害。因此,在蝕刻製程129中所使用的蝕刻溶劑為沒有氫鍵網絡的非質子溶劑(aprotic),使得氧化物膜(其為含氧陰離子(oxyanion))在蝕刻溶劑中具有低溶解度。例如,當蝕刻溶劑含有相對大量的第二成分時(如:碳酸丙烯酯),氧化物膜130在其中將具有低溶解度。此外,碳酸丙烯酯可用以穩定化金屬離子(如:Ni2+),且避免蝕刻溶劑中分解反應產物(decomposition reaction product)的形成。
此外,蝕刻製程129可輕易的應用於現有製程中而不需利用特殊的化學物質進行複雜的製程。因此,可降低上述製程的花費。
在一些實施例中提供半導體結構的形成方法。半導體結構包括源極/汲極結構、形成在源極/汲極結構上的金屬化層以及形成在金屬化層上的接觸插塞。可藉由在源極/汲極結構上形成金屬層、對金屬層進行回火並移除未反應的金屬層以形成金屬化層。未反應的金屬層的移除可利用蝕刻製程,蝕刻製程包括利用蝕刻溶劑,蝕刻溶劑包括第一成分(如:硫酸)及第二成分(如:碳酸丙烯酯)。上述蝕刻溶劑對金屬層及源極/汲極結構具有良好的選擇性,且可避免源極/汲極結構的腐蝕。
在一些實施例中,提供一種半導體結構的形成方法。上述半導體結構的形成方法包括在一基板上形成一源極/汲極結構,並在該源極/汲極結構上形成一金屬層。上述半導體結構的形成方法更包括進行一回火製程使該金屬層的一部份與該源極/汲極結構反應以在該源極/汲極結構上形成一金屬 化層。上述半導體結構的形成方法更包括進行一蝕刻製程以移除該金屬化層上的該金屬層之未反應的部分,且在該金屬化層上形成一接觸插塞。此外,蝕刻製程包括使用蝕刻溶劑,且該蝕刻溶劑包括(a)第一成分,包括硫酸(H2SO4)、鹽酸(HCl)、氫氟酸(HF)、磷酸(H3PO4)或氨水(NH4OH);以及(b)第二成分,包括碳酸丙烯酯(propylene carbonate)、乙烯碳酸酯(ethylene carbonate)、碳酸二乙酯(diethyl carbonate)、乙腈(acetonitrile)或前述之組合。
在一些實施例中,提供一種半導體結構的形成方法。上述半導體結構的形成方法包括在一基板上形成具有一頂部分及一底部分的一突起的源極/汲極結構。上述半導體結構的形成方法更包括在該突起的源極/汲極結構的該頂部分上形成一金屬層,且進行一回火製程使得該金屬層的一部分與該突起的源極/汲極結構的該頂部分反應以形成一金屬化層。上述半導體結構的形成方法更包括進行一蝕刻製程以移除該金屬化層上的該金屬層之未反應的部分,且在該金屬化層上形成一接觸插塞。此外,該蝕刻製程包括使用一蝕刻溶劑,且該蝕刻溶劑包括:(a)一第一成分,包括硫酸(H2SO4)、鹽酸(HCl)、氫氟酸(HF)、磷酸(H3PO4)或氨水(NH4OH);以及(b)一第二成分,包括碳酸丙烯酯(propylene carbonate)、乙烯碳酸酯(ethylene carbonate)、碳酸二乙酯(diethyl carbonate)、乙腈(acetonitrile)或前述之組合。
在一些實施例中,提供一種半導體結構。上述半導體結構包括基板以及突起的源極/汲極結構,其具有一頂部 分及一底部分形成在該基板上。上述半導體結構更包括金屬化層,形成在該突起的源極/汲極結構的該頂部分上,以及金屬插塞,覆蓋該金屬化層。此外,在該突起的源極/汲極結構的該底部分具有一凹陷。
【實施例1】
提供以矽形成的空白晶圓。藉由磊晶成長製程在空白晶圓上形成鍺層。在形成鍺層之後,在鍺層上沉積鎳層。對鎳層進行回火製程以形成鎳鍺層。在回火製程之後,在70度下進行蝕刻製程以移除未反應的鎳層。蝕刻製程包括利用蝕刻溶劑,上述蝕刻溶劑包括硫酸(H2SO4)、過氧化氫(H2O2)及碳酸丙烯酯(PC),上述體積比為100:1:10000。
第5A至5C圖為在晶圓上形成鎳鍺層之後的同步輻射光電子能譜(synchrotron radiation photo emission spectroscopy(SPRES))。更詳細而言,第5A圖顯示鍺的3d軌域的鍵結能量,第5B圖顯示氧的1s軌域的能量損失,第5C圖顯示共價帶(valence band)圖譜。第5A圖中的Ge4+部分顯示出在鍺的表面上成功形成了二氧化鍺(GeO2)。此外,二氧化鍺的能帶隙(bandgap)及二氧化鍺/鍺的價帶偏移(valence band offset)分別為5.4eV及4.0eV,如第5B及5C圖所示。亦即,在蝕刻製程後,未反應的鎳已成功地被移除且已在鍺上形成二氧化鍺。
【比較例】
提供以矽形成的空白晶圓。藉由磊晶成長製程在空白晶圓上形成鍺層。在形成鍺層之後,在鍺層上沉積鎳層。對鎳層進行回火製程以形成鎳鍺層。在回火製程之後,在70度 下進行蝕刻製程以移除未反應的鎳層。蝕刻製程包括利用蝕刻溶劑,上述蝕刻溶劑包括以水稀釋為1%的硫酸(H2SO4)。
【實施例2】
提供以矽形成的空白晶圓。藉由磊晶成長製程在空白晶圓上形成鍺層。在形成鍺層之後,在鍺層上沉積鎳層。對鎳層進行回火製程以形成鎳鍺層。在回火製程之後,在70度下進行蝕刻製程以移除未反應的鎳層。蝕刻製程包括利用蝕刻溶劑,上述蝕刻溶劑包括以碳酸丙烯酯(PC)稀釋為1%的硫酸(H2SO4)。
第6A及6B圖分別顯示在實施例2及比較例中鍺及鎳鍺的動電位極化曲線(potentiodynamic polarization curves)。以銀/氯化銀(Ag/AgCl)作為參考電極。如第6A及6B圖所示,實施例2(亦即使用硫酸/碳酸丙烯酯混合物)所示相當抑制的陽極電流(anodic current)顯示其將材料損失壓制到小於0.5nm。另一方面,在比較例(亦即使用硫酸/水混合物)中觀察到電流的增加。此外,在開路電壓(open circuit potential;OCP)及OCP+0.5eV間計算材料損失量為大於10nm。在電流下降的點,材料完全被蝕刻。因此,實施例2包含碳酸丙烯酯的蝕刻溶劑相較於比較例具有較佳的蝕刻能力。
雖然本發明已以數個較佳實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作任意之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100a‧‧‧半導體結構
102‧‧‧基板
112‧‧‧絕緣層
124‧‧‧源極/汲極結構
124a‧‧‧頂部分
124b‧‧‧底部分
125‧‧‧凹陷
110‧‧‧鰭狀結構
128‧‧‧金屬化層
132‧‧‧層間介電層
134‧‧‧接觸插塞

Claims (11)

  1. 一種半導體結構的形成方法,包括:在一基板上形成一源極/汲極結構;在該源極/汲極結構上形成一金屬層;進行一回火製程使該金屬層的一部份與該源極/汲極結構反應以在該源極/汲極結構上形成一金屬化層;進行一蝕刻製程以移除該金屬化層上的該金屬層之未反應的部分;以及在該金屬化層上形成一接觸插塞;其中該蝕刻製程包括使用一蝕刻溶劑,且該蝕刻溶劑包括:(a)一第一成分,包括硫酸(H2SO4)、鹽酸(HCl)、氫氟酸(HF)、磷酸(H3PO4)或氨水(NH4OH);以及(b)一第二成分,包括碳酸丙烯酯(propylene carbonate)、乙烯碳酸酯(ethylene carbonate)、碳酸二乙酯(diethyl carbonate)、乙腈(acetonitrile)或前述之組合。
  2. 如申請專利範圍第1項所述之半導體結構的形成方法,其中在該蝕刻溶劑中該第一成分對該第二成分的體積比介於約0.05:100至約1:10。
  3. 如申請專利範圍第1項所述之半導體結構的形成方法,其中該蝕刻溶劑更包括:(c)一第三成分,包括氧化氫(H2O2)或臭氧。
  4. 如申請專利範圍第3項所述之半導體結構的形成方法,其中在該蝕刻溶劑中該第一成分對該第三成分的體積比介於約0.05:0.0001至約1:0.1。
  5. 如申請專利範圍第3項所述之半導體結構的形成方法,其中在該蝕刻製程之後在該源極/汲極結構的側壁上形成一氧化物膜。
  6. 如申請專利範圍第1項所述之半導體結構的形成方法,其中該源極/汲極結構係形成在該基板上的一鰭狀結構中的一突起的源極/汲極結構。
  7. 如申請專利範圍第1項所述之半導體結構的形成方法,其中該源極/汲極結構係形成在該基板上的一奈米柱(nanowire)結構中的一突起的源極/汲極結構。
  8. 一種半導體結構的形成方法,包括:在一基板上形成具有一頂部分及一底部分的一突起的源極/汲極結構;在該突起的源極/汲極結構的該頂部分上形成一金屬層;進行一回火製程使得該金屬層的一部分與該突起的源極/汲極結構的該頂部分反應以形成一金屬化層;進行一蝕刻製程以移除該金屬化層上的該金屬層之未反應的部分;以及在該金屬化層上形成一接觸插塞;其中該蝕刻製程包括使用一蝕刻溶劑,且該蝕刻溶劑包括:(a)一第一成分,包括硫酸(H2SO4)、鹽酸(HCl)、氫氟酸(HF)、磷酸(H3PO4)或氨水(NH4OH);以及(b)一第二成分,包括碳酸丙烯酯(propylene carbonate)、乙烯碳酸酯(ethylene carbonate)、碳酸二乙酯(diethyl carbonate)、乙腈(acetonitrile)或前述之組合。
  9. 一種半導體結構,包括:一基板;一突起的源極/汲極結構,具有一頂部分及一底部分形成在該基板上;一金屬化層,形成在該突起的源極/汲極結構的該頂部分上;以及一金屬插塞,覆蓋該金屬化層;其中在該突起的源極/汲極結構的該底部分的一側壁上具有一凹陷。
  10. 如申請專利範圍第9項所述之半導體結構,更包括:一氧化物膜,形成在該源極/汲極結構的該底部分的該側壁上。
  11. 如申請專利範圍第10項所述之半導體結構,其中該金屬插塞與該氧化物膜直接接觸。
TW104128301A 2014-08-29 2015-08-28 半導體結構及其形成方法 TWI613731B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462043836P 2014-08-29 2014-08-29
US62/043,836 2014-08-29
US14/525,888 2014-10-28
US14/525,888 US9385197B2 (en) 2014-08-29 2014-10-28 Semiconductor structure with contact over source/drain structure and method for forming the same

Publications (2)

Publication Number Publication Date
TW201608640A TW201608640A (zh) 2016-03-01
TWI613731B true TWI613731B (zh) 2018-02-01

Family

ID=55403464

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104128301A TWI613731B (zh) 2014-08-29 2015-08-28 半導體結構及其形成方法

Country Status (4)

Country Link
US (4) US9385197B2 (zh)
KR (1) KR101882055B1 (zh)
CN (1) CN105390535B (zh)
TW (1) TWI613731B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032912B2 (en) 2014-12-31 2018-07-24 Stmicroelectronics, Inc. Semiconductor integrated structure having an epitaxial SiGe layer extending from silicon-containing regions formed between segments of oxide regions
US9929242B2 (en) * 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9530869B2 (en) * 2015-03-10 2016-12-27 Globalfoundries Inc. Methods of forming embedded source/drain regions on finFET devices
US9548361B1 (en) 2015-06-30 2017-01-17 Stmicroelectronics, Inc. Method of using a sacrificial gate structure to make a metal gate FinFET transistor
US9679899B2 (en) 2015-08-24 2017-06-13 Stmicroelectronics, Inc. Co-integration of tensile silicon and compressive silicon germanium
US9564358B1 (en) * 2015-09-09 2017-02-07 International Business Machines Corporation Forming reliable contacts on tight semiconductor pitch
US9947755B2 (en) 2015-09-30 2018-04-17 International Business Machines Corporation III-V MOSFET with self-aligned diffusion barrier
US9722079B2 (en) * 2015-10-15 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
US10032884B2 (en) 2015-10-22 2018-07-24 International Business Machines Corporation Unmerged epitaxial process for FinFET devices with aggressive fin pitch scaling
TWI707403B (zh) * 2016-01-06 2020-10-11 聯華電子股份有限公司 半導體元件及其製作方法
CN106952909B (zh) * 2016-01-06 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP6656082B2 (ja) * 2016-05-19 2020-03-04 東京エレクトロン株式会社 酸化膜除去方法および除去装置、ならびにコンタクト形成方法およびコンタクト形成システム
US9870926B1 (en) 2016-07-28 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9647120B1 (en) 2016-10-19 2017-05-09 International Business Machines Corporation Vertical FET symmetric and asymmetric source/drain formation
WO2018080513A1 (en) 2016-10-28 2018-05-03 Intel Corporation Local interconnect for group iv source/drain regions
US10008497B2 (en) 2016-11-29 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
DE102017124779A1 (de) 2016-12-30 2018-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und ihr Herstellungsverfahren
US10297690B2 (en) * 2016-12-30 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a contact structure for a FinFET semiconductor device
CN110240906A (zh) * 2018-03-07 2019-09-17 中国科学院苏州纳米技术与纳米仿生研究所 Iii-v族半导体刻蚀液及其制备方法和应用
US10714578B2 (en) * 2018-05-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming recesses in source/drain regions and devices formed thereof
US10982335B2 (en) * 2018-11-15 2021-04-20 Tokyo Electron Limited Wet atomic layer etching using self-limiting and solubility-limited reactions
KR20210042222A (ko) 2019-10-08 2021-04-19 삼성전자주식회사 반도체 소자
US11380768B2 (en) 2020-05-28 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11515165B2 (en) 2020-06-11 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11915941B2 (en) 2021-02-11 2024-02-27 Tokyo Electron Limited Dynamically adjusted purge timing in wet atomic layer etching
US20220278197A1 (en) * 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN113394269A (zh) * 2021-06-10 2021-09-14 上海集成电路制造创新中心有限公司 源漏接触金属的工艺方法、器件及其制备方法
US11802342B2 (en) 2021-10-19 2023-10-31 Tokyo Electron Limited Methods for wet atomic layer etching of ruthenium
US11866831B2 (en) 2021-11-09 2024-01-09 Tokyo Electron Limited Methods for wet atomic layer etching of copper

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562726B1 (en) * 1999-06-29 2003-05-13 Micron Technology, Inc. Acid blend for removing etch residue
US20120025282A1 (en) * 2010-08-02 2012-02-02 International Business Machines Corporation Raised Source/Drain Field Effect Transistor
US20130277752A1 (en) * 2011-12-20 2013-10-24 Glenn A. Glass Self-aligned contact metallization for reduced contact resistance
US20140197458A1 (en) * 2013-01-14 2014-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Device and Method of Fabricating Same

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204791A (ja) * 1997-11-17 1999-07-30 Toshiba Corp 半導体装置及びその製造方法
WO2005019499A1 (ja) 2003-08-20 2005-03-03 Daikin Industries, Ltd. 金属変質層の除去液及び金属変質層の除去方法
US6972253B2 (en) 2003-09-09 2005-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dielectric barrier layer in damascene structure
JP5015533B2 (ja) * 2006-09-22 2012-08-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7820552B2 (en) * 2007-03-13 2010-10-26 International Business Machines Corporation Advanced high-k gate stack patterning and structure containing a patterned high-k gate stack
US8278191B2 (en) * 2009-03-31 2012-10-02 Georgia Tech Research Corporation Methods and systems for metal-assisted chemical etching of substrates
KR101220522B1 (ko) * 2010-08-23 2013-01-18 한국표준과학연구원 다공성 다층 금속박막을 이용한 실리콘 나노선 어레이 제조방법
US8241971B2 (en) * 2009-09-17 2012-08-14 International Business Machines Corporation MOSFET with a nanowire channel and fully silicided (FUSI) wrapped around gate
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8362575B2 (en) * 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8263451B2 (en) 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
JP5255009B2 (ja) 2010-02-26 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US8609495B2 (en) 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8389397B2 (en) 2010-09-14 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing UBM undercut in metal bump structures
US8524570B2 (en) 2010-09-27 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for improving gate contact
JP5279807B2 (ja) 2010-12-08 2013-09-04 株式会社東芝 半導体装置およびその製造方法
CN102832126A (zh) * 2011-06-13 2012-12-19 中国科学院微电子研究所 一种半导体结构及其制造方法
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8975672B2 (en) * 2011-11-09 2015-03-10 United Microelectronics Corp. Metal oxide semiconductor transistor and manufacturing method thereof
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8866195B2 (en) 2012-07-06 2014-10-21 Taiwan Semiconductor Manufacturing Co., Ltd. III-V compound semiconductor device having metal contacts and method of making the same
US9136383B2 (en) 2012-08-09 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
CN103915483B (zh) * 2012-12-28 2019-06-14 瑞萨电子株式会社 具有被改造以减少漏电流的沟道芯部的场效应晶体管及制作方法
KR102049774B1 (ko) * 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9006071B2 (en) * 2013-03-27 2015-04-14 International Business Machines Corporation Thin channel MOSFET with silicide local interconnect
KR20150000546A (ko) * 2013-06-24 2015-01-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9093298B2 (en) 2013-08-22 2015-07-28 Texas Instruments Incorporated Silicide formation due to improved SiGe faceting
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9177805B2 (en) * 2014-01-28 2015-11-03 GlobalFoundries, Inc. Integrated circuits with metal-insulator-semiconductor (MIS) contact structures and methods for fabricating same
US9490129B2 (en) * 2014-05-08 2016-11-08 GlobalFoundries, Inc. Integrated circuits having improved gate structures and methods for fabricating same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562726B1 (en) * 1999-06-29 2003-05-13 Micron Technology, Inc. Acid blend for removing etch residue
US20120025282A1 (en) * 2010-08-02 2012-02-02 International Business Machines Corporation Raised Source/Drain Field Effect Transistor
US20130277752A1 (en) * 2011-12-20 2013-10-24 Glenn A. Glass Self-aligned contact metallization for reduced contact resistance
US20140197458A1 (en) * 2013-01-14 2014-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Device and Method of Fabricating Same

Also Published As

Publication number Publication date
US20160254370A1 (en) 2016-09-01
US20160064483A1 (en) 2016-03-03
US20210083078A1 (en) 2021-03-18
US9385197B2 (en) 2016-07-05
US10056472B2 (en) 2018-08-21
US10854736B2 (en) 2020-12-01
TW201608640A (zh) 2016-03-01
KR20160026663A (ko) 2016-03-09
KR101882055B1 (ko) 2018-07-25
CN105390535A (zh) 2016-03-09
CN105390535B (zh) 2018-08-28
US11600716B2 (en) 2023-03-07
US20180374936A1 (en) 2018-12-27

Similar Documents

Publication Publication Date Title
TWI613731B (zh) 半導體結構及其形成方法
TWI677909B (zh) 半導體裝置的形成方法、鰭式場效電晶體裝置及其形成方法
US9324820B1 (en) Method for forming semiconductor structure with metallic layer over source/drain structure
US9922978B2 (en) Semiconductor structure with recessed source/drain structure and method for forming the same
US11450772B2 (en) Fin field-effect transistor device and method
TW201705238A (zh) 半導體結構形成方法
US10164063B2 (en) Semiconductor structure with protection layer
US11201232B2 (en) Semiconductor structure with metal containing layer
US11195717B2 (en) Semiconductor device and method
CN112530868A (zh) 用于制造半导体器件的方法
US9391205B2 (en) Gate last semiconductor structure and method for forming the same
US10840105B2 (en) Gate structure with insulating structure and method for manufacturing the same
KR20220122445A (ko) 반도체 디바이스 및 방법
US20160380069A1 (en) Semiconductor structure with interfacial layer and method for manufacturing the same
US10157781B2 (en) Method for forming semiconductor structure using polishing process