JP5796079B2 - 長期耐久性メモリスタ用のデバイス構造 - Google Patents

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Description

ナノスケール金属層／酸化チタン層／金属層から形成されることが多いメモリスタスイッチデバイスは、抵抗スイッチングを可能にする「エレクトロフォーミング（electroforming）」プロセスを採用する。「エレクトロフォーミング」プロセスでは、酸化チタン層を通して電子伝導度の著しい永久的変化をもたらす比較的高い電圧又は電流を、１回限り印加することが含まれる。酸化物材料内部の電子及びイオンの連成運動（coupled motion）から、電気的スイッチングが発生する。エレクトロフォーミングプロセス中、酸素空孔が生成され、陰極に向かってドリフトし、酸化物内に亜酸化物の局所化した導電性チャネルが形成される。同時に、Ｏ２−イオンが陽極に向かってドリフトし、そこでＯ２ガスを発生し、接合部に物理的変形をもたらす。ガス噴出により、導電性チャネルが生じる位置の近くに、気泡等、酸化物の物理的変形がもたらされることが多い。さらに、エレクトロフォーミングプロセスを通して形成される導電性チャネルは、エレクトロフォーミングプロセスがいかに発生したかに応じて特性が広く変動することが多い。この特性の変動によって、コンピューティングデバイスにおける金属酸化物スイッチの採用が比較的限られてきた。さらに、これらのデバイスは通常、デバイスが可逆的にオン及びオフを切り換えることができる回数である耐久性が不十分である。
実施形態は、例として示されており、以下の図面において限定されておらず、以下の図面では、同様の数字は同様の要素を示している。
本発明の一実施形態によるメモリスタの斜視図である。 本発明の一実施形態による、図１に示す複数のメモリスタを採用するクロスバーアレイの斜視図である。 本発明の一実施形態による、一対のメモリスタの側断面図である。 本発明の一実施形態による図１及び図３に示すメモリスタの代替構成を示す図である。 本発明の一実施形態による図１及び図３に示すメモリスタの代替構成を示す図である。 本発明の一実施形態による、メモリスタを製造する方法のフロー図である。 本発明の一実施形態による、本明細書に開示するメモリスタのスイッチング層の組成を選択する際に実施することができる、タンタル及び酸素を含む組成物の相図である。 本発明の一実施形態による、本明細書に開示するメモリスタの動作特性のグラフである。 本発明の一実施形態による、本明細書に開示するように構成されたメモリスタからもたらされる、最初の１２０億スイッチングサイクルのグラフである。
（詳細な説明）
簡略化し例示する目的で、本発明の実施形態の原理を、主にその例を参照することによって説明する。以下の説明では、実施形態が完全に理解されるために多数の特定の詳細を示している。しかしながら、当業者には、実施形態を、これらの特定の詳細に限定されずに実施することができることが明らかとなろう。他の場合では、実施形態の説明を不必要に不明瞭にしないように、既知の方法及び構造を詳細には説明していない。
本明細書では、一対の間隔を空けて配置された電極とそれらの電極の間に位置付けられたスイッチング材料とから形成された、概して電気的に作動される装置として定義することができる、メモリスタを開示する。第１の電極及びスイッチング層は、同じタイプの金属から形成される。より詳細には、例えば、第１の電極はタンタルから形成され、スイッチング層は酸化タンタルから形成される。他の例として、第１の電極は他のタイプの金属から形成され、スイッチング層は、それらの他のタイプの金属で形成された酸化物を含む。いずれに関しても、本発明者らは、本明細書に開示するメモリスタで実施される材料の組合せが、予期せずに高耐久性スイッチング、例えば１２０億回のオン−オフサイクルを超えるスイッチングをもたらすことが分かった。
さらに、少なくとも１つのコンダクタンスチャネル（conductance channel）が、メモリスタに対してエレクトロフォーミングプロセスを行う必要なしに、スイッチング層に形成されるように設計されている。代りに、少なくとも１つのコンダクタンスチャネルを形成するために使用される電圧レベルは、メモリスタをオン及びオフにするために使用される電圧レベルに類似している。さらに、本明細書に開示するメモリスタは、イオン及び空孔が孤立系内で移動する可動性イオン／空孔源を含み、非対称であり、スイッチング中のガス噴出／気泡形成を最小限にする。メモリスタが、例えば３０ｎｍ未満までより小さくなり続けるに従い、チャネルのサイズを、メモリスタ自体のサイズと同等にすることができる。
本明細書で説明するメモリスタを、複数のメモリスタから形成されたクロスバーアレイで実施することができる。一態様では、複数のメモリスタにおけるコンダクタンスチャネルを、本明細書で説明する製造プロセスを通して互いに同時に形成することができる。
「１回のみ構成可能な」という用語は、スイッチが、電気化学酸化又は還元反応等の不可逆プロセスを介してその状態を１回のみ変化させることができることを意味し、こうしたスイッチを、例えばプログラマブルリードオンリメモリ（ＰＲＯＭ）の基礎とすることができる。
「再構成可能な」という用語は、スイッチが、電気化学酸化又は還元等の不可逆プロセスを介してその状態を複数回変化させることができることを意味し、言い換えれば、スイッチを、ランダムアクセスメモリ（ＲＡＭ）のメモリビットのように、複数回開閉することができる。
「構成可能な」という用語は、「１回のみ構成可能な」又は「再構成可能な」のいずれかを意味する。
ミクロンスケール寸法は、サイズが１マイクロメートルから数マイクロメートルまでの範囲である寸法を指す。
サブミクロンスケール寸法は、０．１ナノメートルから１マイクロメートルの範囲の寸法を指す。
ミクロンスケールワイヤ及びサブミクロンスケールワイヤは、幅又は直径が０．００５マイクロメートルから１０マイクロメートルの寸法を有し、高さを数ナノメートルからマイクロメートルの範囲とすることができ、長さが数マイクロメートル以上である、棒状又はリボン状の導体又は半導体を指す。
メモリスタは２次元デバイスであり、ここでは、端子間の磁束が、デバイスを通過した電荷の量の関数である。
クロスバーは、平行なワイヤの１つの集合の各ワイヤを第１の集合と交差する平行なワイヤの第２の集合のすべての構成要素に接続することができるメモリスタのアレイである（通常、ワイヤの２つの集合は互いに垂直であるが、これは必要な条件ではない）。
まず図１を参照すると、一実施形態によるメモリスタ１００の斜視図が示されている。メモリスタ１００の範囲から逸脱することなく、図１に示すメモリスタ１００は追加の構成要素を含むことができ、本明細書に記載する構成要素のうちのいくつかを取り除く、及び／又は変更することができることが理解されるべきである。また、図１に示す構成要素は比例尺で描かれておらず、したがって、それらの構成要素は、互いに対して図１に示すものとは異なる相対的なサイズを有することができることも理解されるべきである。
概して、図１に示すメモリスタ１００を、マイクロスケールで又はナノスケールで構築することができ、多種多様の電子回路におけるコンポーネントとして使用することができる。例えば、メモリスタ１００を、メモリ、スイッチ、論理回路及びアナログ回路用の基礎として使用することができる。メモリ用の基礎として使用する場合、メモリスタ１００を、ビットの情報、すなわち１又は０を記憶するように使用することができる。スイッチとして使用する場合、メモリスタ１００を、クロスポイント（交差点）メモリにおける閉スイッチ又は開スイッチのいずれとすることもできる。論理回路として使用する場合、メモリスタ１００を、フィールドプログラマブルゲートアレイに類似する論理回路におけるビットとして、又はワイヤード論理プログラマブルロジックアレイ用の基礎として採用することができる。本明細書に開示するメモリスタ１００はまた、多種多様の他の用途の利用法を見つけるようにも構成される。
図１に示すように、メモリスタ１００は、第２の電極１０４の上方に位置付けられた第１の電極１０２を含む。さらに、第１の電極１０２は、第２の電極１０４に対して交差配置にあり、それにより、第１の電極１０２は、第２の電極１０４に対して実質的に垂直に配置される。第１の電極１０２及び第２の電極１０４の一方又は両方を、金属材料又は半導体材料から形成することができる。一実施形態によれば、第１の電極１０２は第１の金属から形成され、第２の電極１０４は貴金属等の第２の金属から形成され、第１の金属及び第２の金属は互いに異なっている。例として、第１の電極１０２は、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、コバルト（Ｃｏ）、エルビウム（Ｅｒ）、スカンジウム（Ｓｃ）等の金属から形成される。さらに、第２の電極１０４は、プラチナ（Ｐｔ）、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、チタニウム（Ｔｉ）、銀（Ａｇ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）等の金属から形成される。別の特定の例として、第２の電極１０４は、ドープされたシリコンから形成される。いずれに関しても、第１の電極１０２、第２の電極１０４及びスイッチング層１１０用の材料を、第１の電極１０２とスイッチング層１１０との間の接触がオーミックであり、第２の電極１０４とスイッチング層１１０との間の接触が非オーミックであるように選択することができる。第１の電極１０２の相対位置を、第２の電極１０４に対して図１に示す形態から反転させることができる。
メモリスタ１００はまた、第１の電極１０２と第２の電極１０４との間に配置されかつそれらと直接に接触するスイッチング層１１０を備えている。スイッチング層１１０を、第１の電極１０２及び第２の電極１０４より相対的に大きくすることができることを示すように破線で示しており、したがって、スイッチング層１１０の一部のみを図１に示している。他の実施形態では、スイッチング層１１０を、第１の電極１０２及び第２の電極１０４より相対的に小さいか又はおよそ同じ幅とすることができる。スイッチング層１１０は、スイッチング層１１０におけるコンダクタンスチャネル１２０の形成を促進するスイッチング材料１１２の組成物を含む。
実施形態によれば、スイッチング材料１１２は、第１の電極１０２を形成するために使用されたものと同じ金属と非金属材料との組成物を含む。非金属材料は、例えば、酸素（Ｏ）、窒素（Ｎ）、炭素（Ｃ）、硫黄（Ｓ）、燐（Ｐ）、塩素（Ｃｌ）等を含むことができる。特定の例によれば、スイッチング材料１１２は、タンタル及び酸素の組成物を含む。他の例によれば、スイッチング材料１１２は、酸化イットリウム、酸化コバルト、酸化エルビウム、酸化スカンジウム等の他の組成物を含む。更なる例によれば、スイッチング材料１１２は、二酸化チタン（ＴｉＯ２）、又は酸化ニッケル、酸化亜鉛、酸化ハフニウム、酸化ジルコニウム等の他の酸化物種を含む。スイッチング材料１１２を、三元酸化物若しくは四元酸化物、又はＳＴＯ、ＰＣＭＯ等、他の複合酸化物から形成することもできる。スイッチング材料１１２を更に、窒化物及び／又は硫化物から形成することができる。
スイッチング材料１１２を形成する材料の組成は、フォーミング操作中に内部にコンダクタンスチャネル１２０が形成される可能性がある任意の適切な材料を含むことができる。より詳細には、例えば、スイッチング材料の組成を、フォーミング操作中に酸素輸送を介して互いに反応するように選択することができる。したがって、スイッチング材料１１２を形成する材料の組成を、材料が互いといかに相互作用するかに基づいて選択することができる。この選択は、後により詳細に説明するように、材料の互いに対する相互作用を示す相図に含まれている情報に基づくことができる。
図１にまた示すように、コンダクタンスチャネル１２０は、スイッチング層１１０の第１の電極１０２と第２の電極１０４との間の接合部に形成される。図１には単一のコンダクタンスチャネル１２０を示しているが、スイッチング層１１０の接合部に複数のコンダクタンスチャネル１２０を形成することができる。コンダクタンスチャネル１２０は、スイッチング層１１０を通してフォーミング電圧を印加することによってもたらされるスイッチング層１１２の局所的な原子的改質（atomic modification）を通して形成されるように構成されている。スイッチング材料１１２がＴａＯ２を含む特定の例として、フォーミングプロセス中、ＴａＯ２層はＴａ２Ｏ５及びＴａ（Ｏ）に分解する。Ｔａ（Ｏ）相は、Ｔａ及び酸素の固溶体であり、コンダクタンスチャネル１２０としての役割を果たす。Ｔａ２Ｏ５相は絶縁相であり、コンダクタンスチャネル１２０に対してホストとなるマトリックスとしての役割を果たす。Ｔａ（Ｏ）コンダクタンスチャネル１２０は、電界が印加されて、その電界の極性に応じてＴａ２Ｏ５マトリックスにおいて成長又は後退することができ、それによりオン及びオフのスイッチングをもたらす。１つ又は複数のコンダクタンスチャネル１２０が、還元したＴａＯ２−ｘを含む領域に生じるように構成され、これらのコンダクタンスチャネル（複数の場合もある）１２０は、メモリスタ１００の後続するスイッチングに関与する。
スイッチング動作中、酸素原子は、コンダクタンスチャネル（複数の場合もある）１２０を通して伝導される電界において移動して、コンダクタンスチャネル（複数の場合もある）１２０の内側のギャップ１２２を開放又は閉鎖するように構成されており、それを読み取ることにより、メモリスタ１００がオン状態にあるか又はオフ状態にあるかを判断することができる。
コンダクタンスチャネル（複数の場合もある）１２０を、本明細書ではメモリスタ１００の活性領域と呼ぶ。１つの点では、コンダクタンスチャネル（複数の場合もある）１２０の伝導率を、第１の電極１０２及び第２の電極１０４の両端に異なるバイアスを印加することによって変更することができる。したがって、メモリスタ１００を、第１の電極１０２及び第２の電極１０４の両端に印加されたバイアスに基づいて再構成可能とすることができる。しかしながら、他の例では、スイッチング層１１０は、１回のみ構成可能であるように形成される。
ここで図２を参照すると、一実施形態による、図１に示す複数のメモリスタ１００を採用するクロスバーアレイ２００の斜視図が示されている。クロスバーアレイ２００の範囲から逸脱することなく、図２に示すクロスバーアレイ２００は追加の構成要素を含むことができ、本明細書に記載する構成要素のうちの幾つかを取り除く、及び／又は変更することができることが理解されるべきである。
図２に示すように、およそ平行な第１の電極１０２の第１の層２１０は、およそ平行な第２の電極１０４の第２の層２２０の上に重なる。第２の層２２０の第２の電極１０４は、第１の層２１０の第１の電極１０２に対して向きがおよそ垂直であるが、層の間の配向角を変化させることができる。２つの層２１０及び２２０は格子又はクロスバーを形成し、第２の層２２０の第２の電極１０４の各々は、第１の層２１０の第１の電極１０２のすべての上に重なり、第１の電極１０２及び第２の電極１０４のうちの２つの間の最も近い接点を表すそれぞれの接合部において、第１の層２１０の第１の電極１０２の各々と密に接触する。クロスバーアレイ２００を、用途に応じて、ミクロン電極、サブミクロン電極又はナノスケール電極１０２、１０４から製造することができる。
図２にまた示すように、スイッチング層１１０は、第１の層２１０と第２の層２２０との間に延在している。本明細書において後により詳細に説明するように、それぞれのコンダクタンスチャネル１２０（図１及び図３）は、メモリスタ１００のうちの複数のものにおいて熱フォーミングプロセス中に同時に形成される。
図１及び図２では、第１の電極１０２及び第２の電極１０４を、矩形断面を有するように示したが、第１の電極１０２及び／又は第２の電極１０４は、円形、楕円形、六角形、三角形、台形等、他の断面形状を有することができることが理解されるべきである。
ここで図３を参照すると、一例による、一対のメモリスタ３１０及び３２０の側断面図３００が示されている。そこに示すように、第１のメモリスタ３１０は、第１の電極１０２と第２の電極１０４との間の接合部に形成された「オン」コンダクタンスチャネル３１２を有するように示されている。コンダクタンスチャネル３１２は、「オン」であるものとして解釈される。なぜなら、コンダクタンスチャネル３１２が第１の電極１０２から第２の電極１０４まで延在するか、又はコンダクタンスチャネル１２０の先端と第１の電極１０２との間に非常に小さいギャップが形成されているためであり、したがって、第１のメモリスタ３１０の第１の電極１０２と第２の電極１０４との間に供給される電気エネルギーに対して比較的低い抵抗がある。
図３にまた示すように、第２のメモリスタ３２０は、第２のメモリスタ３２０の第１の電極１０２と第２の電極１０４との間の接合部に形成された「オフ」コンダクタンスチャネル３２２を有するように示されている。コンダクタンスチャネル３２２は、「オフ」であるように解釈される。なぜなら、コンダクタンスチャネル３２２が第１の電極１０２から第２の電極１０４まで延在していないか、又は、コンダクタンスチャネル１２０の先端と第１の電極１０２との間に、より大きいギャップが形成されているためである。これに関して、ギャップ１２２は、コンダクタンスチャネル３２２内に存在しているように示されており、したがって、第２のメモリスタ３２０の第１の電極１０２と第２の電極１０４との間に供給される電気エネルギーに対し、第１のメモリスタ３１０の第１の電極１０２と第２の電極１０４との間の場合よりも相対的に高い抵抗がある。
図１〜図３に示すメモリスタ１００、３００は、図１〜図３に示すものに対して代替的な構成を有することができる。例えば、或る特定の実施形態では、スイッチング層１１０と第２の電極１０４との間に機能層（図示せず）を挿入することができ、したがって、第２の電極１０４は、スイッチング層１１０と直接接触していない場合がある。別の例として、かつ図４Ａ及び図４Ｂに示すように、メモリスタ１００、３００は、図１〜図３に示すメモリスタ１００、３００と比較して、１つ又は複数の追加のスイッチング層１１０の間に位置付けられる１つ又は複数の中間層４２０を含むことができる。明示的に示さないが、図４Ａ及び図４Ｂに示すメモリスタ４００及び４１０のうちの任意のものを、図２に示すクロスバーアレイ２００でのメモリスタ１００として実施することができる。
図４Ａに示すように、メモリスタ４００は、第１の電極１０２、一対のスイッチング層１１０、一対のスイッチング層１１０の間に位置決めされた中間層４２０、及びスイッチング層１１０のうちの一方の上方に位置付けられた第２の電極１０４を含むように示されている。より詳細には、中間層４２０は、スイッチング層１１０の間に位置付けられ、スイッチング層１１０は第１の電極１０２と第２の電極１０４との間に位置付けられている。図４Ｂに示すように、メモリスタ４１０は、第１の電極１０２と第２の電極１０４との間に３つの中間層４２０及び４つのスイッチング層１１０を含むように示されている。図４Ｂには、特定の数の中間層４２０及びスイッチング層１１０が示されているが、メモリスタ４１０は、第１の電極１０２と第２の電極１０４との間に位置決めされた、任意の適度に適切な数の中間層４２０及びスイッチング層１１０を含むことができることが明確に理解されるべきである。
一実施形態によれば、中間層（複数の場合もある）４２０は、第１の電極１０２に関して上述した金属のうちの任意のもの等の金属を含む。１つの点では、中間層（複数の場合もある）４２０は、概して、メモリスタ内に幾つかの金属／酸化物接点を導入することにより、メモリスタの（例えば、図７に示すような）Ｉ−Ｖ曲線において非線形性を生成するように動作する。中間層（複数の場合もある）４２０が、スイッチング層１１０の金属素子と同じ材料から形成される場合、中間層（複数の場合もある）４２０はまた、スイッチング層１１０用の移動ドーパント溜めとしての役割も果たす。
ここで図５を参照すると、一実施形態による、メモリスタ１００、３００を製造する方法５００のフロー図が示されている。方法５００の範囲から逸脱することなく、図５に示す方法５００は追加のステップを含むことができ、本明細書に記載のステップのうちのいくつかを除去及び／又は変更することができることが理解されるべきである。例えば、第１の電極１０２を、第２の電極１０４の前に設けるものとして示されているが、方法５００の範囲から逸脱することなく、第２の電極１０４を、第１の電極１０２の前に設けることができることも理解されるべきである。
ステップ５０２において、第１の金属から形成された少なくとも１つの第１の電極１０２を設ける。第１の電極（複数の場合もある）１０２を、化学蒸着、スパッタリング、エッチング、リソグラフィ等の任意の適切な形成プロセスによって設けることができる。さらに、方法５００を、クロスバーアレイ２００を形成するように実施する場合、例えば図２に示すように、第１の電極１０２の第１の層２１０として複数の第１の電極１０２を設けることができる。上述したように、第１の金属は、例えばタンタル（Ｔａ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、コバルト（Ｃｏ）、エルビウム（Ｅｒ）、スカンジウム（Ｓｃ）等を含むことができる。
ステップ５０４において、第１の電極（複数の場合もある）１０２の上に、第１の電極１０２の第１の金属を含む第１の金属及び第２の非金属材料の組合せから形成されたスイッチング層１１０が形成される。一例によれば、スイッチング層１１０を形成する材料を、スパッタリング、パルスレーザ堆積、原子層堆積等を通じて同時堆積させてスイッチング層１１０を形成する。別の例によれば、第１の電極（複数の場合もある）１０２の上に材料の組成物を堆積させる前に、第１の金属材料及び第２の非金属材料を、スイッチング材料１１２内に散在させる。別の例によれば、第１の金属材料及び第２の非金属材料を含むスイッチング材料１１２を、電極（複数の場合もある）１０２の上で成長させる。この例では、スイッチング材料１１２を、例えば、気相、液相又は固相前駆体からの金属−触媒成長、化学溶液からの成長、スピンコーティング、又は固体源から蒸発した材料の高速堆積を使用することによって成長させることができる。更なる例によれば、スイッチング材料１１２を、純安定相からの相分解によって形成し、スイッチング材料１１２は、アニーリング又は局所ジュール熱による加熱によって２相に分解する。２つの相のうちの一方は導電相であり、コンダクタンスチャネル１２０としての役割を果たし、他方の相は、コンダクタンスチャネル１２０に対してホストとなるマトリックスとしての役割を果たす絶縁相である。スイッチング材料を選択する基準は、（１）コンダクタンスチャネル１２０を形成する材料（複数の場合もある）が、コンダクタンスチャネル１２０に対してホストとなるマトリックスの材料（複数の場合もある）と熱力学的平衡であり、（２）第１の電極１０２を形成しかつ酸素とともにコンダクタンスチャネル１２０を形成する第１の金属が、室温で少なくとも所定量の酸素溶解度を有する必要がある、ということである。一例では、酸素溶解度は、室温で１％を超える。
いずれに関しても、スイッチング層１１０を形成する組成物に含まれる第１の金属材料及び第２の非金属材料の量を、第１の金属材料が第２の非金属材料と実質的に事前に定義されるように反応する既知の組成比に基づいて選択することができる。より詳細には、例えば、組成比を、２つの材料の組成物が比較的長期の平衡状態を有し、２つの安定相を有するように選択することができる。一例によれば、第１の金属材料及び第２の非金属材料のパーセンテージを、第１の金属材料及び第２の非金属材料の相図から選択することができる。適切な相図６００の一例を図６に示す。
相図６００は、種々の組成及び種々の温度でタンタル（Ｔａ）及び酸素（Ｏ）を含む相を示している。そこに示すように、Ｔａ（Ｏ）及び（αＴａ２Ｏ５）として列挙する２つの安定相がある。したがって、Ｔａ（Ｏ）から形成されるコンダクションチャネル１２０は、マトリックスＴａ２Ｏ５と平衡している。相分解の前のスイッチング層の平均組成を、わずかな量の導電性チャネル相で大量のマトリックス相を保証するように相図において選択することができる。一例では、平均組成は６７％酸素及び３３％タンタルである。
ステップ５０４に続き、例えば化学−機械研磨により、スイッチング層１１０の上面を平坦化して、相対的に平滑な面を生成することができる。
ステップ５０６において、スイッチング層１１０の上に少なくとも１つの第２の電極１０４を形成する。１つ又は複数の第２の電極１０４を、電子ビーム蒸着、化学蒸着、スパッタリング、原子層堆積、エッチング、（インプリント）リソグラフィ等の形成プロセスを通じて設けることができる。さらに、本明細書において上記でより詳細に説明したように、第２の電極（複数の場合もある）１０４は、第１の電極（複数の場合もある）１０２及びスイッチング層１１０に含まれる第１の金属とは異なる材料を含む。
ステップ５０８において、少なくとも１つのスイッチング層１１０に少なくとも１つのコンダクタンスチャネル１２０を形成する。一例によれば、全く初めてのスイッチング動作を通じて、少なくとも１つのコンダクタンスチャネル１２０を形成する。より詳細には、例えば、メモリスタ１００のオン−オフ動作中に使用される電圧レベル近くの比較的低い電圧が、少なくとも１つのコンダクタンスチャネル１２０を形成するために使用され、第１の電極（複数の場合もある）１０２、スイッチング層１１０及び第２の電極（１０４）に印加されて、これによって第１の電極（複数の場合もある）１０２及び第２の電極（複数の場合もある）１０４の１つ又は複数の接合部に１つ又は複数のコンダクタンスチャネル１２０が形成される。上述したように、スイッチング層１１０に対して電圧を印加することにより、スイッチング材料１１２において材料の組成物の間で化学反応が発生し、それは、スイッチング層１１０においてコンダクタンスチャネル（複数の場合もある）１２０の形成をもたらすように設計されている。
ステップ５０８を、第２の電極（複数の場合もある）１０４を設けた後に行うように説明したが、第２の電極（複数の場合もある）１０４を設ける前にアニーリング操作を行うことができることが理解されるべきである。さらに、図５には明示的に示さないが、方法５００は、図４Ａ及び図４Ｂに関して上述したように、メモリスタに１つ又は複数の中間層４２０及び１つ又は複数の第２のスイッチング層１１０を設ける１つ又は複数の追加のステップを含むことができる。
方法５００を実施することにより、コンダクタンスチャネル１２０を形成するためにエレクトロフォーミング操作を実施する必要なしに、１つ又は複数のメモリスタ１００の間のスイッチング層１１０にコンダクタンスチャネル１２０を形成することができる。方法５００が、複数のメモリスタ１００にコンダクタンスチャネル１２０を形成するように採用される場合、方法５００を、メモリスタ１００にコンダクタンスチャネル１２０を同時に形成するように実施することもできる。
実験結果
図７は、電流対印加電圧、例えばＩＶ曲線として提供される、上述した実施形態に従って形成されたメモリスタ１００の動作特性のグラフ７００を示す。ｘ軸すなわち水平軸は、メモリスタ１００、例えば第１の電極１０２及び／又は第２の電極１０４に印加された、ボルト単位のデバイス電圧を示す。ｙ軸すなわち垂直軸は、スイッチング層１１０を通って流れる、アンペア単位の電流を示す。そこに示すように、グラフ７００は、メモリスタ１００が比較的低い抵抗状態にあるオン状態と、メモリスタ１００が比較的高い抵抗状態にあるオフ状態とを示す。グラフ７００はまた、コンダクタンスチャネル１２０のフォーミング操作中の電圧及び電流も示す。そこに示すように、コンダクタンスチャネル１２０を形成するために必要な電圧は、オン状態及びオフ状態に対する電圧と同等である。したがって、本明細書に開示するメモリスタは、エレクトロフォーミングが不要なメモリスタであるとみなされる。
図８は、タンタルを含む第１の電極１０２、白金を含む第２の電極１０４、及び酸化タンタルから形成されたスイッチング層から形成されたメモリスタ１００からもたらされる、最初の１２０億スイッチングサイクルのグラフ８００を示す。そこに示すように、少なくとも最初の１２０億スイッチングサイクル中、オン状態に対する抵抗レベル（上部のデータ点）とオフ状態に対する抵抗レベル（下部のデータ点）との間の明確かつ繰返し可能な識別がある。これらの結果は、本明細書に開示したメモリスタ１００が、種々の構成を有する以前のメモリスタと比較して、比較的高いレベルの耐久性を有していることを示す。
本明細書に記載し例示したことは、実施形態及びその変形のうちのいくつかである。本明細書で使用した用語、説明及び図は、単に例として示されており、限定として意図されていない。当業者は、すべての用語が特に示さない限り最も広い合理的な意味が与えられている以下の特許請求の範囲（及びそれらの均等物）によって定義されるように意図されている、主題の趣旨及び範囲内で、多くの変形があり得ることを理解されよう。

Claims (12)

  1. メモリスタ（１００）であって、
    第１の金属から形成された第１の電極（１０２）と、
    第２の材料から形成された第２の電極（１０４）であって、該第２の材料は前記第１の金属とは異なる材料を含む、第２の電極（１０４）と、
    前記第１の電極（１０２）と前記第２の電極（１０４）との間に配置されたスイッチング層（１１０）であって、該スイッチング層（１１０）は、前記第１の金属を含む第１の材料と第２の非金属材料との組成物から形成され、該スイッチング層（１１０）は前記第１の電極（１０２）の前記第１の金属と直接接触し、少なくとも１つのコンダクタンスチャネル（１２０）が、該スイッチング層において前記第１の金属と前記第２の非金属材料との間の相互作用から形成されるように構成されている、スイッチング層（１１０）と、
    前記第１の電極（１０２）と前記第２の電極（１０４）との間に配置された少なくとも１つの中間層（４２０）であって、前記第１の金属から形成される、少なくとも１つの中間層（４２０）と、
    前記少なくとも１つの中間層（４２０）と前記第２の電極（１０４）との間に配置された少なくとも１つの第２のスイッチング層（１１０）と、
    を備える、メモリスタ。
  2. 前記第１の金属はタンタルを含み、前記第２の非金属材料は酸素を含む、請求項１に記載のメモリスタ。
  3. 前記第１の金属は、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、コバルト（Ｃｏ）、エルビウム（Ｅｒ）、スカンジウム（Ｓｃ）及びそれらの組合せからなる群から選択された金属を含む、請求項１に記載のメモリスタ。
  4. 前記第２の非金属材料は、酸素、窒素、炭素、硫黄、燐及び塩素からなる群から選択された材料を含む、請求項１に記載のメモリスタ。
  5. 前記第１の金属及び前記第２の非金属材料は、
    （ａ）前記少なくとも１つのコンダクタンスチャネル（１２０）を形成する１つ又は複数の材料が、前記少なくとも１つのコンダクタンスチャネル（１２０）に対してホストとなるマトリックスを形成する１つ又は複数の材料と熱力学的平衡であることと、
    （ｂ）前記第１の電極（１０２）を形成しかつ酸素とともに前記少なくとも１つのコンダクタンスチャネル（１２０）を形成する前記第１の金属が、室温で所定量の酸素溶解度を有することと、
    を満たす、請求項１に記載のメモリスタ。
  6. メモリスタ（１００）を製造する方法（５００）であって、
    第１の金属から形成された第１の電極（１０２）を設けるステップ（５０２）と、
    前記第１の金属を含む第１の材料と第２の非金属材料との組成物から形成されたスイッチング層（１１０）を、前記第１の電極（１０２）の上にかつ該第１の電極（１０２）と直接接触するように設けるステップ（５０４）と、
    前記スイッチング層（１１０）の上方に第２の材料から形成された第２の電極（１０４）を設けるステップであって、該第２の材料は前記第１の金属とは異なる材料を含む、ステップ（５０６）と、
    前記第１の金属と前記第２の非金属材料との間の相互作用によって、前記スイッチング層（１１０）に少なくとも１つのコンダクタンスチャネル（１２０）を形成するステップ（５０８）と、
    を含み、更に、
    前記第１の電極（１０２）と前記第２の電極（１０４）との間に配置された少なくとも１つの中間層（４２０）を設けるステップであって、該少なくとも１つの中間層（４２０）は、前記第１の金属から形成される、ステップと、
    前記少なくとも１つの中間層（４２０）と前記第２の電極（１０４）との間に少なくとも１つの第２のスイッチング層（１１０）を設けるステップと、
    を含む、方法。
  7. （ａ）前記少なくとも１つのコンダクタンスチャネルを形成する１つ又は複数の材料が、前記少なくとも１つのコンダクタンスチャネルに対してホストとなるマトリックスを形成する１つ又は複数の材料と熱力学的平衡であることと、
    （ｂ）前記第１の電極を形成しかつ酸素とともに前記少なくとも１つのコンダクタンスチャネルを形成する前記第１の金属が、室温で所定量の酸素溶解度を有することと、
    を満たすことにより、前記第１の金属及び前記第２の非金属材料を選択するステップ、
    を更に含む、請求項６に記載の方法。
  8. 前記第１の金属及び前記第２の非金属材料の組成を選択する際に、異なる組成の前記第１の金属と前記第２の非金属材料との間の相互作用を示す相図を実施するステップ、
    を更に含む、請求項７に記載の方法。
  9. 前記第１の金属はタンタルを含み、前記第２の非金属材料は酸素を含む、請求項６に記載の方法。
  10. 前記第１の金属は、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、コバルト（Ｃｏ）、エルビウム（Ｅｒ）、スカンジウム（Ｓｃ）及びそれらの組合せからなる群から選択された金属を含む、請求項６に記載の方法。
  11. クロスバーアレイ（２００）であって、
    複数のメモリスタ（１００）、
    を備え、該メモリスタの各々が、
    第１の金属から形成された第１の電極（１０２）と、
    第２の材料から形成された第２の電極（１０４）であって、該第２の材料は前記第１の金属とは異なる材料を含む、第２の電極（１０４）と、
    前記第１の電極（１０２）と前記第２の電極（１０４）との間に配置されたスイッチング層（１１０）であって、該スイッチング層は、前記第１の金属を含む第１の材料と第２の非金属材料との組成物から形成され、該スイッチング層は前記第１の電極（１０２）の前記第１の金属と直接接触し、少なくとも１つのコンダクションチャネル（１２０）が、該スイッチング層（１１０）において前記第１の金属と前記第２の非金属材料との間の相互作用から形成されるように構成される、スイッチング層（１１０）と、
    前記第１の電極（１０２）と前記第２の電極（１０４）との間に配置された少なくとも１つの中間層（４２０）であって、前記第１の金属から形成される、少なくとも１つの中間層（４２０）と、
    前記少なくとも１つの中間層（４２０）と前記第２の電極（１０４）との間に配置された少なくとも１つの第２のスイッチング層（１１０）と、
    を備える、クロスバーアレイ。
  12. 前記第１の金属はタンタルを含み、前記第２の非金属材料は酸素を含む、請求項１１に記載のクロスバーアレイ。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101593509B1 (ko) * 2011-10-21 2016-02-12 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 이종 접합 산화물을 기반으로 하는 멤리스티브 요소
WO2013162553A1 (en) * 2012-04-25 2013-10-31 Hewlett-Packard Development Company, L.P. Nonlinear memristors
US8817522B2 (en) 2012-08-21 2014-08-26 Micron Technology, Inc. Unipolar memory devices
US9224945B2 (en) 2012-08-30 2015-12-29 Micron Technology, Inc. Resistive memory devices
US9450022B1 (en) * 2012-09-05 2016-09-20 Hrl Laboratories, Llc Memristor devices and fabrication
RU2524415C1 (ru) * 2013-04-18 2014-07-27 Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) Мемристор на основе смешанного оксида металлов
US9847482B2 (en) 2014-04-29 2017-12-19 Hewlett Packard Enterprise Development Lp Resistive memory devices with an oxygen-supplying layer
WO2016018245A1 (en) * 2014-07-29 2016-02-04 Hewlett-Packard Development Company, L.P. Printhead with a memristor
EP3213348B1 (en) * 2014-09-30 2019-07-03 Hewlett-Packard Development Company, L.P. Memristors with oxide switching layers
WO2016068841A1 (en) * 2014-10-27 2016-05-06 Hewlett-Packard Development Company, L.P. Printhead with a number of high resistance ratio memristors
WO2016068833A1 (en) * 2014-10-27 2016-05-06 Hewlett-Packard Development Company, L.P. Head with a number of silicon nitride non-volatile memory devices
US9950520B2 (en) 2014-10-28 2018-04-24 Hewlett-Packard Development Company, L.P. Printhead having a number of single-dimensional memristor banks
WO2016068872A1 (en) * 2014-10-28 2016-05-06 Hewlett-Packard Development Company, L.P. Printhead with memristors having different structures
WO2016068912A1 (en) * 2014-10-29 2016-05-06 Hewlett-Packard Development Company, L.P. Printhead with a number of memristors and inverters
WO2016175744A1 (en) * 2015-04-27 2016-11-03 Hewlett Packard Enterprise Development Lp Memristive crossbar array having multi-selector memristor cells
KR101803740B1 (ko) 2016-01-11 2017-12-01 명지대학교 산학협력단 아날로그 멤리스터 및 멤캐패시터 특성을 갖는 전자소자와 그 제조방법
US20170338282A1 (en) * 2016-05-20 2017-11-23 Intel Corporation Memory module with unpatterned storage material
US11003981B2 (en) 2017-05-25 2021-05-11 International Business Machines Corporation Two-terminal metastable mixed-conductor memristive devices
KR102358944B1 (ko) 2020-06-05 2022-02-04 국민대학교산학협력단 멤리스터 소자 및 이를 이용한 컴퓨팅 장치
KR102358352B1 (ko) 2020-06-23 2022-02-03 국민대학교산학협력단 멤리스터 소자의 모델링 방법 및 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768157B2 (en) * 2001-08-13 2004-07-27 Advanced Micro Devices, Inc. Memory device
TWI233204B (en) * 2002-07-26 2005-05-21 Infineon Technologies Ag Nonvolatile memory element and associated production methods and memory element arrangements
US7009278B2 (en) 2003-11-24 2006-03-07 Sharp Laboratories Of America, Inc. 3d rram
US7303971B2 (en) 2005-07-18 2007-12-04 Sharp Laboratories Of America, Inc. MSM binary switch memory device
KR100718155B1 (ko) 2006-02-27 2007-05-14 삼성전자주식회사 두 개의 산화층을 이용한 비휘발성 메모리 소자
US8766224B2 (en) 2006-10-03 2014-07-01 Hewlett-Packard Development Company, L.P. Electrically actuated switch
EP2099071B1 (en) 2006-12-19 2012-08-22 Fujitsu Limited Resistance change device and process for producing the same
US7629198B2 (en) * 2007-03-05 2009-12-08 Intermolecular, Inc. Methods for forming nonvolatile memory elements with resistive-switching metal oxides
JP4967176B2 (ja) * 2007-05-10 2012-07-04 シャープ株式会社 可変抵抗素子とその製造方法及び不揮発性半導体記憶装置
US7800094B2 (en) * 2007-06-11 2010-09-21 Macronix International Co., Ltd. Resistance memory with tungsten compound and manufacturing
JP5227544B2 (ja) * 2007-07-12 2013-07-03 株式会社日立製作所 半導体装置
JP5501966B2 (ja) 2007-07-25 2014-05-28 インターモレキュラー， インコーポレイテッド 多状態の不揮発性メモリ素子
KR20090126530A (ko) * 2008-06-04 2009-12-09 삼성전자주식회사 저항성 메모리 소자
KR100983175B1 (ko) * 2008-07-03 2010-09-20 광주과학기술원 산화물막과 고체 전해질막을 구비하는 저항 변화 메모리소자, 및 이의 동작방법
JP2010015662A (ja) 2008-07-07 2010-01-21 Panasonic Corp 抵抗変化型不揮発性記憶装置
JP5343440B2 (ja) 2008-08-01 2013-11-13 富士通セミコンダクター株式会社 抵抗変化素子、抵抗変化素子の製造方法および半導体メモリ
JP4607257B2 (ja) * 2008-12-04 2011-01-05 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶装置
US9000411B2 (en) 2009-01-06 2015-04-07 Hewlett-Packard Development Company, L.P. Memristor devices configured to control bubble formation
WO2010082922A1 (en) 2009-01-13 2010-07-22 Hewlett-Packard Development Company, L.P. Memristor having a triangular shaped electrode
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