TW201301592A - 記憶體元件，製造其之方法，及記憶體裝置 - Google Patents

記憶體元件，製造其之方法，及記憶體裝置 Download PDF

Info

Publication number
TW201301592A
TW201301592A TW101120325A TW101120325A TW201301592A TW 201301592 A TW201301592 A TW 201301592A TW 101120325 A TW101120325 A TW 101120325A TW 101120325 A TW101120325 A TW 101120325A TW 201301592 A TW201301592 A TW 201301592A
Authority
TW
Taiwan
Prior art keywords
layer
ion source
source layer
memory
electrode
Prior art date
Application number
TW101120325A
Other languages
English (en)
Other versions
TWI542054B (zh
Inventor
Masayuki Shimuta
Shuichiro Yasuda
Tetsuya Mizuguchi
Kazuhiro Ohba
Katsuhisa Aratani
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of TW201301592A publication Critical patent/TW201301592A/zh
Application granted granted Critical
Publication of TWI542054B publication Critical patent/TWI542054B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/55—Structure including two electrodes, a memory active layer and at least two other layers which can be a passive or source or reservoir layer or a less doped memory active layer

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明揭示一種記憶體元件，其依序包含一第一電極、一記憶體層及一第二電極。該記憶體層包含設置在該第一電極側上之一電阻變化層及含有金屬元素之一或多者之一離子源層，且該離子源層係設置在該第二電極側上。該離子源層包含一第一離子源層及一第二離子源層，該第一離子源層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者且被設置在該電阻變化層側上，且該第二離子源層含有具有與該第一離子源層中之一含量不同之一含量之硫族元素且被設置在該第二電極側上。

Description

記憶體元件，製造其之方法，及記憶體裝置
本發明係關於：一種記憶體元件，其基於包含一離子源層及一電阻變化層之一記憶體層中所觀察之電特性之任何變化而儲存資訊；一種製造該記憶體元件之方法；及一種記憶體裝置。
在資訊裝置(諸如電腦)中，廣泛使用之隨機存取記憶體為高速運轉且具高密度之一DRAM(動態隨機存取記憶體)。然而，DRAM因其複雜製程(相較於通用於電子裝置之一邏輯電路LSI(大規模積體電路)或一信號處理電路之製程)而製造成本較高。亦預期DRAM需要一頻繁刷新操作，即，用於讀取任何寫入資訊(資料)且再次放大該資訊以將其重寫之一操作，DRAM係一揮發性記憶體，當電力被切斷時，來自該揮發性記憶體之任何儲存資訊被丟失。
先前已提出：快閃記憶體、FeRAM(鐵電隨機存取記憶體)、MRAM(磁阻隨機存取記憶體)及其他者作為一非揮發性記憶體，即使電力被切斷，來自該非揮發性記憶體之資訊亦不會被擦除。此等類型之記憶體能夠在無電力供應之情況下長時間保存任何寫入資訊。然而，此等類型之記憶體各具有優點及缺點。明確言之，快閃記憶體確實具高封裝密度，但缺點在於操作速度。FeRAM具有微加工限制以無法實現一較高封裝密度且亦具有一製程缺點。MRAM具有電力消耗之一缺點。
為克服此等缺點，當前所提出之下一代非揮發性記憶體包含ReRAM(電阻性隨機存取記憶體)或PCM(相變記憶體)作為一新型記憶體元件(例如，參閱日本專利申請案第2006-322188號及日本未審查專利申請公開案第2009-43873號)。
然而，當上述記憶體元件長時間處於記錄狀態(低電阻狀態)或擦除狀態(高電阻狀態)時或當上述記憶體元件處於比室溫高之溫度環境時，存在可導致資料丟失之一缺點，此係因為一電阻變化層展現電阻值之一變化。
因此，可期望提供一種具改良耐熱性之記憶體元件、一種製造該記憶體元件之方法及一種記憶體裝置。
根據本技術之一實施例，提供一種記憶體元件，其依序包含一第一電極、一記憶體層及一第二電極。該記憶體層包含設置在該第一電極側上之一電阻變化層及含有金屬元件之一或多者之一離子源層，且該離子源層係設置在該第二電極側上。該離子源層包含一第一離子源層及一第二離子源層，該第一離子源層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者且被設置在該電阻變化層側上，且該第二離子源層含有具有與該第一離子源層中之一含量不同之一含量之硫族元素且被設置在該第二電極側上。
根據本技術之一實施例，提供一種記憶體裝置，其包含：複數個記憶體元件，其等各依序包含一第一電極、一記憶體層及一第二電極；及一脈衝施加區段，其將一電壓 或電流脈衝選擇性施加至該等記憶體元件。該記憶體層包含設置在該第一電極側上之一電阻變化層及含有金屬元素之一或多者之一離子源層，且該離子源層係設置在該第二電極側上。該離子源層包含一第一離子源層及一第二離子源層，該第一離子源層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者且被設置在該電阻變化層側上，且該第二離子源層含有具有與該第一離子源層中之一含量不同之一含量之硫族元素且被設置在該第二電極側上。
根據本技術之一實施例，提供一種製造一記憶體元件之方法。該方法包含：在一基板上形成一第一電極；在該第一電極上形成一電阻變化層；在該電阻變化層上形成含有一金屬元素及硫族元素碲(Te)、硫(S)及硒(Se)之一或多者之一第一離子源層；在該第一離子源層上形成含有具有與該第一離子源層中之一含量不同之一含量之硫族元素之一第二離子源層；及在該第一離子源層上形成一第二電極。
就根據本技術之實施例之記憶體元件(記憶體裝置)而言，當相對於初始狀態(高電阻狀態)中之元件而施加「正向」(例如，第一電極側處於一負電位且第二電極側處於一正電位)電壓或電流脈衝時，離子源層中所含之任何金屬元素經離子化並被擴散至電阻變化層中，且接著藉由與電子結合而沈積在第一電極處，或保持在電阻變化層中且形成一雜質能階。因此，含有金屬元素之一低電阻區段(導電路徑)係形成於記憶體層中以藉此減小電阻變化層之電阻(記錄狀態)。當相對於本身在低電阻狀態中之元件而 施加「負向」(例如，第一電極側處於一正電位且第二電極側處於一負電位)電壓脈衝時，已沈積在第一電極上之金屬元素經離子化且接著被溶解至離子源層中。因此，含有金屬元件之該導電路徑消失且電阻變化層之電阻增大(初始狀態或擦除狀態)。
在本文中，離子源層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者。離子源層呈包含設置在電阻變化層側上之第一離子源層及設置在第二電極側上之第二離子源層(其具有與第一離子源層中之一含量不同之該(等)硫族元素之一含量)之多層結構。就一結構而言，離子源層變為具抗劣化性。
根據如本技術之實施例之記憶體元件、製造記憶體元件之方法及記憶體裝置，離子源層呈包含第一及第二離子源層(其等各具有不同含量之(若干)硫族元素)之多層結構。此相應地使離子源層具抗劣化性，且記憶體元件變為更耐熱。換言之，所得記憶體裝置具有一高可靠性。
應瞭解，以上一般描述與以下詳細描述兩者具例示性且意欲提供如所主張之本技術之進一步解釋。
包含附圖以提供本發明之一進一步理解，且將附圖併入至本說明書中以使其等構成本說明書之一部分。圖式繪示實施例且與本說明書一起用來解釋本技術之原理。
在下文中，藉由參考附圖而依以下順序描述本發明之實施例。
[第一實施例]
1.記憶體元件(記憶體元件，其中離子源層包含第一及第二離子源層)
2.製造記憶體元件之方法
3.記憶體裝置
[修改方案]
[記憶體元件，其包含佈置在彼此上之兩個電阻變化層]
[第二實施例]
[記憶體元件，其中一第二離子源層具有多層結構]
[實例] [第一實施例] [記憶體元件]
圖1係一橫截面圖，其展示根據本發明之一第一實施例之一記憶體元件1之組態。此記憶體元件1依序包含一下電極10(第一電極)、一記憶體層20及一上電極30(第二電極)。
下電極10係設置在由(例如)一CMOS(互補金屬氧化物半導體)電路形成之一矽基板41上(如後文所述(圖4))以藉此充當與該CMOS電路之部分連接之一區段。此下電極10係由用在半導體程序中之一佈線材料(例如鎢(W)、氮化鎢(WN)、銅(Cu)、鋁(Al)、鉬(Mo)、鉭(Ta)及矽化物)製成。當下電極10係由可導致一電場中之離子導電之一材料(例如Cu)製成時，下電極10之表面可遮蓋有幾乎不導致離子導電或熱擴散之一材料，例如W、WN、氮化鈦(TiN)及氮 化鉭(TaN)。當後文將描述之一離子源層22含有Al時，較佳地使用含有比Al更抗離子化之鉻(Cr)、W、鈷(Co)、Si、金(Au)、鈀(Pd)、Mo、銥(Ir)、鈦(Ti)及其他者之一或多者之一金屬膜或該(等)元素之氧化物或氮化物膜。
由一電阻變化層21及離子源層22組態記憶體層20。電阻變化層21係在下電極10之側上，且在此實例中，電阻變化層21係與下電極10接觸。此電阻變化層21充當抵抗電傳導之一障壁。當一預定位準之電壓係施加於下電極10與上電極30之間時，電阻變化層21展現電阻值之一變化。電阻變化層21可由任何類型之物質製成，只要其為即使與文後將描述之離子源層22接觸但亦保持穩定之一絕緣體或一半導體。此一材料之特定典型為包含稀土元素(諸如釓(Gd))、Al、Mg(鎂)、Ta、Si(矽)及其他者之一或多者之氧化物、氮化物或氟化物。除此等材料以外之一可使用選擇為含有用作陰離子成分之一硫族元素(其包含碲(Te)、硫(S)及硒(Se))之一化合物。明確言之，此一化合物之典型為(例如)含有Te之AlTe、MgTe或ZnTe及亦含有氮(N)之AlTeN。
電阻變化層21較佳具有1兆歐或更大之初始電阻值，且低電阻狀態中之電阻值較佳為數百千歐或更小。為高速讀取任何微加工電阻變化記憶體之電阻狀態，低電阻狀態中之電阻值較佳為儘可能低。然而，因為當(例如)在20微安至50微安及2伏特之條件下執行寫入時電阻值為40千歐至100千歐，所以可期望記憶體具有比該值高之初始電阻值。
離子源層22係一層，其含有被轉換為擴散至電阻變化層21之可移動離子(陽離子及陰離子)之一離子導電材料。離子源層22充當一離子供應源且主要呈非晶結構。離子源層22含有硫族元素Te、S及Se之一或多者作為經陰離子化之一離子導電材料。離子源層22可含有Al作為擦除時形成於下電極10上之氧化物之一元素。離子源層22亦含有金屬元素之一或多者。離子源層22中之該(等)金屬元素較佳為包含(例如)Cu、鋅(Zn)、銀(Ag)、鎳(Ni)、鈷(Co)、錳(Mn)、鐵(Fe)、Ti、Zr、Hf、V、Nb、Ta、Cr、Mo及W之一金屬元素群組中之一或多者。此等金屬元素之部分及Al各充當經陽離子化之一離子導電材料。
離子源層22較佳含有Zr作為用於非晶化之一金屬元素。此係因為Zr可改良低電阻狀態(寫入狀態)或高電阻狀態(初始狀態或擦除狀態)中之電阻值保持特性。在本文中，低電阻狀態被界定為寫入狀態且高電阻狀態被界定為擦除狀態。Cu為可經陽離子化之一金屬元素，且Zr與Cu之一組合產生易使離子源層22非晶化及使離子源層22之微結構保持均勻之效應。
離子源層22可適當添加任何其他元素。此等添加元素之典型為Mg、鍺(Ge)及Si。Mg易經陽離子化且經添加以易藉由用於增大電阻之一擦除偏壓而形成氧化物膜。類似於Al，Ge使擦除時形成氧化物之高電阻狀態(擦除狀態)穩定且亦促成重複頻率之增大。Si係一添加元素，其減小記憶體層20之一高溫熱處理期間之膜剝落之可能性且亦可提供 保持特性之改良。Si可與Zr一起被添加至離子源層22。
離子源層22本身之特定材料之典型為ZrTeAl、ZrTeAlGe、CuZrTeAl、CuZrTeAlGe、CuHfTeAl、CuTiTeAl、AgZrTeAl、NiZrTeAl、CoZrTeAl、MnZrTeAl及FeZrTeAl之組合物材料。
在此實施例中，離子源層22具有包含不同組合物之第一離子源層22A及第二離子源層22B之結構。此等第一離子源層22A及第二離子源層22B係自電阻變化層21之側起依序佈置在彼此上。明確言之，第一離子源層22A較佳含有比在第二離子源層22B中高之(若干)硫族元素之一含量。再者，第二離子源層較佳含有比在第一離子源層中高之金屬元素Cu、Al、Ge及Zn之一或多者之一含量。替代地，第二離子源層較佳含有比在第一離子源層中高之一過渡金屬群組Ti、Zr、Hf、V、Nb、Ta、Cr、Mo及W中之金屬元素之一或多者之一含量。此外，第一離子源層較佳含有比在第二離子源層中低之氧(O)或N之一含量。第一離子源層22A及第二離子源層22B可含有同種或不同種元素，只要該等元素之含量不同，如上所述。第一離子源層22A及第二離子源層22B較佳地各具有6奈米或更大之膜厚度。關於一電阻值，第二離子源層22B之值較佳地低於第一離子源層22A。第一離子源層22A之熔點較佳地低於第二離子源層22B之熔點。就如上所述結構中之第一離子源層22A及第二離子源層22B而言，離子源層22具抗熱劣化性使得記憶體元件1變為更耐熱。此處應注意，第一離子源層22A及 第二離子源層22B無需滿足上述全部條件，只要一(或若干)硫族元素之含量條件被滿足。
上電極30可由與下電極10之材料類似之一材料(即，用於半導體佈線之一熟知材料)製成且較佳由甚至在後退火之後亦不與離子源層22反應之一穩定材料製成。
就實施例之此一記憶體元件1而言，當一電源電路(脈衝施加區段；圖中未展示)經由下電極10及上電極30而施加電壓或電流脈衝時，記憶體層20展現其電特性(電阻值)之一變化以藉此執行資訊寫入、擦除及讀取。下文中具體描述此一操作。
首先，將一正電壓施加至記憶體元件1使得(例如)上電極30處於一正電位且下電極10之側處於一負電位。回應於以上情況，離子源層22中所含之任何金屬元素(尤其是可經陽離子化之任何金屬元素)經離子化並被擴散至電阻變化層21，且接著藉由與電子結合而沈積在下電極10之側上。因此，還原成金屬形式之低電阻金屬元素之一導電路徑(纖絲)係形成於下電極10與記憶體層20之間之界面上。或者，經離子化之金屬元素保持在電阻變化層21中且形成一雜質能階。在電阻變化層21本身內形成該纖絲之後，記憶體層20之電阻值減小且展現電阻值之一減小以使其(低電阻狀態中)低於初始狀態中(高電阻狀態中)之電阻值。
其後，即使記憶體元件1因其上停止施加正電壓而變為無電壓，但低電阻狀態被保持。此意謂資訊寫入已完成。為用在可一次寫入記憶體裝置(即，所謂之PROM(可程式 化唯讀記憶體))中，僅藉由上述記錄程序而完成記憶體元件1之記錄。另一方面，對於用在一可擦除記憶體裝置(即，RAM(隨機存取記憶體)、EEPROM(電子可擦除可程式化唯讀記憶體)或其他者)中之應用，可預期一擦除程序。在該擦除程序期間，將一負電壓施加至記憶體元件1使得(例如)上電極30處於一負電位且下電極10之側處於一正電位。回應於以上情況，在形成於記憶體層20內側之纖絲中，金屬元素經離子化且接著被溶解至離子源層22中或與Te或其他者結合以藉此形成一化合物，諸如Cu2Te或CuTe。因此，由金屬元素製成之纖絲消失或面積減小且電阻值因此展現一增大。
其後，即使記憶體元件1因其上停止施加負電壓而變為無電壓，但其內之電阻值保持較高。此意謂允許擦除已寫入至記憶體元件1之任何資訊。藉由重複此一程序，記憶體元件1經受資訊之重複寫入及已寫入資訊之擦除。
例如，若高電阻值狀態係與資訊「0」相關且若低電阻值狀態係與資訊「1」相關，則藉由施加一正電壓而在資訊記錄程序中將資訊「0」改變為資訊「1」且藉由施加一負電壓而在資訊擦除程序中將資訊「1」改變為資訊「0」。應注意，在此實例中，雖然記憶體元件之電阻減小操作係與寫入操作相關且記憶體元件之電阻增大操作係與擦除操作相關，但該相關性可經反向。
接著，描述各元素在離子源層22中之作用及較佳含量。在本文中，後文將描述之各元素之含量為其在包含第一離 子源層22A及第二離子源層22B之整個離子源層22中之含量。
當離子源層22含有Zr時，Zr與(若干)金屬元素(諸如上述之Cu)一起充當一離子化元素且所得纖絲含有一易移動元素(例如Cu)與一難移動元素(例如Zr)兩者。在寫入操作期間，Zr在陰極電極上被還原，且在寫入後之低電阻狀態中，可期望Zr形成呈金屬形式之一纖絲。藉由還原Zr而形成之該纖絲較難溶解在含有(若干)硫族元素S、Se及Te之離子源層22中。因此，在處於寫入狀態(即，處於低電阻狀態)之後，所得低電阻狀態比僅含有(例如)金屬元素(諸如Cu)之上述纖絲情況更易被保持。例如，Cu係藉由寫入操作而形成為纖絲。然而，呈金屬形式之Cu易被溶解在含有(若干)硫族元素之離子源層22中，且在未施加寫入電壓脈衝之狀態中(資料保持狀態中)，Cu再次經離子化且狀態被改變為高電阻。所得資料保持特性因此無法令人滿意。另一方面，Zr與任何適當含量之Cu之組合促進非晶化且使離子源層22之微結構保持均勻以藉此促成電阻值保持特性之改良。
對於高電阻狀態在擦除期間之保持性，Zr之含量亦引起以下效應。當待形成之一纖絲含有(例如)Zr時且當Zr被再次溶解在離子源層22中作為離子時，由於Zr之離子遷移率至少低於Cu，所以即使溫度增加或即使Zr離子長時間保持不變，Zr離子亦難以移動。因此，呈金屬形式之Zr不易被沈積在陰極電極上，且即使Zr被保持在比室溫高之溫度中 或即使Zr長時間保持不變，Zr亦因此保持高電阻。
再者，當離子源層22含有Al時，若上電極因擦除操作而偏壓至負一電位，則一穩定氧化物膜係形成於離子源層22(如一固體電解質層)與陽極電極之間之界面上。此相應地使高電阻狀態(擦除狀態)穩定化。此亦促成在考量電阻變化層之自複製時之重複頻率之增大。在本文中，Al當然不是唯一選擇，且亦可使用起類似作用之Ge或其他者。
因而，當離子源層22含有Zr、Al、Ge及其他者時，相較於不含此等元素之前述記憶體元件，所得記憶體元件具有寬範圍電阻值保持與高速寫入及擦除操作之改良特性、改良低電流操作及增大之重複頻率。再者，若在電阻(例如)自低至高之一變化期間透過調整一擦除電壓而產生高與低之間之任何中間電阻狀態，則所得中間狀態將具有一良好穩定性。相應地，所得記憶體不僅能夠二進位儲存，且能夠多級儲存。在本文中，亦可在電阻自高至低之一變化期間透過調整藉由改變一寫入電流而沈積之原子之數量而產生此一中間狀態。
記憶體操作之此等各種重要特性(即，施加電壓時之寫入及擦除操作特性、電阻值保持特性及操作重複頻率)根據Al、Zr、Cu及Ge之添加量而變動。
當(例如)Al之含量過多時，Al離子變為易於移動以藉此藉由還原Al離子而產生寫入狀態。因為呈金屬形式之Al在硫族化物固體電解質中不夠穩定，所以低電阻寫入狀態保持特性被降級。另一方面，當Al之含量不夠時，擦除操作 本身或高電阻區保持特性之改良效應受損以藉此減小重複頻率。鑒於以上情況，Al在離子源層22中之含量較佳為27.7原子%或更大且更佳為47.7原子%或更小。
若(例如)Zr之含量過多，則所得離子源層22之電阻值減小過多以藉此無法將電壓有效施加至離子源層22或導致難以將Zr溶解在硫族化物層中。此尤其導致難以擦除，且基於Zr之添加量而增大臨限擦除電壓。若Zr之含量實在過多，則此亦導致難以寫入，即，難以減小電阻。另一方面，若Zr之添加量不夠，則如上所述之寬範圍電阻值保持特性之改良效應受損。
雖然將適當含量之Cu添加至離子源層22確實促進非晶化，但若其含量過多，則呈金屬形式之Cu使寫入保持特性降級或負面影響寫入操作之速度，此係因為其在含有(若干)硫族元素之離子源層22中不夠穩定。但是，Zr與Cu之一組合產生使離子源層22易於非晶化及使離子源層22之微結構保持均勻之效應。此相應地防止離子源層22中之材料成分因重複操作而變為不均勻以藉此增大重複頻率且改良保持特性。當Zr在離子源層22中之含量適當時，即使由Cu製成之纖絲再次被溶解在離子源層22中，但可期望金屬鋯(Zr)之纖絲在電阻變化層21中保持不變，且低電阻狀態因此保持不變。因而，寫入保持特性未受影響。
對於以上由Zr與Cu之組合產生之效應，Zr及Cu在離子源層22中之總含量較佳在自23.5原子%至37原子%之範圍內(含23.5原子%與37原子%兩者)。僅Zr在離子源層22中之含 量較佳為9原子%或更大，且更佳為18.5原子%或更小。
本文中未必含有Ge，但當添加Ge時，鑒於過多含量之Ge會使寫入保持特性降級，所以Ge之含量較佳為15原子%或更小。
此處應注意，記憶體元件1之特性實際上取決於Zr與Te(硫族元素)之間之組合物比率。相應地，Zr與Te之間之組合物比率較佳地落在以下範圍內。
Zr之組合物比率(原子%)/Te之組合物比率(原子%)=0.3至0.84。此未必明顯，但因為Cu具有比Zr之離解度低之離解度且因為離子源層22之電阻值取決於Zr與Te之間之組合物比率，所以只要Zr與Te之間之組合物比率落在上述範圍內，則電阻值保持適宜。因此，此似乎因為施加至記憶體元件1之偏壓電壓有效作用於電阻變化層21之部分。僅硫族元素之含量較佳為20.7原子%或更大及42.7原子%或更小。
當值未落在上述範圍內時，例如，當當量比率過大時，陽離子與陰離子之間失去平衡，因此，在既有金屬元素中，未離子化之任何元素之數量增加。因此，無法有效率地消除在擦除操作期間藉由寫入操作而產生之纖絲。類似地，當陰離子元素存在過多(因為當量比率過小)時，藉由寫入操作而產生之呈金屬形式之纖絲不傾向於保持呈金屬形式。因此，寫入狀態保持特性似乎受損。
在本文中，離子源層22中所含之金屬元素當然不受限於上述元素，且另一選擇可為包含Mg作為Al一替代之 ZrTeMg。關於離子化金屬元素，即使選用之一過渡金屬元素不是Zr而是Ti或Ta，但亦可使用任何類似添加元素，且一可能選擇為TaTeAlGe。再者，關於離子導電材料，Te當然不具限制性且亦可使用硫(S)、硒(Se)或碘(I)，且特定實例包含ZrSAl、ZrSeAl、ZrIAl、CuGeTeAl及其他者。應注意，未必含有Al且亦可使用CuGeTeZr或其他者。
再者，記憶體層20在一高溫熱處理時之膜剝落可能性亦因添加(例如)Si而減小。Si為亦可提供保持特性之改良之一添加元素，且其較佳與Zr一起被添加至離子源層22。在本文中，若Si之添加量不夠，則不足以產生藉由添加Si而減小膜剝落可能性之效應，且若Si之含量過多，則所得記憶體操作特性不足以令人滿意。鑒於以上情況，Si在離子源層22中之含量較佳在約10原子%至45原子%之範圍內以產生防止膜剝落之效應且具有令人滿意之記憶體操作特性。
再者，當一硫族元素用於電阻變化層21時，藉由使用更可能與該硫族元素(例如Te)反應之任何金屬元素(M)，所得離子源層22可呈Te/離子源層(含有金屬元素M)之多層結構。若為此結構，則藉由膜形成後之一熱處理而使所得結構穩定化為MTe/離子源層22。更可能與Te反應之元素之典型為Al、鎂(Mg)及其他者。此結構相應地減小電阻變化層21與離子源層22之間之膜剝落可能性。
在下文中，描述製造實施例中之記憶體元件1之方法。
首先，例如，在由一CMOS電路(諸如選擇電晶體)形成 之一基板上形成由TiN製成之下電極10。其後，若適當，則藉由(例如)反向濺鍍而移除下電極10之表面上之任何氧化物或其他者。接著，透過一濺鍍裝置中之靶交換而連續執行直至上電極30之相繼包含電阻變化層21及離子源層22(第一離子源層22A及第二離子源層22B)之層之形成。本文中之靶為各具有與對應層之材料相適應之組合物之靶。電極之直徑為50奈米至300奈米。使用一組份元素之一靶來同時形成一合金膜。
在直至上電極30之層形成之後，形成用於連接至上電極30之一佈線層(圖中未展示)且連接一接觸區段以實現全部記憶體元件1之一共同電位。其後，分層膜經受一後退火程序。因而，完成圖1之記憶體元件1。
在此記憶體元件1中，如上所述，一電壓經施加使得上電極30處於一正電位且下電極10處於一負電位以藉此形成下電極10與電阻變化層21之間之界面上之一纖絲。此相應地減小電阻變化層21之電阻值使得寫入被執行。接著，此時將一電壓施加至上電極30及下電極10之各者，該電壓之極性與施加至該等電極以用於寫入之電壓之極性相反。回應於以上情況，形成於電阻變化層21內側之該纖絲中之金屬元素再次經離子化且接著被溶解至離子源層22中。此相應地增大電阻變化層21之電阻值使得擦除被執行。
類似於此實施例中之記憶體元件1，在包含一下電極、一記憶體層(一電阻變化層及一離子源層)及一上電極之一前述記憶體元件中，該離子源層完全為單一組合物。此一 離子源層確實能夠減少製程數且使膜形成時間更短，但不利地，其導致由在比室溫高之溫度環境中儲存或操作時所產生之焦耳熱之一電阻值變化所致之資料丟失。此似乎由於由離子源層之劣化引起(明確言之，由熱促進離子源層中之非晶化引起)之自非晶形至晶形之狀態變化。
為克服此一缺點，離子源層可呈包含各由離子源層中所含之一個別元素製成之層之多層結構。然而，就此一方法而言，不同元素之層係重複堆疊在彼此上，直至獲得一預定厚度。此可不利地延長膜厚度之時間且損及生產率。
另一方面，在此實施例中，離子源層22呈各具有不同含量之(若干)硫族元素之第一離子源層22A及第二離子源層22B之多層結構。所得離子源層22因製程數減少及膜形成時間更短而變為具抗熱劣化性。
如上所述，就此實施例中之記憶體元件1(及其製造方法與記憶體裝置)而言，離子源層22包含各具有不同含量之(若干)硫族元素之第一離子源層22A及第二離子源層22B。此等第一離子源層22A及第二離子源層22B自下電極10之側起依序堆疊在彼此上。因此，離子源層具抗熱劣化(非晶化)性使得記憶體元件1變為更耐熱。換言之，記憶體裝置具有一高可靠性。
(記憶體裝置)
例如，可藉由將大量上述記憶體元件1配置成列或一矩陣而組態一記憶體裝置(記憶體)。此時，記憶體元件1可視情況各與用於元件選擇用途之一MOS(金屬氧化物半導體) 電晶體連接或與二極體連接以組態一記憶體單元。接著，所得記憶體單元可藉由佈線而各連接至一感測放大器、一位址解碼器、寫入、擦除及讀取之電路及其他者。
圖2及圖3各展示包含配置成一矩陣之大量記憶體元件1之一例示性記憶體裝置(記憶體單元陣列)。圖2展示該記憶體單元陣列之橫截面組態，且圖3展示該記憶體單元陣列之組態之一平面圖。在此記憶體單元陣列中，將連接至其下電極10之側之佈線提供至記憶體元件1之各者以便與連接至其上電極30之側之佈線相交，且(例如)在各自相交點處佈置記憶體元件1。
記憶體元件1共用若干層，即，電阻變化層21、離子源層22及上電極30。換言之，全部記憶體元件1共用此等層(即，電阻變化層21、離子源層22及上電極30)之各者(全部記憶體元件1使用每一特定層)。上電極30為供任何相鄰單元共用之一平板電極PL。
另一方面，將下電極10個別提供至記憶體單元之各者使得記憶體單元彼此電分離。因而，由與記憶體元件1之下電極10對應之各位置界定記憶體單元中之記憶體元件1。下電極10係連接至用於單元選擇用途之其對應MOS電晶體Tr，且記憶體元件1係各佈置在其對應MOS電晶體Tr上方。
由源極/汲極區43及一閘極電極44(其等係形成於由基板41中之一元件分離層42分離之一區中)組態MOS電晶體Tr。一側壁絕緣層係形成於閘極電極44之壁表面上。閘極 電極44亦充當一字線WL，其係記憶體元件1之兩種位址佈線之一者。MOS電晶體Tr之源極/汲極區43之一者係經由各種層(即，一插塞層45、一金屬佈線層46及一插塞層47)而電連接至記憶體元件1之下電極10。MOS電晶體Tr之源極/汲極區43之另一者係經由插塞層45而連接至金屬佈線層46。金屬佈線層46係連接至一位元線BL(參考圖5)，其係記憶體元件1之另一種位址佈線。應注意，在圖5中，由交替長短虛線指示MOS電晶體Tr之一作用區48。在作用區48中，接觸區段51係連接至記憶體元件1之下電極10且一接觸區段52係連接至位元線BL。
在此一記憶體單元陣列中，當一電壓係施加至位元線BL且字線WL使MOS電晶體Tr之閘極導通時，電壓係經由MOS電晶體Tr之源極/汲極區43而導引至選定記憶體單元之下電極10。在此實例中，關於施加至下電極10之電壓，當其極性處於一負電位(相較於上電極30(平板電極PL)之電位)時，記憶體元件1之電阻值之狀態被改變為低電阻，藉此將資訊寫入選定記憶體單元。接著，當此時施加至下電極10之電壓之電位為正的(相較於上電極30(平板電極PL)之電位)時，記憶體元件1之電阻狀態再次被改變為高，藉此擦除已寫入至選定記憶體單元之資訊。例如，為讀取寫入資訊，由MOS電晶體Tr選擇記憶體單元且相對於選定記憶體單元而施加一預定位準之電壓或電流。施加至記憶體元件1之電流或電壓之位準基於此時記憶體元件1之電阻狀態而變動，且經由與位元線BL或平板電極PL之末端連接之 一感測放大器或其他者而偵測此等不同值。在本文中，施加至選定記憶體單元之電壓或電流被設定為小於使記憶體元件1展現一電阻值狀態變化之電壓或其他者之臨限值。
第一實施例之記憶體元件1可應用於如上所述之各種類型之記憶體裝置。例如，可應用之記憶體元件包含任何類型之記憶體，諸如可用於高速寫入、擦除及複製之可一次寫入PROM、電子可擦除EEPROM或所謂RAM。
在下文中，描述上述第一實施例之一方案修改及一第二實施例。與上述第一實施例之組件類似之任何組件具有相同元件符號且不再加以描述。
[修改方案]
圖4係一橫截面圖，其展示根據本發明之第一實施例之一修改方案之一記憶體元件2之組態。記憶體元件2依序包含下電極10(第一電極)、一記憶體層60及上電極30(第二電極)。此修改方案中之記憶體元件2與第一實施例中之記憶體元件1之不同點在於：記憶體層60包含複數個電阻變化層61(此實例中為兩個)。應注意，此修改方案中之一離子源層62具有與上述第一實施例中之結構相同之結構。
電阻變化層61具有第一電阻變化層61A及第二電阻變化層61B之多層結構。此等第一電阻變化層61A及第二電阻變化層61B各充當抵抗電傳導之一障壁且各具有比離子源層62之電阻值高之一電阻值及一不同組合物。因此，記憶體元件2及其他者在處於初始狀態或擦除狀態時電阻值不會變動很多。即使記憶體元件2經受複數次之寫入及擦除 操作，但在寫入及擦除期間記憶體元件2之電阻值保持特性亦被改良。
第一電阻變化層61A及第二電阻變化層61B可由以上第一實施例中所述之用於電阻變化層21之典型材料製成。第一電阻變化層61A與第二電阻變化層61B之材料組合不受特別限制，只要其等之組合物不同。作為一實例，當第一電阻變化層61A含有氧化物或氮化物(釓氧化物(GdOx)或其他者)時，第二電阻變化層61B較佳由主要含有Te之一化合物(例如AlTe)製成，且反之亦然。
雖然此修改方案中之記憶體元件2之功能及效應類似於上述第一實施例中之記憶體元件1之功能及效應，但尤其產生以下效應，此係因為電阻變化層呈包含複數個層(此實例中為兩個層)之多層結構。首先，因為允許在擦除時形成氧化物或氮化物膜，所以此相應地減小由擦除時施加過量電壓引起之絕緣劣化之一可能性使得可預期藉此改良重複特性。再者，因為可視情況調整可用碲化合物膜之電阻範圍，所以此使使用材料之選擇範圍變寬。此外，記憶體元件2之變動被減小(如上所述)且電阻值保持特性被改良。因而，使具有此等記憶體元件2之記憶體裝置產生類似效應。
[第二實施例]
圖5A及圖5B係橫截面圖，其等分別展示根據本發明之第二實施例之記憶體元件3A及3B之組態。類似於上述第一實施例中之記憶體元件1，此等記憶體元件3A及3B各依 序具有下電極(第一電極)、一記憶體層70及上電極30(第二電極)。由一電阻變化層71及包含第一離子源層72A及第二離子源層72B之一離子源層72組態記憶體層70。相較於第一實施例，在此第二實施例之記憶體元件3A及3B中，第一離子源層72A包含複數個層。
類似於第二離子源層72B，第一離子源層72A含有待轉換為擴散至電阻變化層71之可移動離子(陽離子及陰離子)之一元素。在此實施例中，第一離子源層72A呈包含第一層72a及第二層72b之多層結構。第一層72a含有易擴散至電阻變化層21之一元素，換言之，易轉換為可移動離子之一元素。另一方面，第二層72b含有不易擴散至第一層72a及電阻變化層21之一元素，換言之，不易轉換為離子源層72中之離子之一元素。在此實例中，第一層72a與第二層72b係交替堆疊在彼此上(圖5A)，但兩對或兩對以上可經交替堆疊(圖5B)。
第一層72a含有硫族元素(其等(例如)包含碲(Te)、硫(S)及硒(Se))之一或多者作為一(或若干)陰離子成分。第一層72a含有易於在一電解質(此實例中為離子源層72)中移動之元素(易移動元素)之一或多者作為一(或若干)陽離子成分。此等易移動元素為易與硫族元素混合之元素且其等之特定典型為Al或銅(Cu)。除上述元素以外，第一層72a亦可含有鍺(Ge)、鋅(Zn)及其他者。(若干)硫族元素與(若干)易移動元素在第一層72a中被結合在一起以藉此形成一金屬硫族化物層。此金屬硫族化物層主要具有非晶結構且充 當一離子供應源。第一層72a具有(若干)易移動元素之密度分佈，且此將在後文中加以詳述。
第二層72b含有難以在電解質(離子源層72)中移動之元素(難移動元素)之一或多者。此等難移動元素為組態電阻變化層21及離子源層72之元素，尤其是幾乎不與(例如)一硫族元素Te反應之元素。難移動元素之典型為長週期表中之4族至6族元素。明確言之，此等元素為Ti、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、Ta、Cr、Mo及W。第二層72b可含有除此等元素以外之添加元素Cu、銀(Ag)、Si及其他者。
如上所述，一或多個第一層72a與一或多個第二層72b係成對地佈置在彼此上。層堆疊之順序無特別限制，且如圖5A中所展示，層堆疊可始於自電阻變化層21之側起之第一層72a或始於第二層72b。用於堆疊之第一層72a與第二層72b之對數無明確限制，只要第一離子源層72A具有6奈米或更大之膜厚度(類似於上述第一實施例中之第一離子源層22A)，但較佳地，三對或三對以上經較佳交替堆疊，如圖5B中所展示。如上所述，第一層72a具有(若干)易移動元素之密度分佈。明確言之，(若干)易移動元素在與第二層72b結合之界面上之密度相對低於其(等)在剩餘區中之密度。換言之，相較於沿厚度方向之第一層72a之中間部分，(若干)易移動元素在與第二層72b接觸之上表面或下表面之界面部分上之密度為低或零。不與第一層72a中之(若干)硫族元素反應之呈金屬形式之易移動元素不易與第二層72b中所含之呈金屬形式之(若干)難移動元素黏著。因 此，若呈金屬形式之易移動元素在第一層72a與第二層72b之間之界面上之密度較高，則此易導致膜分離及剝落。此意謂：如同實施例，藉由減小易移動元素在與含有呈金屬形式之難移動元素之第二層72b接觸之第一層72a之界面上之密度而減小該等層之間之膜分離及剝落之可能性。在本文中，將隨後在離子源層72之以下製造程序中描述如何調整第一層72a中所觀察之(若干)易移動元素之密度分佈。
接著，描述第一離子源層72A之一膜形成程序。在直至電阻變化層21之層係形成於基板上之後，一硫族層(層A)、一可移動層(層B)及一固定層(層C)係形成於電阻變化層21上。硫族層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者。可移動層含有上述易移動元素之一或多者，且固定層含有上述難移動元素之一或多者。明確言之，在一濺鍍裝置中透過各具有組合物之靶之交換而接連形成該等層。此等層(即，硫族層(層A)、可移動層(層B)及固定層(層C))經堆疊以如(例如)ABAC、BACA、CABA或ACAB。所得結構被當作一單元，且一或多個單元之堆疊(較佳地，三個或三個以上單元之堆疊)係較佳的。因此，第一離子源層72A具有如圖5B中所展示之重複堆疊結構。因此，即使使用中之一膜形成裝置無法(例如)同步濺鍍，但藉由堆疊各由第一離子源層72A中之一個別元素製成之層而使所得第一離子源層72A具有令人滿意之操作特性。再者，因為預期第一離子源層72A不會使用合金靶，所以製程被簡化且實現成本減少。
其後，具有不同於第一離子源層72A之組合物(如上所述)之第二離子源層72B及上電極30係藉由濺鍍而形成於第一離子源層72A上。因而，藉由形成呈多層結構之第一離子源層72A及呈單層結構之第二離子源層72B，離子源層72不再完全由層堆疊形成使得膜形成時間被相應減少。
在直至上電極30之層形成之後，形成用於連接至上電極30之一佈線層(圖中未展示)且連接一接觸區段以實現全部記憶體元件1之一共同電位。其後，所得多層膜經受一後退火程序。
藉由此後退火程序，在包含硫族層(層A)、可移動層(層B)及固定層(層C)之第一離子源層72A中，組態層B之(若干)易移動元素擴散至層A中。此形成(若干)易移動元素在上述第一層72a中之密度分佈。圖6示意性展示第一離子源層72A中之後退火程序前後之層，其中堆疊各為一ABAC單元之兩個多層膜。藉由後退火程序，組態層B之(若干)易移動元素擴散至層A中以藉此形成第一層72a。組態層C之(若干)難移動元素不易擴散以藉此形成離子源層72中之一獨立層，即，第二層72b。以此方式，完成圖5A及圖5B之記憶體元件3A及3B。
應注意，(若干)易移動元素在第一層72a中之密度梯度看起來是不同的，其取決於佈置在層B上方及層B下方之層為何者(層A或層C)。例如圖6之(A)中所展示，當層B係夾在層A之間時，(若干)易移動元素擴散至下電極10及上電極30之兩側上之層A中，且如圖6之(B)中所展示，圖中展 示密度自第一層72a之中間部分沿垂直方向逐漸減小。雖然圖中未展示，但就自下電極10之側起之依序層堆疊ABC而言，圖中展示(若干)易移動元素在第一層72a中之密度梯度自下電極10之側逐漸增大至上電極30之側。再者，為實現(若干)易移動元素在第一層72a中之自下電極10之側至上電極30之側之一密度梯度逐漸減小，層B及層A可經依序堆疊。
如上所述，在此實施例之記憶體元件3A及3B(及其製造方法與記憶體裝置)中，藉由形成層( )即，含有一硫族元素之硫族層(層A)、含有一易移動元素之可移動層(層B)及含有一難移動元素之固定層(層C)而由一或多個第一層72a及一或多個第二層72b(其等各具有一不同組合物)組態第一離子源層72A。第一層72a含有一硫族元素及一易移動元素，且具有可經陽離子化之一金屬元素之自第一電極至第二電極之一密度梯度。就部分呈多層結構之離子源層72而言，離子源層72中產生由重複寫入及擦除操作引起之抑制組合物平均化之效應，換言之，產生進一步改良重複特性之效應。除上述第一實施例中之記憶體元件1之功能及效應以外，亦產生此效應，且此效應更佳於各由一個別元素製成之均勻組合物層之堆疊，如同上述第一實施例及其修改方案中之記憶體元件1及2。
再者，記憶體元件3A及3B中之層之間之黏著性被改良使得膜分離及剝落之可能性減小。換言之，所得記憶體裝置具改良產率及高可靠性。此外，藉由堆疊組態離子源層 72之各由一個別元素製成之層而使所得第一離子源層72A易具有令人滿意之操作特性。此外，因為預期在形成第一離子源層72A時不會使用合金靶，所以製程被簡化且實現成本減少。
以此實施例為例，第一離子源層72A呈多層結構且第二離子源層72B呈單層結構(一均勻層)。替代地，第一離子源層72A可呈單層結構且第二離子源層72B可呈多層結構。
若為此結構(類似於上述第一層72a與第二層72b之間之界面)，則呈金屬形式之(若干)易移動元素在使離子源層72與上電極30彼此接觸之表面上之密度較佳為低或零。此係因為第一層72a中之易移動元素Al或其他者不易與上電極30中之元素(相較於硫族元素)反應。因此，若第一層72a中之(若干)易移動元素在與上電極30接觸之表面上之密度較高，則所得界面因硫族元素及(若干)易移動元素而變為不穩定。此導致上電極30之膜分離及剝落。因此，當第一層72a係與上電極30接觸(類似於使第一層72a與第二層22B接觸之結構)時，(若干)易移動元素在第一層72a中之密度之調整增加離子源層72與上電極30之間之黏著性以藉此減小層之間之膜分離及剝落可能性。
當第二離子源層72B呈多層結構時(在其製程中，當硫族層(層A)、可移動層(層B)及固定層(層C)之堆疊順序為ACAB時)，在形成ACAB單元之後，層A較佳地額外設置在堆疊結構之頂端處。此防止上電極30與層B之間之直接 接觸，明確言之，此防止(若干)易移動元素密集在離子源層72與上電極30之間之界面上。因此，此改良離子源層72與上電極30之間之黏著性以藉此減小膜分離及剝落之可能性。
下文中描述本發明之特定實例。以下製造具有上述實施例中之記憶體元件1、2、3A及3B之結構之各種樣本，且檢驗該等樣本之特性。
[實驗1] [樣本1-1至1-15]
將圖2及圖3之記憶體裝置製造為樣本1-1至1-15。首先，在半導體基板11上形成一MOS電晶體Tr。接著，形成一絕緣層以便遮蓋半導體基板11之表面，且在此絕緣層中形成一通孔。其後，藉由CVD(化學氣相沈積)而使該通孔內填充有由TiN製成之一電極材料且藉由CMP(化學機械拋光)而使所得通孔之表面平坦。其後，藉由重複此等程序而形成一插塞層45、一金屬佈線層46、一插塞層47及下電極10，且接著使下電極10經受基於記憶體單元之圖案化。
接著，使用一濺鍍裝置來形成由TiN製成之下電極10上之記憶體層20及上電極30。電極之直徑為50奈米至300奈米。其後，上電極30之表面經受蝕刻以藉此形成具有200奈米厚度之一佈線層(Al層)，該佈線層用於連接至其中連接一外部電路以提供一中間電位(Vdd/2)之一接觸部分。接著，作為一後退火程序，在用於一真空熱處理之一熔爐中，所得結構在320℃之溫度下經受一熱處理達兩個小 時。接著，所得結構經受微處理使得記憶體元件(樣本1-1至1-15)被製造。在樣本1-1至1-15中，「下電極/第一電阻變化層/第二電阻變化層/第一離子源層/第二離子源層/上電極」之組合物及膜厚度為「TiN/TiO2(電漿氧化)/AlTeN/第一離子源層/第二離子源層/W(30奈米)」。表1展示樣本之各者中之第一離子源層及第二離子源層之組合物及膜厚度。再者，形成具有自4奈米至6奈米之膜厚度之AlTeN以使樣本之初始電阻相等。此處應注意，樣本1-1至1-15各呈1-電晶體-1電阻器(1T1R)組態且電晶體之尺寸為W/L=0.36微米/0.7微米。施加一電壓以具有約75微安及約50微安(低電流)之驅動電流使得重複特性被檢驗。圖7A至圖10C展示其結果。
[評估]
圖7A至圖7D分別展示樣本1-1至1-4在75微安(左)及50微安(右)處之重複特性。在其中離子源層22呈單層結構之樣本1-1及1-2中，樣本1-1中之記憶體元件以75微安及50微安之兩個驅動電流操作，但樣本1-2中之記憶體元件之重複特性受損。此似乎由於Te在樣本1-2之離子源層中之百分比低於其在樣本1-1中之百分比及金屬元素(此實例中為Zr)在樣本1-2之離子源層中之百分比高於其在樣本1-1中之百分比。因此，樣本1-2中之離子源層之電阻減小，且離子源層中之可移動離子因難以在操作期間施加至離子源層而難以移動。此似乎為樣本1-2中之重複特性受損之原因。
另一方面，在樣本1-3及1-4中，離子源層呈包含具有不同Te含量之層(第一離子源層及第二離子源層)之多層結構，如以上實施例及其他者中所述。在樣本1-3及1-4中，第一離子源層為具有與樣本1-1中之離子源層相同之組合物之層且第二離子源層為具有與樣本1-2中之離子源層相同之組合物之層。因而，樣本1-3及1-4(圖7C及圖7D)中之重複特性為足夠令人滿意之操作特性。就如上所組態之記憶體元件而言，如前文中所述，離子源層中之(若干)金屬元素回應於其上之一電壓施加而移動至電阻變化層中使得 一導電路徑被形成。此相應地減小電阻變化層之電阻值，且狀態被改變為低電阻。在樣本1-3及1-4中，離子源層呈雙層結構，且設置在電阻變化層側上之第一離子源層具有高含量之(若干)硫族元素，該(等)硫族元素之電阻高於金屬元素。因此，電阻變化層附近之離子源層之電阻增大，且即使具有比第一離子源層之電阻值低之一電阻值之第二離子源層經堆疊，但可移動離子易變為不導電。此似乎為重複特性不受影響之原因。再者，關於根據以上實施例及其他者中之描述而組態之樣本1-3及1-4中之記憶體裝置(記憶體元件)之操作機製，首先，可期望電阻變化層附近(第一離子源層)之可移動離子回應於一電壓施加而移動至電阻變化層側，接著，可期望第一離子源層上方之層(第二離子源層)中之可移動離子移動至電阻變化層側。
金屬元素(諸如Zr)具有比硫族元素(諸如Te)之熔點高之一熔點。因此，在第二離子源層(其具有比在第一離子源層中高之Zr含量及比在第一離子源層中低之Te含量)中，結晶溫度增加且此似乎使整個離子源層穩定抵抗操作時所產生之焦耳熱。此外，高含量之Zr似乎使非晶化穩定化且改良保持特性。此外，藉由在氧氣環境下之膜形成而使第二離子源層添加有氧(O)以藉此使熔點更高。
接著，對其中離子源層部分或完全呈多層結構之樣本1-5至1-9作出一評估。在本文中，樣本1-5至1-9中之第一離子源層具有多層結構，但整個第一離子源層之組合物與離子源層在樣本1-1中之組合物相同。圖8A至圖8E展示樣本 1-5至1-9之重複特性。圖8A至圖8C展示：第一離子源層不限於呈單層結構且亦可呈多層結構。圖8D及圖8E之結果展現：即使第二離子源層之組合物被改變，但藉由形成具有5.3奈米或更大之膜厚度(較佳為6奈米或更大，且更佳為8奈米或更大)之第一離子源層而使操作特性足以令人滿意。再者，其中離子源層部分呈多層結構之樣本1-6及1-7展示與其中離子源層完全呈多層結構之樣本1-5之重複操作特性等效之重複操作特性。因此，如同樣本1-6及1-7，其中離子源層包含一多層膜(第一離子源層)與一單一層(第二離子源層)兩者，膜形成之時間被大幅縮短，同時重複操作特性保持不變。在本文中，已知第二離子源層中之高含量之Ge及高含量之Zr增加結晶溫度使得記憶體元件變為更耐熱。
在樣本1-10至1-12中，改變組態離子源層之多層膜之堆疊順序。藉由參考展示樣本1-10至1-12中之所得重複特性之圖9A至圖9C，已知該多層膜之堆疊順序之改變不影響記憶體元件之操作特性。
再者，在其中使用Hf以作為Zr之一替代之樣本1-13至1-15中，藉由參考展示重複特性之圖10A至圖10C，已知所產生之效應與(例如)樣本1-3、1-4及1-6中之效應等效。此表明：即使除Te以外之金屬元素之類型及組合物被改變，但只要範圍係在以上實施例及其他者中所述之範圍內，則將產生類似效應。
(實驗2)
接著，製造其中電阻變化層之結構不同於上述樣本中之結構之記憶體裝置(樣本2-1至2-3)。以與上述樣本1-1至1-15中之記憶體裝置類似之方式製造記憶體裝置，且量測該等記憶體裝置之重複特性。在樣本2-1至2-3中，「下電極/第一電阻變化層/第二電阻變化層/第一離子源層/第二離子源層/上電極」之組合物及膜厚度為「TiN/AlOx(1奈米)(電漿氧化)/AlTeN/第一離子源層/第二離子源層/W(30奈米)」。表2展示第一離子源層及第二離子源層之組合物。
圖11A至圖11C分別展示樣本2-1至2-3之重複特性。在樣本2-1至2-3中，Te之組合物比率幾乎相同，且在樣本2-2及2-3中，第一與第二離子源層具有相同組合物，第一離子源層中之層數目除外。圖11A(樣本2-1)與圖11B(樣本2-2)中之重複特性幾乎相同且與上述樣本1-3或其他者之重複特性幾乎相同。另一方面，在圖11C(樣本2-3)中，重複特性受損。此展現：電阻變化層之材料及結構係任意的且由實施例及其他者產生之效應取決於離子源層之結構。
雖然已藉由參考第一及第二實施例、修改方案及實例而詳細描述本發明，但本發明不受限於上述實施例及其他者，且可想出諸多其他修改方案。
例如，上述等實施例及其他者中明確描述記憶體元件1 及2之組態及記憶體單元陣列之組態。然而，未必提供全部層，或亦可提供任何其他層。
此外，例如，以上實施例及其他者中所述之層材料、膜形成方法與條件及其他者當然不具限制性，且亦可為任何其他材料或任何其他膜形成方法。例如，離子源層22可添加有任何其他類型之過渡金屬元素(諸如Ti、Hf、V、Nb、Ta、Cr、Mo或W)，只要上述組合物比率保持相同，且Cu、Ag及鋅(Zn)當然不具限制性，且可添加鎳(Ni)或其他者。
此外，在上述第二實施例或其他者中，在呈多層結構之第一離子源層72A(或第二離子源層72B)之製程中，執行膜形成使得層A與層B(其等為第一層72a)及層C(其為第二層72b)呈重複堆疊結構。然而，堆疊順序未必保持相同。明確言之，層堆疊之順序不受限，只要層C與層B彼此不直接接觸且層B不處於所得結構之頂端。
此外，在上述實施例及其他者中，離子源層22呈包含具有不同組合物之層(第一離子源層22A及第二離子源層22B)之多層結構。替代地，離子源層22可呈單層結構，且在此離子源層中，元素Te或其他者可具有自下電極10至上電極30之一密度梯度。此似乎產生使離子源層22具抗熱劣化性及改良資料保持特性之效應，但藉此所產生之效應不如上述實施例及其他者中所產生之效應。
本技術亦可呈以下結構。
(1)一種記憶體元件，其包含： 依序之一第一電極、一記憶體層及一第二電極，其中該記憶體層包含一電阻變化層，其設置在該第一電極側上，及一離子源層，其含有金屬元素之一或多者，且該離子源層係設置在該第二電極側上，及該離子源層包含一第一離子源層及一第二離子源層，該第一離子源層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者且被設置在該電阻變化層側上，且該第二離子源層含有具有與該第一離子源層中之一含量不同之一含量之該硫族元素且被設置在該第二電極側上。
(2)如(1)之記憶體元件，其中該第一離子源層包含一或多個第一層及一或多個第二層，該第一層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者及易於在該記憶體層中移動之一易移動元素且具有自該第一電極至該第二電極之該易移動元素之一密度梯度，且該第二層含有難以在該記憶體層中移動之一難移動元素。
(3)如(1)之記憶體元件，其中該金屬元素係銅(Cu)、鋁(Al)、鍺(Ge)及鋅(Zn)之一或多者。
(4)如(1)之記憶體元件，其中該金屬元素係鈦(Ti)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)及鎢(W)之一過渡金屬群組中之一或多者。
(5)如(1)至(4)中任一項之記憶體元件，其中該硫族元素在該第二離子源層中之該含量低於該硫族元素在該第一離子源層中之該含量。
(6)如(1)至(5)中任一項之記憶體元件，其中該等金屬元素銅(Cu)、鋁(Al)、鍺(Ge)及鋅(Zn)之一或多者在該第二離子源層中之一含量高於該等金屬元素之一或多者在該第一離子源層中之一含量。
(7)如(1)至(6)中任一項之記憶體元件，其中鈦(Ti)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)及鎢(W)之一過渡金屬群組中之該等金屬元素之一或多者在該第二離子源層中之一含量高於該等金屬元素之一或多者在該第一離子源層中之一含量。
(8)如(1)至(7)中任一項之記憶體元件，其中該第二離子源層之一熔點高於該第一離子源層之一熔點。
(9)如(1)至(8)中任一項之記憶體元件，其中該第二離子源層之一電阻值低於該第一離子源層之一電阻值。
(10)如(1)至(9)中任一項之記憶體元件，其中氧(O)在該第二離子源層中之一含量大於氧在該第一離子源層中之一含量。
(11)如(1)至(10)中任一項之記憶體元件，其中該第一離子源層具有一硫族元素之自該第一電極側至該第二電極側之一密度梯度。
(12)如(2)至(11)中任一項之記憶體元件，其中該第二離子源層之一熔點高於一層之一熔點，該層為組態該第一離子源層且與該電阻變化層接觸之複數個層之一者。
(13)如(2)至(12)中任一項之記憶體元件，其中該第二離子源層之一電阻值低於一層之一電阻值，該層為組態該第一離子源層且與該電阻變化層接觸之複數個層之一者。
(14)如(1)至(13)中任一項之記憶體元件，其中一電阻值展現由回應於將一電壓施加至該第一電極及該第二電極而在該電阻變化層中形成含有該金屬元素之一低電阻區段引起之一變化。
(15)一種記憶體裝置，其包含：複數個記憶體元件，其等各依序包含之一第一電極、一記憶體層及一第二電極；及一脈衝施加區段，其將一電壓或電流脈衝選擇性施加至該等記憶體元件，其中該記憶體層包含一電阻變化層，其設置在該第一電極側上，及一離子源層，其含有金屬元素之一或多者，且該離子源層係設置在該第二電極側上，及該離子源層包含一第一離子源層及一第二離子源層，該第一離子源層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者且被設置在該電阻變化層側上，且該第二離子源層含 有具有與該第一離子源層中之一含量不同之一含量之該硫族元素且被設置在該第二電極側上。
(16)一種製造一記憶體元件之方法，該方法包含：在一基板上形成一第一電極；在該第一電極上形成一電阻變化層；在該電阻變化層上形成含有一金屬元素及硫族元素碲(Te)、硫(S)及硒(Se)之一或多者之一第一離子源層；在該第一離子源層上形成含有具有與該第一離子源層中之一含量不同之一含量之該硫族元素之一第二離子源層；及在該第一離子源層上形成一第二電極。
(17)如(16)之方法，其中該第一離子源層包含一或多個硫族層、一或多個可移動層及一或多個固定層，該硫族層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者，該可移動層含有易於在一電解質中移動之易移動元素之一或多者，且該固定層含有難以在該電解質中移動之難移動元素之一或多者，且該第一離子源層部分呈該硫族層、該可移動層及該硫族層之一依序多層結構。
(18)如(16)或(17)之方法，其中在形成該第二電極之後，執行一熱處理以形成該硫族層及該可移動層之一混合層。
(19)如(16)至(18)中任一項之方法，其中在該硫族層、該可移動層及該固定層中，包含至少該硫 族層之兩個或兩個以上層，且其之一部分或更多呈包含該硫族層、該可移動層及該硫族層之一依序多層結構。
本發明含有與2011年6月30日於日本專利局申請之日本優先專利申請案JP 2011-146113中所揭示標的相關之標的，該案之全文以引用方式併入本文中。
熟習此項技術者應瞭解，可根據設計要求及其他因數而作出各種修改、組合、子組合及變更，只要其等係在隨附申請專利範圍或其等效物之範疇內。
1‧‧‧記憶體元件
3A‧‧‧記憶體元件
3B‧‧‧記憶體元件
10‧‧‧下電極/第一電極
20‧‧‧記憶體層
21‧‧‧電阻變化層
22‧‧‧離子源層
22A‧‧‧第一離子源層
22B‧‧‧第二離子源層
30‧‧‧上電極/第二電極/平板電極
41‧‧‧基板
42‧‧‧元件分離層
43‧‧‧源極/汲極區
44‧‧‧閘極電極
45‧‧‧插塞層
46‧‧‧金屬佈線層
47‧‧‧插塞層
48‧‧‧作用區
51‧‧‧接觸區段
52‧‧‧接觸區段
60‧‧‧記憶體層
61‧‧‧電阻變化層
61A‧‧‧第一電阻變化層
61B‧‧‧第二電阻變化層
62‧‧‧離子源層
70‧‧‧記憶體層
72‧‧‧離子源層
72A‧‧‧第一離子源層
72a‧‧‧第一層
72b‧‧‧第二層
72B‧‧‧第二離子源層
圖1係展示根據本發明之一第一實施例之一記憶體元件之組態之一橫截面圖。
圖2係展示使用圖1之記憶體元件之一記憶體單元陣列之組態之一橫截面圖。
圖3係圖2之記憶體單元陣列之一平面圖。
圖4係展示根據本發明之一修改方案之一記憶體元件之組態之一橫截面圖。
圖5A及圖5B係各展示根據本發明之一第二實施例之一記憶體元件之組態之一橫截面圖。
圖6係繪示根據本發明之第二實施例之記憶體元件之一第一離子源層中之密度分佈之一示意圖。
圖7A至圖7D係各展示根據實例1之重複特性之一簡圖。
圖8A至圖8E係亦各展示根據實例1之重複特性之一簡圖。
圖9A至圖9C係亦各展示根據實例1之重複特性之一簡 圖。
圖10A至圖10C係亦各展示根據實例1之重複特性之一簡圖。
圖11A至圖11C係各展示根據實例2之重複特性之一簡圖。
1‧‧‧記憶體元件
10‧‧‧下電極/第一電極
20‧‧‧記憶體層
21‧‧‧電阻變化層
22‧‧‧離子源層
22A‧‧‧第一離子源層
22B‧‧‧第二離子源層
30‧‧‧上電極/第二電極/平板電極

Claims (19)

  1. 一種記憶體元件，其包括：依序之一第一電極、一記憶體層及一第二電極，其中該記憶體層包含一電阻變化層，其設置在該第一電極側上，及一離子源層，其含有金屬元素之一或多者，且該離子源層係設置在該第二電極側上，及該離子源層包含一第一離子源層及一第二離子源層，該第一離子源層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者且被設置在該電阻變化層側上，且該第二離子源層含有具有與該第一離子源層中之一含量不同之一含量之該硫族元素且被設置在該第二電極側上。
  2. 如請求項1之記憶體元件，其中該第一離子源層包含一或多個第一層及一或多個第二層，該第一層含有該等硫族元素碲(Te)、硫(S)及硒(Se)之一或多者及易於在該記憶體層中移動之一易移動元素且具有該易移動元素之自該第一電極至該第二電極之一密度梯度，且該第二層含有難以在該記憶體層中移動之一難移動元素。
  3. 如請求項1之記憶體元件，其中該金屬元素係銅(Cu)、鋁(Al)、鍺(Ge)及鋅(Zn)之一或多者。
  4. 如請求項1之記憶體元件，其中該金屬元素係鈦(Ti)、鋯(Zr)、鉿(Hf)、釩(V)、鈮 (Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)及鎢(W)之一過渡金屬群組中之一或多者。
  5. 如請求項1之記憶體元件，其中該硫族元素在該第二離子源層中之該含量低於該硫族元素在該第一離子源層中之該含量。
  6. 如請求項1之記憶體元件，其中該等金屬元素銅(Cu)、鋁(Al)、鍺(Ge)及鋅(Zn)之一或多者在該第二離子源層中之一含量高於該等金屬元素之一或多者在該第一離子源層中之一含量。
  7. 如請求項1之記憶體元件，其中鈦(Ti)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)及鎢(W)之一過渡金屬群組中之該等金屬元素之一或多者在該第二離子源層中之一含量高於該等金屬元素之一或多者在該第一離子源層中之一含量。
  8. 如請求項1之記憶體元件，其中該第二離子源層之一熔點高於該第一離子源層之一熔點。
  9. 如請求項1之記憶體元件，其中該第二離子源層之一電阻值低於該第一離子源層之一電阻值。
  10. 如請求項1之記憶體元件，其中氧(O)在該第二離子源層中之一含量大於氧在該第一離子源層中之一含量。
  11. 如請求項1之記憶體元件，其中 該第一離子源層具有一硫族元素之自該第一電極側至該第二電極側之一密度梯度。
  12. 如請求項2之記憶體元件，其中該第二離子源層之一熔點高於一層之一熔點，該層為組態該第一離子源層且與該電阻變化層接觸之複數個層之一者。
  13. 如請求項2之記憶體元件，其中該第二離子源層之一電阻值低於一層之一電阻值，該層為組態該第一離子源層且與該電阻變化層接觸之複數個層之一者。
  14. 如請求項1之記憶體元件，其中一電阻值展現由回應於將一電壓施加至該第一電極及該第二電極而在該電阻變化層中形成含有該金屬元素之一低電阻區段引起之一變化。
  15. 一種記憶體裝置，其包括：複數個記憶體元件，其等各依序包含一第一電極、一記憶體層及一第二電極；及一脈衝施加區段，其將一電壓或電流脈衝選擇性施加至該等記憶體元件，其中該記憶體層包含一電阻變化層，其設置在該第一電極側上，及一離子源層，其含有金屬元素之一或多者，且該離子源層係設置在該第二電極側上，及該離子源層包含一第一離子源層及一第二離子源層， 該第一離子源層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者且被設置在該電阻變化層側上，且該第二離子源層含有具有與該第一離子源層中之一含量不同之一含量之該硫族元素且被設置在該第二電極側上。
  16. 一種製造一記憶體元件之方法，該方法包括：在一基板上形成一第一電極；在該第一電極上形成一電阻變化層；在該電阻變化層上形成含有一金屬元素及硫族元素碲(Te)、硫(S)及硒(Se)之一或多者之一第一離子源層；在該第一離子源層上形成含有具有與該第一離子源層中之一含量不同之一含量之該硫族元素之一第二離子源層；及在該第一離子源層上形成一第二電極。
  17. 如請求項16之方法，其中該第一離子源層包含一或多個硫族層、一或多個可移動層及一或多個固定層，該硫族層含有硫族元素碲(Te)、硫(S)及硒(Se)之一或多者，該可移動層含有易於在一電解質中移動之易移動元素之一或多者，且該固定層含有難以在該電解質中移動之難移動元素之一或多者，且該第一離子源層部分呈該硫族層、該可移動層及該硫族層之一依序多層結構。
  18. 如請求項16之方法，其中在形成該第二電極之後，執行一熱處理以形成該硫族層及該可移動層之一混合層。
  19. 如請求項16之方法，其中在該硫族層、該可移動層及該固定層中，包含至少該硫族層之兩個或兩個以上層，且其之一部分或更多呈包含該硫族層、該可移動層及該硫族層之一依序多層結構。
TW101120325A 2011-06-30 2012-06-06 記憶體元件，製造其之方法，及記憶體裝置 TWI542054B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011146113A JP5708930B2 (ja) 2011-06-30 2011-06-30 記憶素子およびその製造方法ならびに記憶装置

Publications (2)

Publication Number Publication Date
TW201301592A true TW201301592A (zh) 2013-01-01
TWI542054B TWI542054B (zh) 2016-07-11

Family

ID=46690355

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101120325A TWI542054B (zh) 2011-06-30 2012-06-06 記憶體元件，製造其之方法，及記憶體裝置

Country Status (6)

Country Link
US (1) US9058873B2 (zh)
EP (1) EP2541555A3 (zh)
JP (1) JP5708930B2 (zh)
KR (1) KR102040329B1 (zh)
CN (1) CN102855929B (zh)
TW (1) TWI542054B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2993388B1 (fr) * 2012-07-11 2015-04-03 Altis Semiconductor Snc Dispositif microelectronique a memoire programmable
US8921821B2 (en) * 2013-01-10 2014-12-30 Micron Technology, Inc. Memory cells
US20140264224A1 (en) * 2013-03-14 2014-09-18 Intermolecular, Inc. Performance Enhancement of Forming-Free ReRAM Devices Using 3D Nanoparticles
JP2014216553A (ja) * 2013-04-26 2014-11-17 株式会社東芝 抵抗変化型記憶装置
US8981334B1 (en) * 2013-11-01 2015-03-17 Micron Technology, Inc. Memory cells having regions containing one or both of carbon and boron
US9431606B1 (en) * 2015-08-12 2016-08-30 Micron Technology, Inc. Memory cells
US10381075B2 (en) * 2017-12-14 2019-08-13 Micron Technology, Inc. Techniques to access a self-selecting memory device
JP2019129239A (ja) * 2018-01-25 2019-08-01 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置
US10729012B2 (en) * 2018-04-24 2020-07-28 Micron Technology, Inc. Buried lines and related fabrication techniques
CN111106235B (zh) * 2018-10-29 2023-07-11 联华电子股份有限公司 半导体元件及其制作方法
US11594678B2 (en) 2020-03-03 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion barrier layer in programmable metallization cell

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970010685B1 (ko) * 1993-10-30 1997-06-30 삼성전자 주식회사 누설전류가 감소된 박막 트랜지스터 및 그 제조방법
US6813178B2 (en) * 2003-03-12 2004-11-02 Micron Technology, Inc. Chalcogenide glass constant current device, and its method of fabrication and operation
US7061004B2 (en) * 2003-07-21 2006-06-13 Micron Technology, Inc. Resistance variable memory elements and methods of formation
US7354793B2 (en) * 2004-08-12 2008-04-08 Micron Technology, Inc. Method of forming a PCRAM device incorporating a resistance-variable chalocogenide element
DE102004052645A1 (de) * 2004-10-29 2006-05-04 Infineon Technologies Ag Speicherzelle und Verfahren zu deren Herstellung
JP4577086B2 (ja) 2005-05-18 2010-11-10 横浜ゴム株式会社 難燃性床材
JP5007502B2 (ja) * 2006-01-13 2012-08-22 ソニー株式会社 記憶素子の製造方法
US20070252127A1 (en) * 2006-03-30 2007-11-01 Arnold John C Phase change memory element with a peripheral connection to a thin film electrode and method of manufacture thereof
JP2008135659A (ja) 2006-11-29 2008-06-12 Sony Corp 記憶素子、記憶装置
JP5103932B2 (ja) * 2007-02-16 2012-12-19 ソニー株式会社 記憶素子及び記憶装置
JP5088036B2 (ja) * 2007-08-06 2012-12-05 ソニー株式会社 記憶素子および記憶装置
JP2009043873A (ja) 2007-08-08 2009-02-26 Sony Corp 記憶素子および記憶装置
JP5194640B2 (ja) * 2007-08-22 2013-05-08 ソニー株式会社 記憶素子および記憶装置
JP5050813B2 (ja) * 2007-11-29 2012-10-17 ソニー株式会社 メモリセル
JP4466738B2 (ja) * 2008-01-09 2010-05-26 ソニー株式会社 記憶素子および記憶装置
JP5397668B2 (ja) * 2008-09-02 2014-01-22 ソニー株式会社 記憶素子および記憶装置
JP2011124511A (ja) * 2009-12-14 2011-06-23 Sony Corp 記憶素子および記憶装置
JP5426409B2 (ja) 2010-01-18 2014-02-26 富士電機株式会社 垂直磁気記録媒体の製造方法
JP5732827B2 (ja) * 2010-02-09 2015-06-10 ソニー株式会社 記憶素子および記憶装置、並びに記憶装置の動作方法
JP2012028468A (ja) * 2010-07-21 2012-02-09 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
KR20130007427A (ko) 2013-01-18
KR102040329B1 (ko) 2019-11-27
JP2013016529A (ja) 2013-01-24
TWI542054B (zh) 2016-07-11
CN102855929B (zh) 2017-03-01
EP2541555A2 (en) 2013-01-02
EP2541555A3 (en) 2013-05-08
US9058873B2 (en) 2015-06-16
US20130001496A1 (en) 2013-01-03
JP5708930B2 (ja) 2015-04-30
CN102855929A (zh) 2013-01-02

Similar Documents

Publication Publication Date Title
TWI542054B (zh) 記憶體元件，製造其之方法，及記憶體裝置
TWI491023B (zh) 記憶體元件，製造其之方法，及記憶體裝置
US9203018B2 (en) Memory element and memory device
TWI497491B (zh) 記憶體元件及記憶體裝置
TWI467571B (zh) 記憶體組件及記憶體裝置
JP5728919B2 (ja) 記憶素子および記憶装置
TWI540776B (zh) 儲存裝置及儲存單元
TWI451532B (zh) 記憶體元件及記憶體裝置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees