CN108878435A - 形成三维存储器的方法以及三维存储器 - Google Patents

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Abstract

本发明涉及一种形成三维存储器的方法以及三维存储器。该三维存储器包括衬底、位于所述衬底上的沿与所述衬底垂直的方向交替层叠的栅极层和间隔层、沿与所述衬底垂直的方向贯穿所述交替层叠的栅极层和间隔层的沟道孔、位于所述沟道孔内的沟道层以及接触所述沟道层的漏极，其中所述漏极接触所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面。本发明可以提高沟道层与漏极的接触面积，从而提高导电能力。

Description

形成三维存储器的方法以及三维存储器
技术领域
本发明主要涉及半导体制造方法，尤其涉及形成三维存储器的方法以及三维存储器。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。
在例如3D NAND闪存的三维存储器件中，存储阵列可包括具有沟道结构的核心(core)区。沟道结构形成于垂直贯穿三维存储器件的堆叠层(stack)的沟道孔中。沟道结构可包含存储器件的沟道层，沟道层顶部与作为漏极的导电插塞连接。沟道层与漏极的连接，关系到三维存储器的导电能力，因此期望在二者间形成可靠、低电阻的连接。
发明内容
本发明提供一种形成三维存储器的方法以及三维存储器，可以提高沟道层与漏极的接触面积，从而提高导电能力。
根据本发明的一个方面提供一种三维存储器，包括衬底、位于所述衬底上的沿与所述衬底垂直的方向交替层叠的栅极层和间隔层、沿与所述衬底垂直的方向贯穿所述交替层叠的栅极层和间隔层的沟道孔、位于所述沟道孔内的沟道层以及接触所述沟道层的漏极，其中所述漏极接触所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面。
在本发明的一实施例中，所述漏极在面向所述沟道层的一侧具有连接部，所述连接部接触所述沟道层的顶部区域的内侧面和/或外侧面。
在本发明的一实施例中，所述顶部区域沿与所述衬底垂直的方向的高度是10-30nm。
在本发明的一实施例中，所述漏极沿与所述衬底垂直的方向的高度是80-100nm。
在本发明的一实施例中，所述漏极沿所述沟道孔的径向向外的方向突出于所述沟道层。
在本发明的一实施例中，所述三维存储器还包括位于所述沟道层外侧的存储器层。
在本发明的一实施例中，所述漏极面向所述沟道层的表面，不低于所述三维存储器中最高的栅极层的上表面。
本发明还提出一种形成三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底、位于所述衬底上的交替层叠的栅极层和间隔层或伪栅极层和间隔层、沿与所述衬底垂直的方向贯穿所述交替层叠的栅极层和间隔层的沟道孔以及位于所述沟道孔内的沟道层；选择性去除所述沟道孔中覆盖所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面的材料，以露出所述顶部区域的所述至少一个侧面；以及在所述沟道孔内形成漏极，所述漏极接触所述顶部区域的所述至少一个侧面。
在本发明的一实施例中，所述半导体结构还包括位于所述沟道层外侧的存储器层以及位于所述沟道层内侧的填充柱，其中选择性去除所述沟道孔中覆盖所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面的材料的步骤包括：在所述填充柱顶部形成凹槽；去除所述沟道层的部分高度；以及去除所述存储器层和所述填充柱的部分高度，以露出所述顶部区域的内侧面和外侧面。
在本发明的一实施例中，在所述沟道孔内形成漏极步骤包括：在所述顶部区域共形地形成连接部，所述连接部接触所述沟道层的顶部区域的内侧面和外侧面。
在本发明的一实施例中，所述半导体结构还包括位于所述沟道层内侧的填充柱，其中选择性去除所述沟道孔中覆盖所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面的材料的步骤包括：在所述填充柱顶部形成凹槽；去除所述沟道层的部分高度；去除所述填充柱的部分高度，以露出所述顶部区域的内侧面。
在本发明的一实施例中，在所述沟道孔内形成漏极步骤包括：在所述顶部区域共形地形成连接部，所述连接部接触所述沟道层的顶部区域的内侧面。
在本发明的一实施例中，所述顶部区域沿与所述衬底垂直的方向的高度是10-30nm。
在本发明的一实施例中，所述漏极沿与所述衬底垂直的方向的高度是80-100nm。
在本发明的一实施例中，所述漏极面向所述沟道层的表面，不低于所述三维存储器中最高的栅极层的上表面。
在本发明的三维存储器及其形成方法中，由于将沟道层与漏极的接触改为立体接触，即沟道层的上表面和顶部区域的一个或两个侧面与漏极接触，因此可以降低电阻，提高导电能力，也降低了由于杂质阻挡而恶化导电能力的风险。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是一种三维存储器的局部剖面示意图。
图2是根据本发明一实施例的三维存储器件的局部剖面示意图。
图3是图2所示三维存储器的漏极和沟道层的接触示意图。
图4是根据本发明另一实施例的三维存储器件的局部剖面示意图。
图5是图4所示三维存储器的漏极和沟道层的接触示意图。
图6是本发明一实施例的形成三维存储器的方法流程图。
图7A-7C是本发明一实施例的形成三维存储器的示例性过程中的剖面示意图。
图8A-8C是本发明一实施例的在沟道层上形成突出的顶部区域的示例性过程中的剖面示意图。
图9是本发明一实施例的形成漏极的示例性过程中的剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
图1是一种三维存储器的局部剖面示意图。参考图1所示，三维存储器100可包括核心区中的衬底101和堆叠层102。堆叠层102可包括沿与衬底101垂直的方向交替层叠的栅极层102a和间隔层102b。堆叠层102具有垂直于衬底的沟道孔103，其内依次有存储器层104和沟道层105。在此，存储器层104可包括阻挡层、电荷俘获层和隧穿层。沟道层105之上设有导电插塞形式的漏极106，其连接沟道层105。在图1中，沟道层105和漏极之间仅仅通过二者的界面上的一圈圆环做面接触，接触面积很小，电阻较高，而且很容易被杂质阻塞而导致接触进一步恶化。
本发明的实施例描述形成三维存储器的方法以及三维存储器，可以提高沟道层与漏极的接触面积，从而提高导电能力，降低电流被阻塞的风险。
三维存储器可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stair step,SS)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。从垂直方向看，阵列区可具有衬底和堆叠层，在核心区的堆叠层上形成有沟道结构阵列。图2是根据本发明一实施例的三维存储器件的局部剖面示意图。为避免混淆本发明的重点，图2中仅示出三维存储器200中包含1个沟道结构的核心区。如图2所示，三维存储器200可包括衬底201和位于衬底201上的堆叠层202。堆叠层202可包括沿与衬底201垂直的方向交替层叠的栅极层202a和间隔层202b。栅极层202a的层数与三维存储器200的层数有关。
在本实施例中，衬底201典型的为含硅的衬底，例如Si、SOI(绝缘体上硅)、SiGe、Si:C等，尽管这并非限定。衬底201上可根据需要设置一些掺杂的阱，例如N阱或者P阱。栅极层202a的材料例如是金属(如钨)。间隔层202b的材料例如是氧化硅。间隔层202b的材料不限于此，也可以是其它绝缘材料。
三维存储器200进一步包括沿与衬底201垂直的方向贯穿堆叠层202的沟道孔203。每个第一沟道孔203内有沟道层205。对于电荷存储型闪存(CTF)来说，每个第一沟道孔203内还有存储器层204。存储器层204可包括沿沟道孔203的径向从外向内设置的阻挡层、电荷俘获层和隧穿层。每个沟道孔203内还可有填充柱206，位于沟道层205内。然而可以理解，填充柱206可以省略。例如沟道层205可以在沟道孔203的径向扩展到填满目前填充柱206所占据的空间。填充柱206可以是实心的，也可以是空心的。在本发明的实施例中，沟道孔203可为圆柱形孔，尽管并非作为限定。沟道层205可通过外延结构208与衬底201连接。外延结构208可为外延生长的硅。
沟道层205之上设有接触沟道层205的漏极207。图3是图2所示三维存储器的漏极和沟道层的接触示意图。结合参考图3所示，漏极207接触沟道层205的顶部区域205a的沿与衬底垂直的方向延伸的内侧面S1和外侧面S2。更具体地说，漏极207在面向沟道层的一侧具有连接部207a，连接部207a接触沟道层205的顶部区域205a的内侧面S1和外侧面S2。可以理解，当沟道孔203内没有填充柱时，沟道层205成为实心结构，此时连接部207a只会接触沟道层205的顶部区域205a的外侧面S2。
在本实施例中，沟道层205的顶部区域205a的范围可以做大致上的限定。举例来说，顶部区域205a沿与衬底垂直的方向的高度H1是10-30nm。从图1看，这一高度也可以视为沟道层205凸伸于填充柱206之上的高度。理论上说，更高的高度H1是期望的，在实际制作时，沟道层205会有一部分高度被去除。另外，漏极207的高度相比常规的设计更高。举例来说，漏极沿与衬底垂直的方向的高度是80-100nm。
如图2所示，漏极207会沿沟道孔203的径向向外的方向(图中水平方向)突出于沟道层205。在水平方向上扩大的漏极207有利于提高后续在漏极207至少形成的接触部与漏极207对准的概率。
另外，漏极207面向沟道层205的表面，不低于三维存储器200中最高的栅极层(图中202a指向的栅极层)的上表面。
在本发明的实施例中，阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷俘获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。阻挡层、电荷俘获层、隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构；沟道层205示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K氧化层；沟道层的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。
在本实施例中，由于将沟道层205与漏极207的接触改为立体接触，即沟道层205的上表面和顶部区域205a的一个或两个侧面与漏极接触，因此可以降低电阻，提高导电能力，也降低了由于杂质阻挡而恶化导电能力的风险。
图2所示的三维存储器为电荷存储型存储器(CTF)，其中在沟道孔中设置了存储器层。然而可以理解，本发明的实施例还可以实施在浮栅型存储器中，其中存储器层通过浮置栅极来实现，沟道孔中不包含存储器层。图4是根据本发明另一实施例的三维存储器件的局部剖面示意图。参考图4所示，其中与图2所示结构类似的细节不再展开描述。三维存储器200’可包括沿与衬底201垂直的方向贯穿堆叠层202的沟道孔203。每个第一沟道孔203内有沟道层205。对于浮栅型(FG)闪存来说，沟道层205直接设置在第一沟道孔203的内壁。沟道层205与各个栅极层202a之间设置浮栅结构204’。每个沟道孔203内还可有填充柱206，位于沟道层205内。填充柱206可以是实心的，也可以是空心的。在本发明的实施例中，沟道孔203可为圆柱形孔，尽管并非作为限定。沟道层205可通过外延结构208与衬底201连接。外延结构208可为外延生长的硅。
沟道层205之上设有接触沟道层205的漏极207’。图5是图4所示三维存储器的漏极和沟道层的接触示意图。结合参考图3所示，漏极207’接触沟道层205的顶部区域205a的沿与衬底垂直的方向延伸的外侧面S2。更具体地说，漏极207’在面向沟道层205的一侧具有连接部207a’，连接部207a’接触沟道层205的顶部区域205a的外侧面S2。
本实施例的其他细节可参考前文参照图2和图3的描述，在此不再展开。
图6是本发明一实施例的形成三维存储器的方法流程图。图7A-7C是本发明一实施例的形成三维存储器的示例性过程中的剖面示意图，此三维存储器是以电荷俘获型存储器为例，本领域技术人员可以理解，其他类型的三维存储器，例如浮栅型存储器的制作方法也是类似的。下面参考图6-7C所示描述本实施例的形成三维存储器的方法。
在步骤602，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括核心区。从垂直方向看，核心区可具有衬底、位于衬底上的交替层叠的栅极层和间隔层或伪栅极层和间隔层、沿与衬底垂直的方向贯穿交替层叠的栅极层和间隔层的沟道孔以及位于沟道孔内的沟道层。
在图7A所示例的半导体结构的剖面图中，半导体结构700a可包括衬底701和位于衬底701上的堆叠层702。堆叠层702可为第一材料层702a和第二材料层702b交替层叠的叠层。第一材料层702a可为栅极层或伪栅极层。第二材料层702b为绝缘层。堆叠层702中设有沿与衬底垂直的方向贯穿堆叠层702的沟道孔703以及位于沟道孔内的存储器层704和沟道层705。存储器层704可包括从外到内设置的阻挡层、电荷俘获层和隧穿层。
在本发明的实施例中，衬底201的材料例如是硅。第一材料层702a和第二材料层702b例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底201上交替沉积氮化硅和氧化硅，形成堆叠层702。
沟道孔703的底部可具有外延结构708。外延结构708的材料例如是硅。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区；第一沟道层705内还可设有填充柱706。填充柱706可以起到支撑物的作用。填充柱706的材料可以是氧化硅。填充柱706可以是实心的，也可以是中空的。此外，所举例的各层的材料仅仅是示例性的，例如衬底701还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。
在步骤604，选择性去除沟道孔中覆盖沟道层的顶部区域的沿与衬底垂直的方向延伸的至少一个侧面的材料，以露出顶部区域的至少一个侧面。
在此步骤中，主要是去除沟道孔除了沟道层以外的材料，例如存储器层和填充柱的材料，从而使得沟道层的顶部区域的侧面露出。在这一过程中，可能会去除沟道层的部分高度。
在图7B所示例的半导体结构的剖面图中，半导体结构700b中去除了存储器层704的部分高度，以及填充柱706的部分厚度，从而露出了沟道层705的顶部区域705a的内侧面和外侧面。
去除存储器层704中如隧穿层、电荷俘获层、阻挡层的各层的方法，以及去除填充柱706的方法可包括选择性刻蚀。具体地说，选择对隧穿层、电荷俘获层、阻挡层、和填充柱706刻蚀率高而对沟道层705刻蚀率低的方式分别刻蚀这些层。
在步骤606，在沟道孔内形成漏极，漏极接触顶部区域的至少一个侧面。
在此步骤中，在露出了顶部区域的沟道层上覆盖漏极，从而使得漏极能够接触顶部区域的内侧面和/或外侧面。
在图7C所示例的半导体结构的剖面图中，半导体结构700c中的漏极707能够接触沟道层705的顶部区域705a的内侧面和外侧面。在这一步骤中，实际上是通过顶部区域705a上共形地形成连接部707a，连接部707a接触沟道层705的顶部区域705a的内侧面和外侧面。
可以理解的是，当不存在存储器层704时，此步骤中会在顶部区域共形地形成连接部，连接部接触沟道层的顶部区域的内侧面。
由此完成了图2所示的三维存储器的漏极的形成。
图8A-8C是本发明一实施例的在沟槽层上形成突出的顶部区域的示例性过程中的剖面示意图。首先参考图8A所示的半导体结构700a1，可以去除一部分填充柱706以在沟道孔703的顶部形成凹槽R1。凹槽R1具有预定深度，且水平尺寸(当凹槽R1为圆柱形时为直径)与沟道层705内壁的水平尺寸相同。参考图8B所示，可以对图8A的半导体结构700a1进行清洗，得到半导体结构700a2。参考图8C所示，可以去除凹槽R1周围的沟道层705以沿着沟道孔703的径向将其向外扩展为凹槽R2，得到半导体结构700a3。去除凹槽R1周围的沟道层705的方法包括湿法刻蚀。凹槽R2的水平尺寸大于沟道层705内壁的水平尺寸。然后继续参考图7B所示，可以去除凹槽R2周围的存储器层704以沿着沟道孔703的径向将其向外扩展为凹槽R3。凹槽R3的水平尺寸大于沟道层705内壁的水平尺寸。
需要指出的是，可以只去除存储器层704的部分层，例如去除隧穿层，或者去除隧穿层和电荷俘获层。
去除如沟道层、隧穿层、电荷俘获层、阻挡层的各层的方法包括选择性刻蚀。具体地说，选择对沟道层、隧穿层、电荷俘获层、阻挡层刻蚀率高而对其他材料刻蚀率低的方式分别刻蚀这些层。选择性刻蚀的方法包括干法刻蚀。
图9是本发明一实施例的形成漏极的示例性过程中的剖面示意图。结合参考图7B和图9所示，在凹槽R3沉积导电材料(如多晶硅)时，得到导电层707b，然后对图9的半导体结构700b1进行平坦化(如化学机械研磨CMP)，得到图7C的半导体结构700c。
三维存储器件的其他细节，例如字线连接区、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (15)

1.一种三维存储器，包括衬底、位于所述衬底上的沿与所述衬底垂直的方向交替层叠的栅极层和间隔层、沿与所述衬底垂直的方向贯穿所述交替层叠的栅极层和间隔层的沟道孔、位于所述沟道孔内的沟道层以及接触所述沟道层的漏极，其中所述漏极接触所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面。
2.如权利要求1所述的三维存储器，其特征在于，所述漏极在面向所述沟道层的一侧具有连接部，所述连接部接触所述沟道层的顶部区域的内侧面和/或外侧面。
3.如权利要求1所述的三维存储器，其特征在于，所述顶部区域沿与所述衬底垂直的方向的高度是10-30nm。
4.如权利要求1所述的三维存储器，其特征在于，所述漏极沿与所述衬底垂直的方向的高度是80-100nm。
5.如权利要求1所述的三维存储器，其特征在于，所述漏极沿所述沟道孔的径向向外的方向突出于所述沟道层。
6.如权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括位于所述沟道层外侧的存储器层。
7.如权利要求1所述的三维存储器，其特征在于，所述漏极面向所述沟道层的表面，不低于所述三维存储器中最高的栅极层的上表面。
8.一种形成三维存储器的方法，包括以下步骤：
提供半导体结构，所述半导体结构具有衬底、位于所述衬底上的交替层叠的栅极层和间隔层或伪栅极层和间隔层、沿与所述衬底垂直的方向贯穿所述交替层叠的栅极层和间隔层的沟道孔以及位于所述沟道孔内的沟道层；
选择性去除所述沟道孔中覆盖所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面的材料，以露出所述顶部区域的所述至少一个侧面；
在所述沟道孔内形成漏极，所述漏极接触所述顶部区域的所述至少一个侧面。
9.根据权利要求8所述的方法，其特征在于，所述半导体结构还包括位于所述沟道层外侧的存储器层以及位于所述沟道层内侧的填充柱，其中选择性去除所述沟道孔中覆盖所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面的材料的步骤包括：
在所述填充柱顶部形成凹槽；
去除所述沟道层的部分高度；
去除所述存储器层和所述填充柱的部分高度，以露出所述顶部区域的内侧面和外侧面。
10.根据权利要求9所述的方法，其特征在于，在所述沟道孔内形成漏极步骤包括：在所述顶部区域共形地形成连接部，所述连接部接触所述沟道层的顶部区域的内侧面和外侧面。
11.根据权利要求8所述的方法，其特征在于，所述半导体结构还包括位于所述沟道层内侧的填充柱，其中选择性去除所述沟道孔中覆盖所述沟道层的顶部区域的沿与所述衬底垂直的方向延伸的至少一个侧面的材料的步骤包括：
在所述填充柱顶部形成凹槽；
去除所述沟道层的部分高度；
去除所述填充柱的部分高度，以露出所述顶部区域的内侧面。
12.根据权利要求11所述的方法，其特征在于，在所述沟道孔内形成漏极步骤包括：在所述顶部区域共形地形成连接部，所述连接部接触所述沟道层的顶部区域的内侧面。
13.如权利要求8所述的方法，其特征在于，所述顶部区域沿与所述衬底垂直的方向的高度是10-30nm。
14.如权利要求8所述的方法，其特征在于，所述漏极沿与所述衬底垂直的方向的高度是80-100nm。
15.如权利要求8所述的方法，其特征在于，所述漏极面向所述沟道层的表面，不低于所述三维存储器中最高的栅极层的上表面。
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